JPH0811451B2 - プロッタ用制御装置 - Google Patents
プロッタ用制御装置Info
- Publication number
- JPH0811451B2 JPH0811451B2 JP61111903A JP11190386A JPH0811451B2 JP H0811451 B2 JPH0811451 B2 JP H0811451B2 JP 61111903 A JP61111903 A JP 61111903A JP 11190386 A JP11190386 A JP 11190386A JP H0811451 B2 JPH0811451 B2 JP H0811451B2
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- 230000015654 memory Effects 0.000 claims description 45
- 238000006243 chemical reaction Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、静電プロッタ等のプロッタにラスタデータ
を供給するプロッタ用制御装置に関する。
を供給するプロッタ用制御装置に関する。
［従来の技術］ 従来、供給されるエレメントデータをラスタデータに
変換した後静電プロッタに送出する静電プロッタ用制御
装置では、上記処理を高速化するためにラスタバッファ
メモリを複数個設け、変換されたラスタデータを一旦各
ラスタバッファメモリに書き込み、その後に読み出して
上記ラスタデータを静電プロッタへ送出しており、各ラ
スタバッファメモリは、所定の順序に従いデータの書き
込みと読み出しを行なっていた。
変換した後静電プロッタに送出する静電プロッタ用制御
装置では、上記処理を高速化するためにラスタバッファ
メモリを複数個設け、変換されたラスタデータを一旦各
ラスタバッファメモリに書き込み、その後に読み出して
上記ラスタデータを静電プロッタへ送出しており、各ラ
スタバッファメモリは、所定の順序に従いデータの書き
込みと読み出しを行なっていた。
［発明が解決しようとする問題点］ しかしながら、この種の装置では、静電プロッタで記
録される図形の形状が複雑化したり、静電プロッタの記
録速度が高速化すると、制御装置のデータ送出速度より
静電プロッタの記録速度が速くなることがあった。これ
により静電プロッタは、記録途中でデータ待ちのために
しばしば停止する状態が起き、出力図面に濃淡のむらが
発生して画質の低下を招くという問題点があった。
録される図形の形状が複雑化したり、静電プロッタの記
録速度が高速化すると、制御装置のデータ送出速度より
静電プロッタの記録速度が速くなることがあった。これ
により静電プロッタは、記録途中でデータ待ちのために
しばしば停止する状態が起き、出力図面に濃淡のむらが
発生して画質の低下を招くという問題点があった。
本発明は、上記問題点に鑑みてなされたもので、プロ
ッタ用制御装置のデータ送出速度を制御して、間欠の少
ないデータを送出することにより、プロッタの記録速度
を一定にし、出力画面の画質を向上させることができる
プロッタ用制御装置を提供することを目的とする。
ッタ用制御装置のデータ送出速度を制御して、間欠の少
ないデータを送出することにより、プロッタの記録速度
を一定にし、出力画面の画質を向上させることができる
プロッタ用制御装置を提供することを目的とする。
［問題点を解決するための手段］ 本発明は、バッファメモリに書き込まれるラスタデー
タの変換時間を検出し、該変換時間とラスタデータの出
力時間とが等しくなるようにラスタデータ出力速度を設
定し、該設定されたラスタデータ出力速度に応じてラス
タデータの出力速度制御を行うことを特徴とする。
タの変換時間を検出し、該変換時間とラスタデータの出
力時間とが等しくなるようにラスタデータ出力速度を設
定し、該設定されたラスタデータ出力速度に応じてラス
タデータの出力速度制御を行うことを特徴とする。
［作用］ したがって、プロッタ用制御装置のデータ出力速度
は、ラスタデータの変換時間とプロッタへの出力時間と
が等しくなるように速度制御されるので、プロッタは上
記データ出力速度に応じた一定の記録速度で図形の出力
をすることができる。
は、ラスタデータの変換時間とプロッタへの出力時間と
が等しくなるように速度制御されるので、プロッタは上
記データ出力速度に応じた一定の記録速度で図形の出力
をすることができる。
［実施例］ 第１図は、本発明を適用して構成した静電プロッタ用
制御装置の一実施例を示したものである。第１図に示す
実施例のブロック図は、ラスタデータの書き込みと読み
出しを行なうラスタバッファメモリを２個設けて構成さ
れる。すなわち第１図において、ホストコンピュータか
ら転送されてきたエレメントデータは、第２図に示すよ
うに各バンドごとに選別されてエレメントバッファメモ
リ11に書き込まれる。次にエレメントバッファメモリ11
に書き込まれたエレメントデータは、読み出されてエレ
メント−ラスタ変換器12で各バンド単位でラスタデータ
に変換され、スイッチ回路13に送出される。このスイッ
チ回路13および後述するスイッチ回路14とは、第１のラ
スタバッファメモリ15と第２のラスタバッファメモリ16
が各バンド単位でラスタデータの書き込みと読み出しが
交互に行なえるようにメモリ制御部17によって切替制御
されており、メモリ制御部17は上記制御動作を繰り返し
行なう。したがって上記変換器12でデータ変換されたバ
ンド１のラスタデータは、メモリ制御部17の制御により
スイッチ回路13を介して、例えば第１のラスタバッファ
メモリ15に書き込まれる。次にバンド１のラスタデータ
の書き込みが終了すると、メモリ制御部17はスイッチ回
路13を第２のラスタバッファメモリ16側に切替制御する
とともにスイッチ回路14を第１のラスタバッファメモリ
15側に切替制御するので、第２のラスタバッファメモリ
16はバンド２のラスタデータを取り込んで書き込み、第
１のラスタバッファメモリ15はバンド１のラスタデータ
を静電プロッタからのレデイ信号に対し、例えば１ビッ
トごとラスタ出力制御部18に読み出すことができる。そ
して第１のラスタバッファメモリ15によるデータ読み出
しおよび第２のラスタバッファメモリ16によるデータの
書き込みが終了すると、メモリ制御回路は、スイッチ回
路13,14の切替制御を行ない、ラスタバッファメモリに
は上記同様各バンドごとのラスタデータがいったん読み
込まれてからラスタ出力制御部18に読み出される。
制御装置の一実施例を示したものである。第１図に示す
実施例のブロック図は、ラスタデータの書き込みと読み
出しを行なうラスタバッファメモリを２個設けて構成さ
れる。すなわち第１図において、ホストコンピュータか
ら転送されてきたエレメントデータは、第２図に示すよ
うに各バンドごとに選別されてエレメントバッファメモ
リ11に書き込まれる。次にエレメントバッファメモリ11
に書き込まれたエレメントデータは、読み出されてエレ
メント−ラスタ変換器12で各バンド単位でラスタデータ
に変換され、スイッチ回路13に送出される。このスイッ
チ回路13および後述するスイッチ回路14とは、第１のラ
スタバッファメモリ15と第２のラスタバッファメモリ16
が各バンド単位でラスタデータの書き込みと読み出しが
交互に行なえるようにメモリ制御部17によって切替制御
されており、メモリ制御部17は上記制御動作を繰り返し
行なう。したがって上記変換器12でデータ変換されたバ
ンド１のラスタデータは、メモリ制御部17の制御により
スイッチ回路13を介して、例えば第１のラスタバッファ
メモリ15に書き込まれる。次にバンド１のラスタデータ
の書き込みが終了すると、メモリ制御部17はスイッチ回
路13を第２のラスタバッファメモリ16側に切替制御する
とともにスイッチ回路14を第１のラスタバッファメモリ
15側に切替制御するので、第２のラスタバッファメモリ
16はバンド２のラスタデータを取り込んで書き込み、第
１のラスタバッファメモリ15はバンド１のラスタデータ
を静電プロッタからのレデイ信号に対し、例えば１ビッ
トごとラスタ出力制御部18に読み出すことができる。そ
して第１のラスタバッファメモリ15によるデータ読み出
しおよび第２のラスタバッファメモリ16によるデータの
書き込みが終了すると、メモリ制御回路は、スイッチ回
路13,14の切替制御を行ない、ラスタバッファメモリに
は上記同様各バンドごとのラスタデータがいったん読み
込まれてからラスタ出力制御部18に読み出される。
例えば、スイッチ回路13は、ラスタバッファメモリ16
に対するラスタデータの書き込みが終了するとラスタバ
ッファメモリ15に切り替えられ、スイッチ回路14は、ラ
スタバッファメモリ15からの読み込みが終了するとラス
タバッファメモリ16に切り換えられる。
に対するラスタデータの書き込みが終了するとラスタバ
ッファメモリ15に切り替えられ、スイッチ回路14は、ラ
スタバッファメモリ15からの読み込みが終了するとラス
タバッファメモリ16に切り換えられる。
ところで、エレメント−ラスタ変換器12は、バッファ
メモリに書き込まれる各バンド単位でデータ変換を行な
うので、図面出力速度設定部19は各バンドごとのデータ
変換時間を上記エレメント−ラスタ変換器12から検出
し、この変換時間と各バンドごとの出力時間が等しくな
るようにラスタデータの出力速度を設定している。これ
により上記ラスタ出力制御部18は、ラスタバッファメモ
リから読み出されたラスタデータを第３図に示すタイム
チャートにもとづき、データの変換時間と同一時間で静
電プロッタに送出する。なお、このラスタ出力制御部18
におけるラスタデータの送出速度制御部は、静電プロッ
タから送出されるレディ信号を受け取ってからラスタデ
ータを送出するまでの間の時間を変化させることにより
行なう。したがってバンド１〜ｎのエレメントデータが
エレメント−ラスタ変換器12でラスタ変換される時間T1
〜Tnと上記バンド１〜ｎのラスタデータがラスタ出力制
御部18から送出される時間t1〜tnとは、それぞれT1＝
t1、T2＝t2、…、Tn＝tnになり、ラスタデータは、上記
ラスタ出力制御部18によって各バンドごとに速度制御を
うけ間欠の少ないデータとなって静電プロッタに送出さ
れる。静電プロッタでは、このラスタ出力制御部18から
送出されるラスタデータが一定量、例えば２〜３ライン
分になると一定の記録速度で図形を出力することができ
る。
メモリに書き込まれる各バンド単位でデータ変換を行な
うので、図面出力速度設定部19は各バンドごとのデータ
変換時間を上記エレメント−ラスタ変換器12から検出
し、この変換時間と各バンドごとの出力時間が等しくな
るようにラスタデータの出力速度を設定している。これ
により上記ラスタ出力制御部18は、ラスタバッファメモ
リから読み出されたラスタデータを第３図に示すタイム
チャートにもとづき、データの変換時間と同一時間で静
電プロッタに送出する。なお、このラスタ出力制御部18
におけるラスタデータの送出速度制御部は、静電プロッ
タから送出されるレディ信号を受け取ってからラスタデ
ータを送出するまでの間の時間を変化させることにより
行なう。したがってバンド１〜ｎのエレメントデータが
エレメント−ラスタ変換器12でラスタ変換される時間T1
〜Tnと上記バンド１〜ｎのラスタデータがラスタ出力制
御部18から送出される時間t1〜tnとは、それぞれT1＝
t1、T2＝t2、…、Tn＝tnになり、ラスタデータは、上記
ラスタ出力制御部18によって各バンドごとに速度制御を
うけ間欠の少ないデータとなって静電プロッタに送出さ
れる。静電プロッタでは、このラスタ出力制御部18から
送出されるラスタデータが一定量、例えば２〜３ライン
分になると一定の記録速度で図形を出力することができ
る。
第４図は、本発明の装置の他の実施例を示すもので、
ラスタデータの出力速度を設定する図面出力速度設定部
を速度ヘッダー生成部20によって構成したものである。
第４図において速度ヘッダー生成部20は、エレメント−
ラスタ変換器12でラスタ変換される各バンドごとのデー
タ変換時間を検出し、この変換時間と各バンドごとの出
力時間が等しくなるようにラスタデータの出力速度を設
定しさらにこのデータ出力速度から速度ヘッダーを生成
してラスタバッファメモリに送出する。ラスタバッファ
メモリは、速度ヘッダーを受けると書き込んだラスタデ
ータの先頭に上記速度ヘッダーを付加する。ラスタバッ
ファメモリ15,16は、第１図に示した実施例と同様メモ
リ制御部17によって制御され、ラスタデータの書き込み
と読み出しを交互に行なっている。ラスタバッファメモ
リから読み出された速度ヘッダーを付加したラスタデー
タは、ラスタ出力制御部18に取り込まれ、ラスタ出力制
御部18は出力速度を設定した速度ヘッダーに応じて各バ
ンドごとのラスタデータを速度制御し、間欠の少ないデ
ータとして静電プロッタに送出することができる。
ラスタデータの出力速度を設定する図面出力速度設定部
を速度ヘッダー生成部20によって構成したものである。
第４図において速度ヘッダー生成部20は、エレメント−
ラスタ変換器12でラスタ変換される各バンドごとのデー
タ変換時間を検出し、この変換時間と各バンドごとの出
力時間が等しくなるようにラスタデータの出力速度を設
定しさらにこのデータ出力速度から速度ヘッダーを生成
してラスタバッファメモリに送出する。ラスタバッファ
メモリは、速度ヘッダーを受けると書き込んだラスタデ
ータの先頭に上記速度ヘッダーを付加する。ラスタバッ
ファメモリ15,16は、第１図に示した実施例と同様メモ
リ制御部17によって制御され、ラスタデータの書き込み
と読み出しを交互に行なっている。ラスタバッファメモ
リから読み出された速度ヘッダーを付加したラスタデー
タは、ラスタ出力制御部18に取り込まれ、ラスタ出力制
御部18は出力速度を設定した速度ヘッダーに応じて各バ
ンドごとのラスタデータを速度制御し、間欠の少ないデ
ータとして静電プロッタに送出することができる。
なお、本発明の実施例では、ラスタバッファメモリを
２個設けた場合について説明したが、本発明は上記実施
例に限らずラスタバッファメモリを３個以上設けてもラ
スタデータの送出速度制御を行なうことが可能である。
２個設けた場合について説明したが、本発明は上記実施
例に限らずラスタバッファメモリを３個以上設けてもラ
スタデータの送出速度制御を行なうことが可能である。
［発明の効果］ 以上説明したように本発明はバッファメモリに書き込
まれるラスタデータの変換時間を検出し、該変換時間と
ラスタデータの出力時間が等しくなるようにラスタデー
タ出力速度を設定し、該設定されたラスタデータ出力速
度に応じてラスタデータの出力速度制御を行うので、簡
易にプロッタの記録速度を一定にし、出力図形の画質を
向上させることができる。
まれるラスタデータの変換時間を検出し、該変換時間と
ラスタデータの出力時間が等しくなるようにラスタデー
タ出力速度を設定し、該設定されたラスタデータ出力速
度に応じてラスタデータの出力速度制御を行うので、簡
易にプロッタの記録速度を一定にし、出力図形の画質を
向上させることができる。
第１図は本発明の静電プロッタ用制御装置の一実施例を
示すブロック図、第２図はエレメントバッファメモリに
書き込まれたエレメントデータを示す図、第３図は第１
図の静電プロッタ用制御装置のデータの変換時間と出力
時間の関係におけるタイムチャートを示す図、第４図は
本発明の他の実施例を示すブロック図である。 11……エレメントバッファメモリ、12……エレメント−
ラスタ変換器、13,14……スイッチ回路、15,16……ラス
タバッファメモリ、17……メモリ制御部、18……ラスタ
出力制御部、19……図面出力速度設定部、20……速度ヘ
ッダー生成部。
示すブロック図、第２図はエレメントバッファメモリに
書き込まれたエレメントデータを示す図、第３図は第１
図の静電プロッタ用制御装置のデータの変換時間と出力
時間の関係におけるタイムチャートを示す図、第４図は
本発明の他の実施例を示すブロック図である。 11……エレメントバッファメモリ、12……エレメント−
ラスタ変換器、13,14……スイッチ回路、15,16……ラス
タバッファメモリ、17……メモリ制御部、18……ラスタ
出力制御部、19……図面出力速度設定部、20……速度ヘ
ッダー生成部。
Claims (2)
- 【請求項１】複数のバンドからなる入力データをバンド
毎にラスタデータに変換する変換部と、前記変換部から
出力されたラスタデータを順次記憶する複数のバッファ
メモリとを有し、前記複数のバッファメモリに記憶した
ラスタデータを順次プロッタに出力するプロッタ用制御
装置において、 前記変換部が前記入力データの各バンドをラスタデータ
に変換する際の変換所要時間に基づいて、該ラスタデー
タを前記プロッタに出力する際の出力時間が、前記変換
所要時間と等しくなるように該ラスタデータの出力速度
を設定する出力速度設定手段と、 前記出力速度設定手段により設定された出力速度に基づ
いて、前記ラスタデータの出力制御を行う出力制御手段
と を具備したことを特徴とするプロッタ用制御装置。 - 【請求項２】複数のバンドからなる入力データをバンド
毎にラスタデータに変換する変換部と、前記変換部から
出力されたラスタデータを順次記憶する複数のバッファ
メモリとを有し、前記複数のバッファメモリに記憶した
ラスタデータを順次プロッタに出力するプロッタ用制御
装置において、 前記変換部が前記入力データの各バンドをラスタデータ
に変換する際の変換所要時間に基づいて、該ラスタデー
タを前記プロッタに出力する際の出力時間が、前記変換
所要時間と等しくなるように該ラスタデータの出力速度
を算出し、該出力速度を含むヘッダー情報を前記ラスタ
データに付加する付加手段と、 前記付加手段により付加されたヘッダー情報に含まれる
出力速度に基づいて、前記ラスタデータの出力制御を行
う出力制御手段と を具備したことを特徴とするプロッタ用制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111903A JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111903A JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62267145A JPS62267145A (ja) | 1987-11-19 |
| JPH0811451B2 true JPH0811451B2 (ja) | 1996-02-07 |
Family
ID=14573014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111903A Expired - Fee Related JPH0811451B2 (ja) | 1986-05-16 | 1986-05-16 | プロッタ用制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0811451B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199683U (ja) * | 1987-12-24 | 1989-07-04 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630998B2 (ja) * | 1983-03-29 | 1994-04-27 | セイコー電子工業株式会社 | ラスタ式プロッタの描画速度制御装置 |
| JPS62222851A (ja) * | 1986-03-25 | 1987-09-30 | Mutoh Ind Ltd | 静電プロツタにおける速度制御方法及びその装置 |
-
1986
- 1986-05-16 JP JP61111903A patent/JPH0811451B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62267145A (ja) | 1987-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |