JPS6073583A - 分割表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、表示データ（輝度信号、座標指定データ）
を入力し、表示メモリに書き込み、表示メモリの内容を
読み出して表示器に表示させかつ表示器を多数配列する
大画面表示装置にも適用できる分割表示装置に関する。

〔発明の技術的背景とその問題点〕

従来の表示方式は、第２図（、）に示すように、時間軸
でＡ表示器〜Ｘ表示器の各表示器毎に駆動を連結して表
示する方式であり、データの省き込み時間が長くなシ、
表示器を多数配列する大画面表示に不向きな方式であっ
た。

〔発明の目的〕

この発明は、上記従来の欠点を除去するためになされた
もので、輝度信号指定データのような表示データを高速
かつ分割表示が可能にでき、表示器を多数配列した大画
面表示ができるとともに、メモリのリフレッシュ回数が
任意に得られ、シ、かもＣＲＴのような表示デバイスが
制御される表示装置に比して、それほど高速な帯域を要
しない分割表示装置を提供することを目的とする。

〔発明の概要〕

この発明の分割表示装置は、表示器を複数個に分割し、
表示データを受けて書き込み／読み出し制御回路によシ
表示器に対応して分割した各メモリに書き込み、各表示
器のそれぞれに対応したメモリの内容を表示器ごとに同
時に書き。

込み／読み出し制御回路によシ読み出しができるように
表示データをシリアルに出力させ、各表示器内のシフト
レジスタに蓄積させるようにしたものである。

〔発明の実施例〕

以下、この発明の分割表示装置の実施例について図面に
基づき説明する。第１図はその一実施例の構成を示すブ
ロック図である。図中の１は表示データであシ、輝度デ
ータや座標指示データが該当するものである。

この表示データ１がメモリ書き込み制御回路２および書
き込み／読み出し制御回路３に入力されるように々って
おシ、書き込み／読み出し制御回路３の出力はメモリ書
き込み制御回路２、メモリ５およびメそり読み出し制御
回路４に出力するようになっている。

書き込み／読み出し制御回路３は書き込み、読み出しの
基本タイミングである書き込み／読み出し信号を出力す
るものであシ、書き込み期間中に表示データ１がメモリ
書き込み制御回路２に入力されると、メモリ書き込み制
御回路２からメモリ５にメモリの書き込みアドレスを転
送するようになっている。

また、書き込み／読み出し制御回路３から読み出し信号
を出力しているとき、メモリ５の内容をメモリ読み出し
制御回路４によシ読み出して表示器６に転送するように
なっている。

第３図は第１図のブロック図をさらに詳細に示したブロ
ック図であシ、この第３図を参照してさらに構成を詳述
する。この第３図において、第１図と同一部分には同一
符号を付して述べる。

表示データ１と、メモリ書き込み制御回路２、書き込み
／読み出し制御回路３、メモリ読み出し制御回路４の部
分は第１図と同様であシ、重複を避けるためにその部分
の説明は省略するが、以下に述べる点が第１図とは異な
るものである。

すなわち、書き込み期間中には、メモリ書き込み制御回
路２から出力される書き込みアドレス２ａを書き込み用
アドレスレジスタ７に転送するようになっておシ、この
書き込み用アドレスレジスタ７の出力、すなわち、書き
込みアドレス７ａをマルチプレクサ８およびデコーダ９
に出力するようにしている。

また、メモリｗき込み制御回路２から表示データ２ｂが
メモリ５ｍ、５ｂに転送されるようになっている。

さらに、書き込み／読み出し制御回路３からは書き込み
／読み出し信号３ａをマルチプレクサ８に出力するよう
になっている。そして、メモリ読み出し制御回路４から
メモリ読み出しアドレス４ａが読み出し用アドレスレジ
スタ１０に転送するようになっておシ、この読み出し用
アドレスレジスタ１０から読み出しアドレス１０ａが上
記マルチプレクサ８に転送するように力っている。

マルチプレクサ８からは書き込み／読み出しアドレス８
ａがメモリ５ａ、５ｂに転送され、また、デコーダ９か
ら書き込みチップセレクト信号９ａが転送されるように
なっている。

さらに、上記メモリ読み出し制御回路４からセットクロ
ック４ｂがレジスタ１１．１２に出力するようになって
いるとともに、シフトクロック４　ｅ　カＰ／Ｓ　（ａ
ｐラレル／シリース）レジスタ１３．１４に出力するよ
うにしている。

レジスタ１１．１２にはメモリ５ｈ、５ｂの出力が入力
されるようになっている。Ｐ／Ｓレジスタ１３．１４に
はそれぞれレジスタ１１゜１２の出力が入力されるよう
になっておシ、Ｐ／Ｓレジスタ１３．１４の出力は表示
器６ａ。

６ｂにそれぞれ出力するようにしている。

表示器６は第３図に示すように複数個の表示器６ｍ、６
ｂに分割されている。第３図では図示の都合上、二つの
みを示しているが、個数が限定されるものではない。こ
の表示器６ａ。

６ｂに対応して、Ｐ／Ｓレジスタ１３と１４、レジスタ
１ノと１２、メモリ５ａ、５ｂが対応するようになって
いる。

表示器６は第５図に示すように、Ｐβレジスタ１３．１
４によるシフトレジスタ２０の出力を一旦ドライバ３０
に加え、このドライバ３０にょシ表示デバイス４０を駆
動するようにしている。

次に、以上のように構成されたこの発明の分割表示装置
の動作について説明する。この動作の説明に際し、第３
図に基づき述べることにする。表示ｒ−り１がメモリ書
き込み制御回路２に入力されると、書き込み／読み出し
制御回路３は第４図（１）に示すように（図中のＷは書
き込み信号を示し、Ｒは読み出し信号を示す）、書き込
み、読み出しの基本タイミングである書き込み／読み出
し信号３ａを発生してマルチプレクサ８に送出する。

書き込み期間中に入力された表示データ１はメモリ書き
込み制御回路２によって、メモリの書き込みアト１／ス
２ａを出力し、一旦書き込み用アドレスレジスタ７に蓄
える。

この書き込み用アドレスレジスタ７から書き込みアドレ
ス７ａがマルチプレクサ８とデコーダ９に送られる。こ
れによシ、デコーダ９から書き込みチップセレクト信号
９ａがメモリ５ｈ。

５ｂに送られ、メモリ５ａ、５ｂのチップをセレクトす
るとともに、マルチプレクサ８から書き込みアドレス８
ａがメモリ５ａ、５ｂに送られ、メモリ５ａ、５ｂのア
ドレス指定を行う。

したがって、メモリ書き込み制御回路２に入力された表
示データ１はこのメモリ書き込み制御回路２から表示デ
ータ２ｂとしてメモリ５　ｍ。

５ｂのセレクトされたチップの指定されたアドレスに順
次書き込まれる。

次に、このようにして、メモリ５ａ、５ｂに書き込まれ
た表示データを読み出す場合について説明する。このメ
モリ５ｍ、５ｂに書き込まれた表示データ１の読み出し
は、書き込み／読み出し信号３ａの読み出し期間中（第
４図（１）のＲの期間中）に、メモリ読み出し制御回路
４から読み出しアドレス４ａを出力し、一旦読み出し用
アドレスレジスタ１０に蓄える。

この読み出し期間中に、マルチプレクサ８は書き込み／
読み出し信号３＆の読み出し期間中に読み出し用アドレ
スレジスタ１０に蓄えられた読み出しアドレス１０ａを
選択して、出力することによシ、メモリ５ａ、５ｂの各
メモリチップの先頭番地を指定する。

この第３図では、表示器６ａに対応するメモリ５ａの０
０〜０９番地を指定するとともに、表示器６ｂに対応す
るメモリ５ｂの００〜０９番地を指定する。

この指定により、各メモリチップの出力端Ａ１７〜Ａ９
（第４図（２）〜第４図α１））とＸＯ〜Ｘ９（第４図
ａ→〜第４図（ハ））に同時に００〜０９の内容が出力
される。

このメモリ５ａの出力端ＡＯ〜Ａ９．メモリ５ｂの出力
端ＸＯ〜ｘ９から出力された内容００〜０９はメモリ読
み出し制御回路４から出力されるセ□ットクロック４ｂ
によシ、それぞれレジスタ１１．１２に第４図αす、第
４図（ハ）に示すように蓄えられる。このレジスタ１１
．１２のパラレルの内容はＰ／Ｓレジスタ１３．１４に
それぞれ転送される。

このようにして、レジスタ１１．１２がメモリ５ａ、５
ｂの内容００〜０９を蓄え、いレジスタ１３．１４に転
送すると同時に、メモリ読み出し制御回路４からシフト
クロック４ｃが凶レジスタ１３．１４に送られる。

これによシ、Ｐδレジスタ１３．１４の内容が第４図（
至）、第４図（ハ）にそれぞれ示すようにシフトされ、
表示器６ａ、６ｂヘシリアルデータが転送される。Ｐ／
Ｓシフトレジスタ１３．１４の出力はドライバ３０を通
して表示デバイス４０（ともに第５図参照）を駆動し表
示する。

上記からも明らかなように、この発明では表示器６を複
数個（たとえばＡ−Ｘ）に分割し、各表示器ごとにメモ
リ６を対応させ、それぞれに対応したメモリの出力を第
２図（ｂ）に示すように、同時に出力させることにより
、表示器を多斂配列した表示に最適な表示（第４図（ハ
）の非表示期間と表示期間として示す）を行うものであ
る。

したがって、メモリ６のリフレッシュ回数は任意に得ら
れるものであシ、第２図（ｂ）では各表水層Ａ−Ｘの表
示時間Ｔを任意に選定して表示できる。

〔発明の効果〕

以上のように、この発明の分割表示装置によれば、表示
器を複数個に分割し、表示データを受けて書き込み読み
出し制御回路によシ表水層に対応して分割した各メモリ
に書き込み、各表示器のそれぞれに対応したメモリの内
容を表示器ごとに書き込み／読み出し制御回路によシ読
み出しができるように表示データをシリアルに出力させ
、各表示器内のシフトレジスタに蓄積させるようにした
ので、表示データを高速かつ分割表示が可能にでき、表
示器を多数配列した大画面表示ができるとともに、メモ
リのリフレッシュ回数が任意に得られる。

また、ＣＲＴのような表示デバイスが制御される表示装
置に比して、それほど高速な帯域を要しないなどの効果
を奏する。

【図面の簡単な説明】

第１図は、との発明の分割表示装置の概略的構成を示す
ブロック図、第２図は従来およびこの発明の分割表示装
置の表示データ出力時間の比較を示す図、第３図はこの
発明の分割表示装置の詳細な構成を示すブロック図、第
４図はこの発明の分割表示装置の動作を説明するための
タイムチャート、第５図は向上分割表示装置における表
示器の構成を示すブロック図中ある。 ２・・・メモリ書き込み制御回路、３・・・書き込み／
読み出し制御回路、４・・・メモリ読み出し制御回路、
５　、’５　ａ　、　５　ｂ−・−）−Ｅ：す、６．６
ｔｈ。 ６ｂ・・・表示器、１１．１２・・・レジスタ、１３゜
１４・・・ルヘレジスタ。

Claims (1)

【特許請求の範囲】
1. Ｍ数の表示器と、この複数の表示器の各表示器に表示す
   る表示データを受けて各表示器に対応した各メモリにこ
   の表示データを書き込むメモリ書き込み制御回路と、上
   記各メモリの内容を上記各表示器に対応して同時期にパ
   ラレルに読み出しかつシリアルに変換して上記各表示器
   に供給する手段とよシなる分割表示装置。