JPH08115256A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPH08115256A JPH08115256A JP6253852A JP25385294A JPH08115256A JP H08115256 A JPH08115256 A JP H08115256A JP 6253852 A JP6253852 A JP 6253852A JP 25385294 A JP25385294 A JP 25385294A JP H08115256 A JPH08115256 A JP H08115256A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/04—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of a single character by selection from a plurality of characters, or by composing the character by combination of individual elements, e.g. segments using a combination of such display devices for composing words, rows or the like, in a frame with fixed character positions
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Storage Device Security (AREA)
- Controls And Circuits For Display Device (AREA)
- Memory System (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】情報記憶装置の特定領域のみ頻繁に書き換えを
行う表示データ等の書き込み制御において、簡素なハー
ドウェアの追加により、表示データを効率良く取り扱う
ことを可能とし、ＲＯＭ効率を上げ、且つソフトウェア
開発時のミスを低減させ、使い易さを向上する。 【構成】表示メモリ１０において、表示データ格納領域
指定レジスタ１１にて表示データ格納領域を、マスクビ
ット幅指定レジスタ１２にて書き込みマスクビット幅の
指定を行う。前記設定データにより、マスク制御信号生
成部１３は、外部からのアドレスデータに対応したマス
ク制御信号を書き込み制御部１４に提供する。書き込み
制御部１４は、外部からの書き込みデータの有効ビット
のみを表示メモリ１０に書き込む。
行う表示データ等の書き込み制御において、簡素なハー
ドウェアの追加により、表示データを効率良く取り扱う
ことを可能とし、ＲＯＭ効率を上げ、且つソフトウェア
開発時のミスを低減させ、使い易さを向上する。 【構成】表示メモリ１０において、表示データ格納領域
指定レジスタ１１にて表示データ格納領域を、マスクビ
ット幅指定レジスタ１２にて書き込みマスクビット幅の
指定を行う。前記設定データにより、マスク制御信号生
成部１３は、外部からのアドレスデータに対応したマス
ク制御信号を書き込み制御部１４に提供する。書き込み
制御部１４は、外部からの書き込みデータの有効ビット
のみを表示メモリ１０に書き込む。
Description
【０００１】
【産業上の利用分野】本発明は、情報を記憶する記憶制
御装置に関し、特に表示情報を効率良く取り扱うための
記憶制御装置およびその制御方法に関する。
御装置に関し、特に表示情報を効率良く取り扱うための
記憶制御装置およびその制御方法に関する。
【０００２】
【従来の技術】蛍光表示パネルを表示する記憶制御装置
において、表示の複雑化により、取り扱う表示データ量
は益々増加し、それに加えて多彩な表示を行うために、
表示データの書換えが頻繁に行われる傾向にある。
において、表示の複雑化により、取り扱う表示データ量
は益々増加し、それに加えて多彩な表示を行うために、
表示データの書換えが頻繁に行われる傾向にある。
【０００３】一方、時分割駆動方式の表示では、例えば
蛍光表示パネルを表示させるセグメントデータのよう
に、常に書き換えを行うデータと、桁データのようにパ
ネルにより決定する時分割の駆動データを最初に設定し
たあとは書き換えを行わないデータが、同一アドレスの
メモリ内に混在することもあり、任意のビット単位での
書き込みの制御が必要となる場合がある。
蛍光表示パネルを表示させるセグメントデータのよう
に、常に書き換えを行うデータと、桁データのようにパ
ネルにより決定する時分割の駆動データを最初に設定し
たあとは書き換えを行わないデータが、同一アドレスの
メモリ内に混在することもあり、任意のビット単位での
書き込みの制御が必要となる場合がある。
【０００４】図３は、表示メモリのマップ図であり、１
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセスが可能で５番地のデータを１単位として表示可
能な表示メモリである。
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセスが可能で５番地のデータを１単位として表示可
能な表示メモリである。
【０００５】斜線で示す部分が桁データを格納する領域
で、表示メモリ使用上、データを書き換える必要がな
い、つまり書き込み禁止領域となる。
で、表示メモリ使用上、データを書き換える必要がな
い、つまり書き込み禁止領域となる。
【０００６】斜線部より左側の部分は表示用メモリ出力
する、セグメントデータ格納領域であり、書き換える必
要がある、つまり書き込み許可領域となる。
する、セグメントデータ格納領域であり、書き換える必
要がある、つまり書き込み許可領域となる。
【０００７】従来例１として、ソフトウェアで論理演算
を行い、書き換えを行う記憶制御装置について、以下説
明する。
を行い、書き換えを行う記憶制御装置について、以下説
明する。
【０００８】まず、外部から供給されたアドレスが、書
き込み許可領域と書き込み禁止領域が存在するアドレス
かどうかの比較を行う。
き込み許可領域と書き込み禁止領域が存在するアドレス
かどうかの比較を行う。
【０００９】アドレス内に書き込み禁止領域が存在する
場合の、比較結果を“正”とするとき、該当アドレスに
対して、書き換えを行わないビットを含む場合、すなわ
ちマスクするビットのデータを保持するため、読み出し
たデータの書き込み許可ビットのみ“０”にクリアする
ようなデータと、該当アドレスの元々格納されているデ
ータの論理積をとることで、書き換えを行わないマスク
するビットのみ保持したデータを得る。
場合の、比較結果を“正”とするとき、該当アドレスに
対して、書き換えを行わないビットを含む場合、すなわ
ちマスクするビットのデータを保持するため、読み出し
たデータの書き込み許可ビットのみ“０”にクリアする
ようなデータと、該当アドレスの元々格納されているデ
ータの論理積をとることで、書き換えを行わないマスク
するビットのみ保持したデータを得る。
【００１０】次に、書き込みデータと、書き込み禁止ビ
ットを“０”にクリアするようなデータと論理積をと
り、書き込み許可ビットのみ有効にするデータを得る。
ットを“０”にクリアするようなデータと論理積をと
り、書き込み許可ビットのみ有効にするデータを得る。
【００１１】続いて、マスクするビットのみ保持した読
み出しデータと論理和をとることで、アドレスに対して
有効ビットのみの書き換えが行われる。
み出しデータと論理和をとることで、アドレスに対して
有効ビットのみの書き換えが行われる。
【００１２】図３の表示メモリの１６５番地に“０１０
１０００１Ｂ”（Ｂはバイナリデータの意味）のデータ
が格納されているものとし、外部よりアクセスアドレス
として１６５番地が、書き込みデータとして“１１１０
１０００Ｂ”が供給されたときのフローチャートを図７
に示し、説明を行う。
１０００１Ｂ”（Ｂはバイナリデータの意味）のデータ
が格納されているものとし、外部よりアクセスアドレス
として１６５番地が、書き込みデータとして“１１１０
１０００Ｂ”が供給されたときのフローチャートを図７
に示し、説明を行う。
【００１３】１６５番地の０ビット目は、桁データ領域
であり、書き込み禁止領域にあたる。
であり、書き込み禁止領域にあたる。
【００１４】まず、外部から供給されたアドレうが、１
６Ｘ番地の０ビット目が書き込み禁止領域であるアドレ
ス内に書き込み禁止領域が存在するかどうかの比較を行
う。
６Ｘ番地の０ビット目が書き込み禁止領域であるアドレ
ス内に書き込み禁止領域が存在するかどうかの比較を行
う。
【００１５】比較結果は“正”であるため、表示メモリ
から１６５番地のデータ“０１０１０００１Ｂ”を読み
出し、“０００００００１Ｂ”と論理積を行い、０ビッ
ト目のデータを保持する。
から１６５番地のデータ“０１０１０００１Ｂ”を読み
出し、“０００００００１Ｂ”と論理積を行い、０ビッ
ト目のデータを保持する。
【００１６】続いて、書き込みデータ“１１１０１００
０Ｂ”と、“１１１１１１１０Ｂ”の論理積をとり、７
〜１ビット目のみ有効データとした書き込みデータ“１
１１０１０００Ｂ”と０ビット目のみを保持した前述の
読み出しデータ“０００００００１Ｂ”との論理和をと
り、演算結果“１１１０１００１Ｂ”が表示メモリの１
６５番地に書き込まれる。
０Ｂ”と、“１１１１１１１０Ｂ”の論理積をとり、７
〜１ビット目のみ有効データとした書き込みデータ“１
１１０１０００Ｂ”と０ビット目のみを保持した前述の
読み出しデータ“０００００００１Ｂ”との論理和をと
り、演算結果“１１１０１００１Ｂ”が表示メモリの１
６５番地に書き込まれる。
【００１７】次に、図３の表示メモリの１６Ａ番地に
“１１０１０１１０Ｂ”のデータが格納されているもの
とし、外部よりアクセスアドレスとして１６Ａ番地が、
書き込みデータとして“０１０１０１０１Ｂ”が供給さ
れたときの説明を行う。
“１１０１０１１０Ｂ”のデータが格納されているもの
とし、外部よりアクセスアドレスとして１６Ａ番地が、
書き込みデータとして“０１０１０１０１Ｂ”が供給さ
れたときの説明を行う。
【００１８】１６Ａ番地も１６５番地と同様に、０ビッ
ト目が書き込み禁止領域である。
ト目が書き込み禁止領域である。
【００１９】まず、外部から供給されたアドレスが、１
６Ｘ番地、すなわち０ビット目が書き込み禁止領域であ
るアドレスかどうかの比較を行う。
６Ｘ番地、すなわち０ビット目が書き込み禁止領域であ
るアドレスかどうかの比較を行う。
【００２０】比較結果は“正”であるため、表示メモリ
から１６Ａ番地のデータ“１１０１０１１０Ｂ”を読み
出し、“０００００００１Ｂ”と論理積を行い、０ビッ
ト目のデータを保持する。
から１６Ａ番地のデータ“１１０１０１１０Ｂ”を読み
出し、“０００００００１Ｂ”と論理積を行い、０ビッ
ト目のデータを保持する。
【００２１】続いて、書き込みデータ“０１０１０１０
１Ｂ”と、“１１１１１１１０Ｂ”の論理積をとり、７
〜１ビット目のみ有効データとした書き込みデータ“０
１０１０１００Ｂ”と０ビット目のみを保持した前述の
読み出しデータ“００００００００Ｂ”との論理和をと
り、演算結果“０１０１０１００Ｂ”が表示メモリの１
６Ａ番地に書き込まれる。
１Ｂ”と、“１１１１１１１０Ｂ”の論理積をとり、７
〜１ビット目のみ有効データとした書き込みデータ“０
１０１０１００Ｂ”と０ビット目のみを保持した前述の
読み出しデータ“００００００００Ｂ”との論理和をと
り、演算結果“０１０１０１００Ｂ”が表示メモリの１
６Ａ番地に書き込まれる。
【００２２】本従来例において、書き込み許可領域、つ
まり図３の例における１７Ｘ番地と、１６Ｘ番地の７〜
１ビット目の領域におけるセグメントデータ群につい
て、１回書き換えを行うのに、約２２０程度のステップ
数が必要となる。
まり図３の例における１７Ｘ番地と、１６Ｘ番地の７〜
１ビット目の領域におけるセグメントデータ群につい
て、１回書き換えを行うのに、約２２０程度のステップ
数が必要となる。
【００２３】通常、表示はｎ回のセグメントデータ群の
書き換えを行うため、約２２０×ｎのプログラムステッ
プ数が必要となり、ＲＯＭ効率及び、プログラム処理効
率の著しい低下を生じる。
書き換えを行うため、約２２０×ｎのプログラムステッ
プ数が必要となり、ＲＯＭ効率及び、プログラム処理効
率の著しい低下を生じる。
【００２４】また、ソフトウェア開発者は、常にマスク
するビットを考慮して、ソフトにおけるマスクデータを
設定しておかなければならない。
するビットを考慮して、ソフトにおけるマスクデータを
設定しておかなければならない。
【００２５】次に、従来例２として、特開昭６３−８９
５１、「マスクデータを格納するレジスタを有する情報
記憶装置」の記憶制御について説明する。
５１、「マスクデータを格納するレジスタを有する情報
記憶装置」の記憶制御について説明する。
【００２６】本従来例２は、従来例１でのソフトウェア
処理をハードウェアにて実施した例である。
処理をハードウェアにて実施した例である。
【００２７】従来、表示メモリ上に、書き込み許可領域
と書き込み禁止領域が存在した場合、表示メモリのアク
セス単位でマスクデータの設定を行うレジスタを表示メ
モリのアクセス単位のビット幅の数だけ用意し、この複
数のレジスタからアクセスするアドレスに対応したマス
クデータを格納したレジスタを選択し、選択されたレジ
スタで設定されたマスクデータと、書き込むデータとの
演算を行い、表示メモリに演算結果の書き込みを行って
いた。図８は、従来例の、表示メモリ上のアクセス単位
のビット幅のマスクデータを格納する複数レジスタを有
する情報記憶装置の構成図である。
と書き込み禁止領域が存在した場合、表示メモリのアク
セス単位でマスクデータの設定を行うレジスタを表示メ
モリのアクセス単位のビット幅の数だけ用意し、この複
数のレジスタからアクセスするアドレスに対応したマス
クデータを格納したレジスタを選択し、選択されたレジ
スタで設定されたマスクデータと、書き込むデータとの
演算を行い、表示メモリに演算結果の書き込みを行って
いた。図８は、従来例の、表示メモリ上のアクセス単位
のビット幅のマスクデータを格納する複数レジスタを有
する情報記憶装置の構成図である。
【００２８】本従来例の表示メモリ１０は、８ビット単
位でアクセスを行うメモリであり、表示データが格納さ
れている。
位でアクセスを行うメモリであり、表示データが格納さ
れている。
【００２９】有効ビット幅レジスタ５１，５２，５３，
５４は、８ビットのレジスタであり、表示メモリ１０の
アクセス単位（＝８ビット）のマスクデータを、それぞ
れ格納する。
５４は、８ビットのレジスタであり、表示メモリ１０の
アクセス単位（＝８ビット）のマスクデータを、それぞ
れ格納する。
【００３０】図９は、図３の表示メモリ０におけるデー
タのマスク例を実現するときの、有効ビット幅レジスタ
５１，５２，５３，５４のそれぞれの定データであり、
“１Ｂ”１は書き換え可能ビットを、“０Ｂ”はマスク
すべきビットをそれぞれ示している。
タのマスク例を実現するときの、有効ビット幅レジスタ
５１，５２，５３，５４のそれぞれの定データであり、
“１Ｂ”１は書き換え可能ビットを、“０Ｂ”はマスク
すべきビットをそれぞれ示している。
【００３１】２次元アドレス精製部５５は、表示メモリ
１０における、有効ビット幅指定レジスタ５１，５２，
５３，５４のそれぞれのマスクデータを適用する領域の
アドレス範囲を指定する。
１０における、有効ビット幅指定レジスタ５１，５２，
５３，５４のそれぞれのマスクデータを適用する領域の
アドレス範囲を指定する。
【００３２】表示メモリ１０へのアクセスを行うアドレ
スが、２次元アドレス生成部５５にて設定された範囲の
アドレスであった場合、選択部５６を介して、有効ビッ
ト幅レジスタ１，５２，５３，５４を選択する。
スが、２次元アドレス生成部５５にて設定された範囲の
アドレスであった場合、選択部５６を介して、有効ビッ
ト幅レジスタ１，５２，５３，５４を選択する。
【００３３】可変ビット幅論理演算部５７は、外部から
供給される書き込みデータと、選択された有効ビット幅
レジスタからのマスクデータと、ビットアクセス制御部
５８に読み出された表示メモリ１０の書き換え対象アド
レスの格納データとの演算を行い、演算結果をビットア
クセス制御部５８を介して、表示メモリ１０の書き換え
対象アドレスに格納する。
供給される書き込みデータと、選択された有効ビット幅
レジスタからのマスクデータと、ビットアクセス制御部
５８に読み出された表示メモリ１０の書き換え対象アド
レスの格納データとの演算を行い、演算結果をビットア
クセス制御部５８を介して、表示メモリ１０の書き換え
対象アドレスに格納する。
【００３４】前述の従来例１で説明したように、図３の
表示メモリの１６５番地に“０１０１０００１Ｂ”のデ
ータが格納されている例について以下に動作を説明す
る。
表示メモリの１６５番地に“０１０１０００１Ｂ”のデ
ータが格納されている例について以下に動作を説明す
る。
【００３５】外部より１６５番地に、書き込みデータと
して“１１１０１０００Ｂ”が供給されたとき、２次元
アドレス生成部５５と選択部５６により、１６５番地に
対応するマスクデータを格納した有効ビット幅レジスタ
５２が選択され、マスクデータ“１１１１１１１０Ｂ”
が可変ビット幅論理演算部５７に与えられる。可変ビッ
ト幅論理演算部５７において、外部からの書き込みデー
タ“１１１０１０００Ｂ”とマスクデータ“１１１１１
１１０Ｂ”の論理積がとられ、外部からの書き込みデー
タの０ビット目が無効になり、“１１１０１０００Ｂ”
となる。可変ビット幅論理演算部５７には、ビットアク
セス制御部５８を介して、表示メモリ１０の１６５番地
のデータ“０１０１０００１Ｂ”が与えられ、有効ビッ
ト幅レジスタ５２からのマスクデータの反転データ“０
００００００１Ｂ”と、表示メモリ１０の１６５番地の
データ“０１０１０００１Ｂ”の論理積がとられ、塩山
結果は“０００００００１Ｂ”となり、表示メモリ１０
の１６５番地の０ビット目の値が保持される。
して“１１１０１０００Ｂ”が供給されたとき、２次元
アドレス生成部５５と選択部５６により、１６５番地に
対応するマスクデータを格納した有効ビット幅レジスタ
５２が選択され、マスクデータ“１１１１１１１０Ｂ”
が可変ビット幅論理演算部５７に与えられる。可変ビッ
ト幅論理演算部５７において、外部からの書き込みデー
タ“１１１０１０００Ｂ”とマスクデータ“１１１１１
１１０Ｂ”の論理積がとられ、外部からの書き込みデー
タの０ビット目が無効になり、“１１１０１０００Ｂ”
となる。可変ビット幅論理演算部５７には、ビットアク
セス制御部５８を介して、表示メモリ１０の１６５番地
のデータ“０１０１０００１Ｂ”が与えられ、有効ビッ
ト幅レジスタ５２からのマスクデータの反転データ“０
００００００１Ｂ”と、表示メモリ１０の１６５番地の
データ“０１０１０００１Ｂ”の論理積がとられ、塩山
結果は“０００００００１Ｂ”となり、表示メモリ１０
の１６５番地の０ビット目の値が保持される。
【００３６】このようにして、それぞれビット演算され
た、外部からの書き込みデータと、有効ビット幅レジス
タ５２からのマスクデータの反転データ“００００００
０１Ｂ”と、表示メモリ１０の１６５番地のデータ“０
１０１０００１Ｂ”の論理積の演算結果“００００００
０１Ｂ”と論理和をとることで、書き込みマスク処理さ
れたデータ“１１１０１００１Ｂ”が表示メモリ１０の
１６５番地に書き込まれる。
た、外部からの書き込みデータと、有効ビット幅レジス
タ５２からのマスクデータの反転データ“００００００
０１Ｂ”と、表示メモリ１０の１６５番地のデータ“０
１０１０００１Ｂ”の論理積の演算結果“００００００
０１Ｂ”と論理和をとることで、書き込みマスク処理さ
れたデータ“１１１０１００１Ｂ”が表示メモリ１０の
１６５番地に書き込まれる。
【００３７】このように、従来の情報記憶装置において
記憶制御を行う場合、表示メモリのアクセス単位でマス
クデータの設定を行うレジスタを表示メモリ１０のアク
セス単位のビット幅の数と、それらのアクセス単位のビ
ット幅分のレジスタをアクセスアドレスに対応して選択
するための選択部が必要である。
記憶制御を行う場合、表示メモリのアクセス単位でマス
クデータの設定を行うレジスタを表示メモリ１０のアク
セス単位のビット幅の数と、それらのアクセス単位のビ
ット幅分のレジスタをアクセスアドレスに対応して選択
するための選択部が必要である。
【００３８】
【発明が解決しようとする課題】例えば蛍光表示パネル
を表示させるセグメントデータのように、常に書き換え
を行うデータと、桁データのように蛍光表示パネルによ
り決定する時分割の駆動データを最初に設定した後は、
書き換えを行わないデータが、同一アドレスのメモリ内
に混在し、任意のビット単位での書き込みの制御が必要
になる場合、図８に示すような、従来の情報記憶装置で
は、表示メモリにおけるアクセス単位のマスクデータを
格納する有効ビット幅レジスタが、表示メモリのアクセ
ス単位のビット数だけ必要となり素子数が増え、さらに
可変ビット幅論理演算部５７は、外部から供給される書
き込みデータと、選択された有効ビット幅レジスタから
のマスクデータと、ビットアクセス制御部５８に読み出
された表示メモリ１０の書き換え対象アドレスの格納デ
ータの３つのデータ演算を行う為、可変ビット幅論理演
算部の回路構成も複雑となり、全体の素子数が増えるだ
けでなく、チップサイズの増大もまねき、かつ可変ビッ
ト幅論理演算部５７の演算結果をビットアクセス制御部
５８を介して、表示メモリ１０の書き換え対象アドレス
に格納する必要があったため、データの書き換え処理に
時間がかかっていたという問題があった。
を表示させるセグメントデータのように、常に書き換え
を行うデータと、桁データのように蛍光表示パネルによ
り決定する時分割の駆動データを最初に設定した後は、
書き換えを行わないデータが、同一アドレスのメモリ内
に混在し、任意のビット単位での書き込みの制御が必要
になる場合、図８に示すような、従来の情報記憶装置で
は、表示メモリにおけるアクセス単位のマスクデータを
格納する有効ビット幅レジスタが、表示メモリのアクセ
ス単位のビット数だけ必要となり素子数が増え、さらに
可変ビット幅論理演算部５７は、外部から供給される書
き込みデータと、選択された有効ビット幅レジスタから
のマスクデータと、ビットアクセス制御部５８に読み出
された表示メモリ１０の書き換え対象アドレスの格納デ
ータの３つのデータ演算を行う為、可変ビット幅論理演
算部の回路構成も複雑となり、全体の素子数が増えるだ
けでなく、チップサイズの増大もまねき、かつ可変ビッ
ト幅論理演算部５７の演算結果をビットアクセス制御部
５８を介して、表示メモリ１０の書き換え対象アドレス
に格納する必要があったため、データの書き換え処理に
時間がかかっていたという問題があった。
【００３９】
【課題を解決するための手段】本発明は、アレイ上に記
憶素子が配置されたメモリと、該メモリを所定のビット
幅単位でアクセスするメモリアクセス部とを有する記憶
制御装置において、前記メモリの中で記憶内容の変更を
要しない領域を指定する情報を保持する手段と、前記メ
モリに対するアドレスと前記情報とを比較する手段と、
前記比較主手段による比較の結果、前記アドレスによっ
て指定されるビット幅内に前記記憶内容の変更を要して
ない領域が含まれる場合、当該領域に対応する記憶素子
に対する書き込みを禁止する手段とを有している。
憶素子が配置されたメモリと、該メモリを所定のビット
幅単位でアクセスするメモリアクセス部とを有する記憶
制御装置において、前記メモリの中で記憶内容の変更を
要しない領域を指定する情報を保持する手段と、前記メ
モリに対するアドレスと前記情報とを比較する手段と、
前記比較主手段による比較の結果、前記アドレスによっ
て指定されるビット幅内に前記記憶内容の変更を要して
ない領域が含まれる場合、当該領域に対応する記憶素子
に対する書き込みを禁止する手段とを有している。
【００４０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００４１】図１は、本発明の実施例１における記憶制
御装置のブロック図の一例である。
御装置のブロック図の一例である。
【００４２】まず、構成要素について説明する。
【００４３】表示メモリ１０は、書き込み許可領域と書
き込み禁止領域が存在し、外部から供給されたアドレス
に応じた表示メモリ対し、データの書き込み、読み出し
が行われる。
き込み禁止領域が存在し、外部から供給されたアドレス
に応じた表示メモリ対し、データの書き込み、読み出し
が行われる。
【００４４】この表示メモリ１０は図３に示す様に、１
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセス可能で、５番地のデータを１単位のデータとし
表示可能な表示メモリである。
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセス可能で、５番地のデータを１単位のデータとし
表示可能な表示メモリである。
【００４５】本実施例は。表示装置１６とマイクロコン
ピュータ１７から構成される記憶制御装置１８で、マイ
クロコンピュータ１７の出力により、表示装置１６に最
大４０ビットの表示が可能な記憶制御装置である。
ピュータ１７から構成される記憶制御装置１８で、マイ
クロコンピュータ１７の出力により、表示装置１６に最
大４０ビットの表示が可能な記憶制御装置である。
【００４６】表示ビット幅指定データは、マイクロコン
ピュータ１７内のＣＰＵ１５からの出力であり、表示デ
ータ格納領域指定レジスタ１１に入力され、表示データ
格納領域指定レジスタ１１は、表示メモリ１０に格納す
る表示データのＸ方向の表示ビット幅を指定する。
ピュータ１７内のＣＰＵ１５からの出力であり、表示デ
ータ格納領域指定レジスタ１１に入力され、表示データ
格納領域指定レジスタ１１は、表示メモリ１０に格納す
る表示データのＸ方向の表示ビット幅を指定する。
【００４７】マスクビット幅指定データは、マイクロコ
ンピュータ１７内のＣＰＵ１５からの出力であり、マス
クビット幅指定レジスタ１２に入力され、マスクビット
幅指定レジスタ１２は、表示データ格納領域指定レジス
タ１１で指定された表示ビット幅のうち、マスクするデ
ータ、つまり書き換えを行わないデータのマスクビット
幅を指定する。
ンピュータ１７内のＣＰＵ１５からの出力であり、マス
クビット幅指定レジスタ１２に入力され、マスクビット
幅指定レジスタ１２は、表示データ格納領域指定レジス
タ１１で指定された表示ビット幅のうち、マスクするデ
ータ、つまり書き換えを行わないデータのマスクビット
幅を指定する。
【００４８】表示データ格納領域指定レジスタ１１と、
マスクビット幅指定レジスタ１２での指定は、表示メモ
リ１０のマップ上のＸ方向のビット幅の指定である。
マスクビット幅指定レジスタ１２での指定は、表示メモ
リ１０のマップ上のＸ方向のビット幅の指定である。
【００４９】Ｘ方向およびＹ方向の番地を指定するアド
レスデータは、ＣＰＵ１５から出力されるデータであ
る。
レスデータは、ＣＰＵ１５から出力されるデータであ
る。
【００５０】書き込み判定／指示信号生成部１３は、表
示データ格納領域指定レジスタ１１の出力と、マスクビ
ット幅指定レジスタ１２の出力およびＣＰＵ１５からの
アドレスデータを入力とし、書き込み制御部１４に必要
な信号を発生する。
示データ格納領域指定レジスタ１１の出力と、マスクビ
ット幅指定レジスタ１２の出力およびＣＰＵ１５からの
アドレスデータを入力とし、書き込み制御部１４に必要
な信号を発生する。
【００５１】次に、図５により書き込み判定／指示信号
生成部の動作のフローチャートについて説明する。
生成部の動作のフローチャートについて説明する。
【００５２】表示データ格納指定レジスタ１１で設定さ
れたデータのうち上位３ビットである５〜３ビット目の
データをＡ５〜３とし、下位３ビットである２〜０ビッ
ト目のデータをＡ２〜０とする。
れたデータのうち上位３ビットである５〜３ビット目の
データをＡ５〜３とし、下位３ビットである２〜０ビッ
ト目のデータをＡ２〜０とする。
【００５３】表示データ格納領域指定レジスタ１１で設
定されたデータと、マスクビット幅指定レジスタ１２で
設定されデータの下のデータの上位３ビットである５〜
３ビット目をＣ５〜３とし、下位３ビットである２〜０
ビット目をＣ２〜０とする。
定されたデータと、マスクビット幅指定レジスタ１２で
設定されデータの下のデータの上位３ビットである５〜
３ビット目をＣ５〜３とし、下位３ビットである２〜０
ビット目をＣ２〜０とする。
【００５４】表示メモリ１０の持つ領域番地の最上位番
地を２審数で表したときの６〜４ビット目のデータから
Ｃ５〜３のデータを引いたデータをＤ５〜３とする。
地を２審数で表したときの６〜４ビット目のデータから
Ｃ５〜３のデータを引いたデータをＤ５〜３とする。
【００５５】ＣＰＵ１５からのアドレスデータを２審数
で表した６〜４ビット目のデータ、すなわち表示メモリ
１０のＸ方向の番地を示すデータをＥ６〜４とする。
で表した６〜４ビット目のデータ、すなわち表示メモリ
１０のＸ方向の番地を示すデータをＥ６〜４とする。
【００５６】初めに、第１比較判定部により、Ｅ６〜４
とＢ５〜３を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、す
なわち書き込み禁止領域と書き込み許可領域の境界を含
んでいない番地を示す事となり、８ビットデータの書き
換え許可となる。
とＢ５〜３を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、す
なわち書き込み禁止領域と書き込み許可領域の境界を含
んでいない番地を示す事となり、８ビットデータの書き
換え許可となる。
【００５７】第１比較判定部により、Ｅ６〜４とＢ５〜
３を比較し、両方とも同じであった場合は、第２比較判
定部によＥ６〜４とＤ５〜３を比較し、Ｅ６〜４＜Ｄ５
〜３の場合は、すなわち書き込み禁止領域と書き込み許
可領域の境界を含んでいる番地を示す事となり、Ａ２〜
０で指定されたビット分の上位ビットが書き込み禁止と
なる。
３を比較し、両方とも同じであった場合は、第２比較判
定部によＥ６〜４とＤ５〜３を比較し、Ｅ６〜４＜Ｄ５
〜３の場合は、すなわち書き込み禁止領域と書き込み許
可領域の境界を含んでいる番地を示す事となり、Ａ２〜
０で指定されたビット分の上位ビットが書き込み禁止と
なる。
【００５８】また、第２比較判定部によりＥ６〜４とＤ
５〜３を比較し、両方とも同じであった場合は、すなわ
ち書き込み禁止領域と書き込み許可領域の右端境界と左
端境界の両方を含んでいる番地を示す事となり、その右
端境界はＡ２〜０で、左端境界はＣ２〜０で指定され
る。
５〜３を比較し、両方とも同じであった場合は、すなわ
ち書き込み禁止領域と書き込み許可領域の右端境界と左
端境界の両方を含んでいる番地を示す事となり、その右
端境界はＡ２〜０で、左端境界はＣ２〜０で指定され
る。
【００５９】次に、第１比較判定部によりＥ６〜４とＢ
５〜３を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、第３比
較判定部によりＥ６〜４とＤ５〜３を比較し、Ｅ６〜４
＜Ｄ５〜３の場合は、すなわち書き込み禁止領域と書き
込み許可領域の境界を含んでいない番地を示す事とな
り、８ビットデータの書き換え禁止となる。
５〜３を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、第３比
較判定部によりＥ６〜４とＤ５〜３を比較し、Ｅ６〜４
＜Ｄ５〜３の場合は、すなわち書き込み禁止領域と書き
込み許可領域の境界を含んでいない番地を示す事とな
り、８ビットデータの書き換え禁止となる。
【００６０】また、第３比較判定部Ｅ６〜４とＤ５〜３
を比較し、両方とも同じであった場合は、すなわち書き
込み禁止領域と書き込み許可領域の境界を含んでいる番
地を示す事となり、Ｃ２〜０で指定されたビット分の上
位ビットが書き換え可能となる。
を比較し、両方とも同じであった場合は、すなわち書き
込み禁止領域と書き込み許可領域の境界を含んでいる番
地を示す事となり、Ｃ２〜０で指定されたビット分の上
位ビットが書き換え可能となる。
【００６１】第３比較判定部によりＥ６〜４とＤ５〜３
を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、すなわち書き
込み禁止領域と書き込み許可領域の境界を含んでいない
番地を示す事となり、８ビットデータの書き換え可能と
なる。
を比較し、Ｅ６〜４＜Ｂ５〜３の場合は、すなわち書き
込み禁止領域と書き込み許可領域の境界を含んでいない
番地を示す事となり、８ビットデータの書き換え可能と
なる。
【００６２】以上の動作でわかる様に、表示メモリ１０
における、書き込み禁止領域の両端が決定したことによ
り、全ビット書き込み許可領域となる番地、上位ｎビッ
トが書き込み許可領域で且つ下位８−ｎビットが書き込
み禁止領域となる番地、また、全ビット書き込み禁止領
域となる番地、上位ｍビットが書き込み禁止領域で且つ
下位８−ｍビットが書き込み許可領域となる番地の、４
つの状態が定義付けられる。
における、書き込み禁止領域の両端が決定したことによ
り、全ビット書き込み許可領域となる番地、上位ｎビッ
トが書き込み許可領域で且つ下位８−ｎビットが書き込
み禁止領域となる番地、また、全ビット書き込み禁止領
域となる番地、上位ｍビットが書き込み禁止領域で且つ
下位８−ｍビットが書き込み許可領域となる番地の、４
つの状態が定義付けられる。
【００６３】さらに、書き込み判定／指示信号生成部１
３は、ＣＰＵ１５から供給されたアドレスデータが、上
記４つのデータのマスク状態のどのアドレスに対応する
かを比較し、アドレスに対応したビット単位の書き込み
許可信号及び、書き込み禁止信号の生成を行う。
３は、ＣＰＵ１５から供給されたアドレスデータが、上
記４つのデータのマスク状態のどのアドレスに対応する
かを比較し、アドレスに対応したビット単位の書き込み
許可信号及び、書き込み禁止信号の生成を行う。
【００６４】書き込み制御部１４は、書き込み判定／指
示信号生成部１３にて生成されたビット単位の書き込み
許可信号及び、書き込み禁止信号により、ＣＰＵ１５か
らの書き込みデータの有効ビットのみを表示メモリ１０
に書き込む。
示信号生成部１３にて生成されたビット単位の書き込み
許可信号及び、書き込み禁止信号により、ＣＰＵ１５か
らの書き込みデータの有効ビットのみを表示メモリ１０
に書き込む。
【００６５】以下に、図３で示す表示データ格納例での
表示データの書き換えを実現するときの動作を説明す
る。
表示データの書き換えを実現するときの動作を説明す
る。
【００６６】表示メモリ１０の１６５番地に“０１０１
０００１Ｂ”のデータが格納されているものとする。
０００１Ｂ”のデータが格納されているものとする。
【００６７】まず、表示データ格納領域指定レジスタ１
１に使用ビット幅である“２６ビット”を設定し、マス
クビット幅指定レジスタ１２にマスクビット幅である
“１ビット”を設定する。
１に使用ビット幅である“２６ビット”を設定し、マス
クビット幅指定レジスタ１２にマスクビット幅である
“１ビット”を設定する。
【００６８】書き込み判定／指示信号生成部１３は、表
示データ格納領域指定レジスタ１１の設定データによ
り、１７Ｘ番地側からの使用ビット幅が決まり、すなわ
ち書き込み禁止領域の右端が表示メモリ１０の１７Ｘ番
地側から４バイト目である１４Ｘ番地のビット６の位置
であり、表示データ格納領域指定レジスタ１１の設定デ
ータ“２６”ビットとマスクビット幅指定レジスタ１２
の設定データ“１１”ビットの差により“１５ビット”
が算出され、これにより書き込み禁止領域の左端が表示
メモリ１０の１７Ｘ番地から２バイト目の１６Ｘ番地の
０ビット目の位置であることを決定する。
示データ格納領域指定レジスタ１１の設定データによ
り、１７Ｘ番地側からの使用ビット幅が決まり、すなわ
ち書き込み禁止領域の右端が表示メモリ１０の１７Ｘ番
地側から４バイト目である１４Ｘ番地のビット６の位置
であり、表示データ格納領域指定レジスタ１１の設定デ
ータ“２６”ビットとマスクビット幅指定レジスタ１２
の設定データ“１１”ビットの差により“１５ビット”
が算出され、これにより書き込み禁止領域の左端が表示
メモリ１０の１７Ｘ番地から２バイト目の１６Ｘ番地の
０ビット目の位置であることを決定する。
【００６９】つまり、書き込み禁止領域は、１６Ｘ番地
の０ビット目から１４Ｘ番地の６ビット目までの空間で
ある。
の０ビット目から１４Ｘ番地の６ビット目までの空間で
ある。
【００７０】これにより、１７Ｘ番地と１３Ｘ番地は全
ビット書き込み許可領域，１６Ｘ番地は７〜１ビット目
が書き込み許可領域で０ビット目が書き込み禁止領域、
１５Ｘ番地は全ビット書き込み禁止領域、１４Ｘ番地は
７，６ビット目までが書き込み禁止領域で５〜０ビット
目が書き込み許可領域となる。
ビット書き込み許可領域，１６Ｘ番地は７〜１ビット目
が書き込み許可領域で０ビット目が書き込み禁止領域、
１５Ｘ番地は全ビット書き込み禁止領域、１４Ｘ番地は
７，６ビット目までが書き込み禁止領域で５〜０ビット
目が書き込み許可領域となる。
【００７１】ＣＰＵ１５から、１６５番地への書き込み
データ“１１１０１０００Ｂ”が与えられたとき、１６
５番地は７〜１ビット目が書き込み許可領域で０ビット
目が書き込み禁止領域であるため、書き込み判定／指示
信号生成部１３により、１６５番地の７〜１ビット目の
書き込み許可信号と０ビット目の書き込み禁止信号が書
き込み制御部１４に与えられ、“１１１０１００ＸＢ”
（Ｘは書き込み禁止の意味）という７〜１ビット目が表
示メモリ１０に書き込まれる。０ビット目は、書き換え
前の“１Ｂ”が保持されているため、１６５番地の書き
換え後のデータは“１１１０１００１Ｂ”となる。
データ“１１１０１０００Ｂ”が与えられたとき、１６
５番地は７〜１ビット目が書き込み許可領域で０ビット
目が書き込み禁止領域であるため、書き込み判定／指示
信号生成部１３により、１６５番地の７〜１ビット目の
書き込み許可信号と０ビット目の書き込み禁止信号が書
き込み制御部１４に与えられ、“１１１０１００ＸＢ”
（Ｘは書き込み禁止の意味）という７〜１ビット目が表
示メモリ１０に書き込まれる。０ビット目は、書き換え
前の“１Ｂ”が保持されているため、１６５番地の書き
換え後のデータは“１１１０１００１Ｂ”となる。
【００７２】同様にＣＰＵ１５から、１７９番地への書
き込みデータ“１００１０１１１０Ｂ”が与えられたと
き、１７９番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部１３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１７９番地に“１００１０１１
０Ｂ”が書き込まれる。
き込みデータ“１００１０１１１０Ｂ”が与えられたと
き、１７９番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部１３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１７９番地に“１００１０１１
０Ｂ”が書き込まれる。
【００７３】また、ＣＰＵ１５から、１５３番地は全ビ
ット書き込み禁止領域であるため、書き込み指示信号生
成部１３により、７〜０ビットの書き込み禁止信号が書
き込み制御部１４に与えられ、書き込みは行われず、１
５３番地はデータを保持する。
ット書き込み禁止領域であるため、書き込み指示信号生
成部１３により、７〜０ビットの書き込み禁止信号が書
き込み制御部１４に与えられ、書き込みは行われず、１
５３番地はデータを保持する。
【００７４】尚、上記実施例１では、表示データ格納領
域レジスタ１１を有しているが、表示メモリ１０全体
が、表示データ格納領域の場合、このレジスタは不要で
あり、マスクビット幅指定レジスタ１２のみでもよい。
域レジスタ１１を有しているが、表示メモリ１０全体
が、表示データ格納領域の場合、このレジスタは不要で
あり、マスクビット幅指定レジスタ１２のみでもよい。
【００７５】次に、実施例２の動作について説明する。
【００７６】図２は、本発明の実施例２における情報記
憶装置のブロック図の一例である。
憶装置のブロック図の一例である。
【００７７】実施例２は、実施例１と表示データ格納領
域指定手段が異なり、図１で示す表示データ格納領域指
定レジスタが２つになり、それぞれＸ方向の格納領域を
示すＸ方向指定レジスタ２１ａとＹ方向の格納領域を示
すＹ方向指定レジスタ２１ｂで構成される。
域指定手段が異なり、図１で示す表示データ格納領域指
定レジスタが２つになり、それぞれＸ方向の格納領域を
示すＸ方向指定レジスタ２１ａとＹ方向の格納領域を示
すＹ方向指定レジスタ２１ｂで構成される。
【００７８】図４は、表示メモリ１０のアドレスマップ
及び、表示データ格納例を示したものであり、点線で囲
まれた部分が表示データ格納領域、斜線で示した部分
が、桁データを格納する領域で表示メモリ使用上データ
を書き換える必要のない、つまり書き込み禁止領域であ
る。
及び、表示データ格納例を示したものであり、点線で囲
まれた部分が表示データ格納領域、斜線で示した部分
が、桁データを格納する領域で表示メモリ使用上データ
を書き換える必要のない、つまり書き込み禁止領域であ
る。
【００７９】この表示メモリ１０は図４に示す様に、１
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセス可能で、５番地のデータを１単位のデータとし
表示可能な表示メモリである。
３０番地から１７Ｆ番地の領域を持ち、各番地８ビット
アクセス可能で、５番地のデータを１単位のデータとし
表示可能な表示メモリである。
【００８０】本実施例では、最大４０ビットの表示が可
能な表示メモリである。
能な表示メモリである。
【００８１】以下に、図４で示す表示データ格納例での
表示データの書き換えを実現するときの動作を説明す
る。
表示データの書き換えを実現するときの動作を説明す
る。
【００８２】まず、表示データ格納領域指定部のＸ方向
指定レジスタ２１ａにＸ方向の使用ビットである“２６
ビット”を設定すると、表示メモリ１０の表示データ格
納領域のＸ方向が１７Ｘ番地の７ビット目から１４Ｘ番
地の６ビット目までとなり、Ｙ方向指定レジスタ２１ｂ
にＹ方向の使用行数である“１２行”を設定すると、表
示メモリ１０の表示データ格納領域のＹ方向が１Ｘ０番
地から１ＸＢ番地までとなる。この２つのレジスタ２１
ａ，２１ｂのデータにより、表示データ格納領域が図４
の点線で囲まれた部分となる。
指定レジスタ２１ａにＸ方向の使用ビットである“２６
ビット”を設定すると、表示メモリ１０の表示データ格
納領域のＸ方向が１７Ｘ番地の７ビット目から１４Ｘ番
地の６ビット目までとなり、Ｙ方向指定レジスタ２１ｂ
にＹ方向の使用行数である“１２行”を設定すると、表
示メモリ１０の表示データ格納領域のＹ方向が１Ｘ０番
地から１ＸＢ番地までとなる。この２つのレジスタ２１
ａ，２１ｂのデータにより、表示データ格納領域が図４
の点線で囲まれた部分となる。
【００８３】次にマスクビット幅指定レジスタ１２にマ
スクビット幅である“１１ビット”を設定すると、表示
データ格納領域のうち、下位の方から１１ビット、つま
り、１４Ｘ番地の６ビット目から１６Ｘ番地の０ビット
目までがＸ方向のデータマスク領域となる。このとき、
表示データ格納領域としてＹ方向は１ＸＢ番地までであ
るため、図４の斜線の部分が本実施例の書き込み禁止領
域となる。
スクビット幅である“１１ビット”を設定すると、表示
データ格納領域のうち、下位の方から１１ビット、つま
り、１４Ｘ番地の６ビット目から１６Ｘ番地の０ビット
目までがＸ方向のデータマスク領域となる。このとき、
表示データ格納領域としてＹ方向は１ＸＢ番地までであ
るため、図４の斜線の部分が本実施例の書き込み禁止領
域となる。
【００８４】表示メモリ１０の１６５番地に“０１０１
０００１Ｂ”のデータが格納されているものとする。
０００１Ｂ”のデータが格納されているものとする。
【００８５】ＣＰＵ１５から、１６５番地への書き込み
データ“１１１０１０００Ｂ”が与えられたとき、１６
５番地は７〜１ビット目が書き込み許可領域で０ビット
目が書き込み禁止領域であるため、書き込み指示信号生
成部２３により、１６５番地の７〜１ビット目の書き込
み許可信号と０ビット目の書き込み禁止信号が書き込み
制御部１４に与えらえ、“１１１０１００ＸＢ”（Ｘは
書き込み禁止の意味）という７〜１ビット目が表示メモ
リ１０に書き込まれる。０ビット目は、書き換え前の
“１Ｂ”が保持されているため、１６５番地の書き換え
後のデータは“１１１０１００１Ｂ”となる。
データ“１１１０１０００Ｂ”が与えられたとき、１６
５番地は７〜１ビット目が書き込み許可領域で０ビット
目が書き込み禁止領域であるため、書き込み指示信号生
成部２３により、１６５番地の７〜１ビット目の書き込
み許可信号と０ビット目の書き込み禁止信号が書き込み
制御部１４に与えらえ、“１１１０１００ＸＢ”（Ｘは
書き込み禁止の意味）という７〜１ビット目が表示メモ
リ１０に書き込まれる。０ビット目は、書き換え前の
“１Ｂ”が保持されているため、１６５番地の書き換え
後のデータは“１１１０１００１Ｂ”となる。
【００８６】同様にＣＰＵ１５から、１６Ｃ番地への書
き込みデータ“０１００００１１Ｂ”が与えられたと
き、１６Ｃ番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１６Ｃ番地に“０１００００１
１Ｂ”が書き込まれる。
き込みデータ“０１００００１１Ｂ”が与えられたと
き、１６Ｃ番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１６Ｃ番地に“０１００００１
１Ｂ”が書き込まれる。
【００８７】同様にＣＰＵ１５から、１７９番地への書
き込みデータ“１００１０１１０Ｂ”が与えられたと
き、１７９番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１７９番地に“１００１０１１
０Ｂ”が書き込まれる。
き込みデータ“１００１０１１０Ｂ”が与えられたと
き、１７９番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１７９番地に“１００１０１１
０Ｂ”が書き込まれる。
【００８８】同様にＣＰＵ１５から、１５３番地への書
き込みデータ“０１０１１０１０Ｂ”が与えられたと
き、１５３番地は全ビット書き込み禁止領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み禁止信号が書き込み制御部に１４に与
えられ、書き込みは行われず、１５３番地はデータを保
持する。
き込みデータ“０１０１１０１０Ｂ”が与えられたと
き、１５３番地は全ビット書き込み禁止領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み禁止信号が書き込み制御部に１４に与
えられ、書き込みは行われず、１５３番地はデータを保
持する。
【００８９】同様にＣＰＵ１５から、１５Ｅ番地への書
き込みデータ“１１０１０１１１Ｂ”が与えられたと
き、１５Ｅ番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１５Ｅ番地に“１１０１０１１
１Ｂ”が書き込まれる。
き込みデータ“１１０１０１１１Ｂ”が与えられたと
き、１５Ｅ番地は全ビット書き込み許可領域であるた
め、書き込み判定／指示信号生成部２３により、７〜０
ビットの書き込み許可信号が書き込み制御部１４に与え
られ、表示メモリ１０の１５Ｅ番地に“１１０１０１１
１Ｂ”が書き込まれる。
【００９０】また、本実施例においては、表示メモリお
よび表示データを用いて、説明を行ったが、これに限定
されるものではなく、記憶装置のデータ書き込み／読み
出し制御においても有用な技術で有ることは言うまでも
ない。
よび表示データを用いて、説明を行ったが、これに限定
されるものではなく、記憶装置のデータ書き込み／読み
出し制御においても有用な技術で有ることは言うまでも
ない。
【００９１】
【発明の効果】例えば蛍光表示パネルを表示させるセグ
メントデータのように、常に書き換えを行うデータと、
桁データのように蛍光表示パネルにより決定する時分割
の駆動データを最初に設定後は、書き換えを行わないデ
ータが、同一アドレスのメモリ内に混在し、任意のビッ
ト単位での書き込みの制御が必要になる場合、図８に示
すような、従来の情報記憶装置において、表示メモリに
おけるアクセス単位のマスクデータを格納する有効ビッ
ト幅レジスタが、表示メモリのアクセス単位のビット幅
の数だけ必要であったが、図１に示す実施例１では、表
示格納領域指定レジスタ１１およびマスクビット幅指定
レジスタ１２に置き換えることによりレジウサの個数を
４０個から１２個と低減する事が出来る。
メントデータのように、常に書き換えを行うデータと、
桁データのように蛍光表示パネルにより決定する時分割
の駆動データを最初に設定後は、書き換えを行わないデ
ータが、同一アドレスのメモリ内に混在し、任意のビッ
ト単位での書き込みの制御が必要になる場合、図８に示
すような、従来の情報記憶装置において、表示メモリに
おけるアクセス単位のマスクデータを格納する有効ビッ
ト幅レジスタが、表示メモリのアクセス単位のビット幅
の数だけ必要であったが、図１に示す実施例１では、表
示格納領域指定レジスタ１１およびマスクビット幅指定
レジスタ１２に置き換えることによりレジウサの個数を
４０個から１２個と低減する事が出来る。
【００９２】さらに従来の情報記憶装置の可変ビット幅
論理演算部５７は、外部から供給される書き込みデータ
と、選択された有効ビット幅レジスタからのマスクデー
タと、ビットアクセス制御部５８に読み出された表示メ
モリ１０の書き換え対象アドレスの格納データの３つの
データ演算を行う為、可変ビット幅論理演算部の回路構
成も複雑となり、全体の素子数の増加をまねいていた
が、図５に示す様な動作をする書き込み判定／指示信号
生成部を構成することで、回路構成は簡単化され、よっ
て素子数の低減を図ることが出来る。
論理演算部５７は、外部から供給される書き込みデータ
と、選択された有効ビット幅レジスタからのマスクデー
タと、ビットアクセス制御部５８に読み出された表示メ
モリ１０の書き換え対象アドレスの格納データの３つの
データ演算を行う為、可変ビット幅論理演算部の回路構
成も複雑となり、全体の素子数の増加をまねいていた
が、図５に示す様な動作をする書き込み判定／指示信号
生成部を構成することで、回路構成は簡単化され、よっ
て素子数の低減を図ることが出来る。
【００９３】かつ、従来の情報記憶装置は可変ビット幅
論理演算部５７の演算結果をビットアクセス制御部５８
を介して、表示メモリ１０の書き換え対象アドレスに格
納していたため、データの書き換え処理に時間がかかっ
ていたが回路が簡単化され、データ処理が簡略化したこ
とで、データの書き換え時間も短縮することが出来る。
論理演算部５７の演算結果をビットアクセス制御部５８
を介して、表示メモリ１０の書き換え対象アドレスに格
納していたため、データの書き換え処理に時間がかかっ
ていたが回路が簡単化され、データ処理が簡略化したこ
とで、データの書き換え時間も短縮することが出来る。
【００９４】また、図７に示すソフトウェアでマスク制
御を行う従来の情報記憶装置のフローに比べ、図６に示
す本発明の実施例１及び２の記憶制御装置のフローは、
１ステップで実現出来るため、処理速度が速いのは言う
までもない。
御を行う従来の情報記憶装置のフローに比べ、図６に示
す本発明の実施例１及び２の記憶制御装置のフローは、
１ステップで実現出来るため、処理速度が速いのは言う
までもない。
【図１】本発明の実施例１の記憶制御装置のブロック図
である。
である。
【図２】本発明の実施例２の記憶制御装置のブロック図
である。
である。
【図３】本発明の実施例１及び、従来例の表示メモリマ
ップ図である。
ップ図である。
【図４】本発明の実施例２の表示メモリマップ図であ
る。
る。
【図５】書き込み判定／指示信号生成部の動作フローチ
ャートである。
ャートである。
【図６】本発明の実施例１及び２の記憶制御装置のフロ
ーチャートである。
ーチャートである。
【図７】ソフトウェアでマスク制御を行う従来の情報記
憶装置のフローチャートである。
憶装置のフローチャートである。
【図８】従来の任意のビットマスク制御が可能な情報記
憶装置のブロック図である。
憶装置のブロック図である。
【図９】従来の情報記憶装置の有効ビット幅指定レジス
タのマスクデータ設定例である。
タのマスクデータ設定例である。
１０ 表示メモリ １１ 表示データ格納領域指定レジスタ １２ マスクビット幅指定レジスタ １３，２３ 書き込み判定／指示信号生成部 １４ 書き込み制御部 １５ ＣＰＵ １６ 表示装置 １７，２７ マイクロコンピュータ １８ 記憶制御装置 ２１ 表示データ格納領域指定部 ２１ａ Ｘ方向指定レジスタ ２１ｂ Ｙ方向指定レジスタ ５１，５２，５３，５４ 有効ビット幅レジスタ ５５ ２次元アドレス生成部 ５６ 選択部 ５７ 可変ビット幅論理演算部 ５８ ビットアクセス制御部 ５９ 制御部
Claims (5)
- 【請求項１】 アレイ状に記憶素子が配置されたメモリ
と、該メモリを所定のビット幅単位でアクセスするメモ
リアクセス部とを有する記憶制御装置において、前記メ
モリの中で記憶内容の変更を要しない領域を指定する情
報を保持する手段と、前記メモリに対するアドレスと前
記情報を比較する手段と、前記比較手段による比較の結
果、前記アドレスによって指定されるビット幅内に前記
記憶内容の変更を要してない領域が含まれる場合、当該
領域に対応する記憶素子に対する書き込みを禁止する手
段とを有することを特徴とする記憶制御装置。 - 【請求項２】 前記記憶内容の変更を要しない領域を指
定する情報として、当該領域の終了アドレスと当該領域
の幅を示すデータとを用いることを特徴とする請求項１
記載の記憶制御装置。 - 【請求項３】 前記記憶内容の変更を要しない領域を指
定する情報として、前記メモリの行方向に関する第１の
情報と列方向に関する第２の情報とを用いることを特徴
とする請求項１記載の記憶制御装置。 - 【請求項４】 複数のビット境界により分割されたメモ
リと、隣接する境界によってはさまれたビット数を単位
として前記メモリをアクセスする手段と、前記メモリの
特定領域に対するデータの変更を禁止する手段とを有
し、前記禁止手段は前記特定領域の少なくとも一辺を規
定する第１の情報と、その幅を規定する第２の情報とに
基づいて禁止すべきアドレスを指定することを特徴とす
る記憶制御装置。 - 【請求項５】 複数のビット境界により分割されたメモ
リに対するデータの読み出しおよび書き込みを制御する
記憶制御方法において、書き込み禁止区域を指定する第
１のステップと、当該禁止区域内に前記ビット境界が存
在するか否かを判定する第２のステップと、前記判定の
結果、前記ビット境界が存在しない場合には前記メモリ
に対するデータの書き込みをすべて許可し、前記ビット
境界が存在する場合には、前記禁止領域に相当するビッ
ト幅を前記ビット境界に基づいて演算し当該禁止区域に
おけるデータの変更を禁止する第３のステップとを有す
ることを特徴とする記憶制御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253852A JP2729151B2 (ja) | 1994-10-19 | 1994-10-19 | 記憶制御装置 |
| DE69533499T DE69533499D1 (de) | 1994-10-19 | 1995-10-17 | Speichersteuerungssystem zum Verhindern von Überschreiben in einem betimmten Speicherbereich |
| EP95116374A EP0708429B1 (en) | 1994-10-19 | 1995-10-17 | Storage control system for prohibiting rewriting in a determined storage area |
| KR1019950036814A KR100225726B1 (ko) | 1994-10-19 | 1995-10-19 | 기억 제어 시스템 및 그 제어 방법(Storage control system) |
| CN95119937A CN1084895C (zh) | 1994-10-19 | 1995-10-19 | 存储控制系统 |
| US08/545,405 US5777632A (en) | 1994-10-19 | 1995-10-19 | Storage control system that prohibits writing in certain areas |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253852A JP2729151B2 (ja) | 1994-10-19 | 1994-10-19 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115256A true JPH08115256A (ja) | 1996-05-07 |
| JP2729151B2 JP2729151B2 (ja) | 1998-03-18 |
Family
ID=17257037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253852A Expired - Lifetime JP2729151B2 (ja) | 1994-10-19 | 1994-10-19 | 記憶制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5777632A (ja) |
| EP (1) | EP0708429B1 (ja) |
| JP (1) | JP2729151B2 (ja) |
| KR (1) | KR100225726B1 (ja) |
| CN (1) | CN1084895C (ja) |
| DE (1) | DE69533499D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2018018196A (ja) * | 2016-07-26 | 2018-02-01 | ファナック株式会社 | フィルタ回路、フィルタ回路を備えた通信回路及びフィルタ回路を備えた数値制御装置 |
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| JP2541539B2 (ja) * | 1987-02-13 | 1996-10-09 | 日本電気株式会社 | 図形処理装置 |
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1994
- 1994-10-19 JP JP6253852A patent/JP2729151B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-17 DE DE69533499T patent/DE69533499D1/de not_active Expired - Fee Related
- 1995-10-17 EP EP95116374A patent/EP0708429B1/en not_active Expired - Lifetime
- 1995-10-19 US US08/545,405 patent/US5777632A/en not_active Expired - Lifetime
- 1995-10-19 CN CN95119937A patent/CN1084895C/zh not_active Expired - Fee Related
- 1995-10-19 KR KR1019950036814A patent/KR100225726B1/ko not_active Expired - Fee Related
Patent Citations (2)
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|---|---|
| DE69533499D1 (de) | 2004-10-21 |
| EP0708429A1 (en) | 1996-04-24 |
| CN1084895C (zh) | 2002-05-15 |
| JP2729151B2 (ja) | 1998-03-18 |
| KR960015208A (ko) | 1996-05-22 |
| EP0708429B1 (en) | 2004-09-15 |
| KR100225726B1 (ko) | 1999-10-15 |
| CN1151048A (zh) | 1997-06-04 |
| US5777632A (en) | 1998-07-07 |
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