JPH0216665A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ転送装置にかかるものであり、特にコ
ンピュータシステムにおいてダイレクトメモリアクセス
（以下、単にｒＤＭＡＪという）を行なうのに好適なデ
ータ転送装置に関するものである。

［従来の技術］ 従来のＤＭＡを行なうデータ転送装置としては、内部に
アドレスカウンタレジスタおよびワードカウンタレジス
タを各々有するものがある。

すなわち、アドレスカウンタレジスタをインクリメント
ないしデクリメントしながら、連続したメモリ領域に対
するデータの書き込みないし読み出しが行なわれる。そ
して、この動作は、ワードカウンタレジスタを減算しな
がら、そのカウント値が「０」になるまで繰り返し実行
される。

第９図には、このような従来例が示されている。同図に
おいて、外部装置であるＣＰＵ　（図示せず）からのデ
ータ入力が行なわれるメモリアドレスレジスタ９０の出
力側は、バッファメモリ９２の入力側に接続されている
。このバッファメモリ９２の出力は、ダイレクトアクセ
スが行なわれるメモリが接続されているアドレスバス（
図示せず）に対して行なわれるようになっている。

次に、前記メモリアドレスレジスタ９０には、ワードカ
ウンタを含むコントロール部９４が接続されている。こ
のコントロール部９４には、アクセス応答信号ＭＡＣＫ
が入力されるようになっており、他方、メモリ読出命令
信号ＭＲＤ、メモリ書込応答信号ＭＷＴ、入出力手段Ｉ
１０に対する入力信号１０Ｒ及び出力信号ＴＯＷ、ｌび
にカウント信号ＣＮＴが各々出力されるようになってい
る。

次に、以上のような従来装置の動作について説明すると
、まず、ＣＰＵにより、転送したいメモリの格納領域の
スタートアドレスが、メモリアドレスレジスタ９０にロ
ードないし出力され、次に、コントロール部９４に対し
て起動指令が行なわれる。

最初に、メモリから入出力手段Ｉ１０に対してデータの
転送を行なう場合について説明する。この場合には、ま
ず、コントロール部９４により。

メモリアドレスレジスタ９０に格納されているアドレス
「０」がバッファメモリ９２を介してアドレスバス上に
出力され（第１Ｏ図（Ａ）参照）、続いてコントロール
部９４からメモリ読出命令信号ＭＲＤが出力される（同
図（Ｂ）参照）。

次に、メモリからのアクセス応答信号 ＭＡＣにがコントロール部９４に入力されると（同図（
Ｃ）参照）、データバスに対するメモリデータの出力確
認の後、コントロール部９４によりＩ１０出力信号がＯ
Ｎにされる（　剛７　（Ｄ）参照）、これによって、メ
モリから読み出されたデータが入出力手段Ｉ１０に転送
されることとなる（同図（Ｆ）参照）。

以上の動作の後、メモリアドレスレジスタ９０に対して
コントロール部９４からカウント信号ＣＮＴが出力され
（同図（Ｅ）参照）、その立ち上りのタイミングでメモ
リアドレスレジスタ９０に格納されているアドレスデー
タに「＋ｌ」のカウントアツプが行なわれる。これによ
って、メモリアドレスレジスタ９０にメモリの次のデー
タ読出アドレスがセットされることとなる。

以上の動作が繰り返し行なわれ、メモリの連続した領域
のデータが順に読み出されて入出力手段Ｉ１０に転送さ
れることとなる。

次に、入出力手段Ｉ１０からメモリにデータの転送を行
なう場合には、まず、コントロール部９４からＩ１０入
力信号１０Ｒが出力され、次にメモリのデータ格納アド
レスがメモリアドレスレジスタ９０からバッファメモリ
９２を介してアドレスバスに出力される。

そして、コントロール部９４からメモリ書込命令信号Ｍ
ＷＴが出力されると、データの転送が行なわれて、メモ
リに格納されることとなる。この時も、メモリアドレス
レジスタ９０のアドレスデータに対して順にカウントが
行なわれ、メモリの連続した領域にデータが順に格納さ
れることとなる。

［発明が解決しようとする課題］ しかしながら１以上のような従来のデータ転送装置では
、連続したメモリ領域に対するデータの転送、すなわち
データの書き込み、読み出しは行なわれるものの、不連
続なメモリ償城に対するデータの転送を行なうことがで
きないという不都合がある。

本発明は、かかる点に鑑みてなされたもので、所望のメ
モリ領域に対してランダムにアクセスすることができる
データ転送装置を提供することをその口約とするもので
ある。

［課題を解決するための手段］ 本発明にかかるデータ転送装置の一つは：外部から指示
されるアドレスがセットされるアドレスカウンタ手段と
；この手段にセットされたアドレスに基づいて前記メモ
リ手段にアクセスし、該当するデータを読み出す第１制
御手段と；これによって読み出されたデータを格納する
データ格納手段と：このデータをアドレスとして、前記
メモリ手段に対するＤＭＡによるデータ転送を行なうと
ともに、前記アドレスカウンタ手段におけるカウント動
作を行なう第２制御手段とを備えたことを特徴とするも
のである。

他の発明は；外部から指示されるアドレスがセットされ
るアドレスカウンタ手段と：外部から指示されるベース
データを格納する第１データ格納手段と：前記アドレス
カウンタ手段にセットされたアドレスに基づいて前記メ
モリ手段にアクセスし、該当するデータを読み出す第１
Ｍ御手段と；これによって読み出されたデータを格納す
る第２データ格納手段と；第１ｊ５よび第２データ格納
手段に各々格納されたデータを利用して所望の演算を行
なうことにより、アクセス用のデータを生成する演算手
段と；このデータをアドレスとして、前記メモリ手段に
対するＤＭＡによるデータ転送を行なうとともに、前記
アドレスカウンタ手段におけるカウント動作を行なう第
２ｉ＃’１手段とを備えたことを特徴とするものである
。

［作用］ 本発明によれば、メモリ手段に対するＤＭＡのアドレス
は、外部から指示されたものではない。

ＤＭＡ用のアドレスは、前記指示アドレスに基づいて決
定され、間接アドレッシングが行なわれる。

本発明の一つによれば、外部指示アドレスに基づくメモ
リアクセスによって得られたデータが、ＤＭＡ用のアド
レスとして使用される。

他の発明によれば、外部指示アドレスに基づくメモリア
クセスによって得られたデータと、あらかじめ外部から
墜えられたベースデータとを利用して、所望の演算が行
なわれ、この結果がＤＭＡ用のアドレスとして使用され
る。

［実施例］ 以下、本発明の実施例について、添付図面を参照しなが
ら説明する。

１よ！羞ｌ 最初に、第１図ないし１４４図を参照しながら、本発明
の第１実施例について説明する。

第１図には、！１！１実施例の構成が示されている。同
図において、メモリアドレスレジスタ１０は、プリセッ
ト可能なカウンタである。このメモリアドレスレジスタ
ｌＯには、ＤＭＡ転送のコントローラ１２が接続されて
おり、かかるコントローラ１２は、他にデータレジスタ
１４．マルチプレクサ１６に各々接続されている。

これらのうち、データレジスタ１４は、メモリ（図示せ
ず）から入力されたデータを一時的に格納しておくため
のラッチ回路であり、マルチプレクサ１６は、前記メモ
リアドレスレジスタ１０およびデータレジスタ１４の各
出力のうちいずれか一方を選択して出力するものである
。

また、コントローラ１２は、各部に対する必要な制御な
いしタイミング信号の入出力を行なうものである。入力
信号としては、メモリからのアクセス応答信号ＭＡＣに
があり、出力信号としては、カウント信号ＣＮＴ、選択
信号５ＬＣＴ。

データラッチ信号ＤＳＴＢ、メモリ読出命令信号ＭＲＤ
、メモリ書込命令信号ＭＷＴ、Ｉ１０入力信号１０Ｒ，
Ｉ１０出力信号１０Ｗがある。

次に、上記実施例の全体的動作について、第２図のタイ
ムチャートを参照しながら説明する。

最初に、メモリアドレスレジスタｌＯのアドレスデータ
に基づく間接アドレッシングの動作について、第２図の
左側を参照しながら説明する。まず、メモリアドレスレ
ジスタｌＯに対して、図示しない外部装置であるＣＰＵ
から転送先のアドレステーブルのスタートアドレスＡＤ
Ｏがプリセットされる。

次に、コントローラ１２に対してＤＭＡ転送が指令され
ると、選択信号５ＬＣＴが論理値のｒｌＪとなり（第２
図（Ａ）参照）、マルチプレクサ１６では、メモリアド
レスレジスタｌＯの出力ＡＤＯが選択されて、データバ
スに出力される（同図（［）参照）。

そして、コントローラ１２からメモリ読出命令信号ＭＲ
Ｄが出力されると′（同図（Ｂ）参照）、まず、メモリ
のアドレスＡＤＯ番地の内容ＭＤＯが読み出される（同
図（Ｊ）参照）、他方、メモリからは、アクセス応答信
号ＭＡＣＫがコントローラ１２に入力される（同図（Ｆ
）参照）。

次に、メモリから読み出された内容ＭＤＯは、データレ
ジスタ１４にラッチされる。すなわち。

コントローラ１２では、メモリから人力されたアクセス
応答信号ＭＡＣＫに基づいてデータラッチ信号ＤＳＴＢ
が生成され、これがデータレジスタ１４に入力されると
（同図（１１）参照）、これをクロックないしタイミン
グ信号としてデータＭＤＯのラッチが行なわれることと
なる。

他方、上述したアクセス応答信号ＭＡＣＫの入力の後、
コントローラ１２では、カウント信号ＣＮＴが生成され
、これがメモリアドレスレジスタｌＯに入力される（同
図（Ｇ）参照）、メモリアドレスレジスタ１０では、前
記カウント信号ＣＮＴの立ち上りのタイミングで格納さ
れているアドレスデータに「＋ｌ」のカウントアツプが
行なわれ（同図（り参ｉ’！Ｉ１１．）、これによって
次のテーブルアドレスへの更新が行なわれる。

この時、同時に選択信号５ＬＣＴが論理値の「０」に反
転され（同図（＾）参照）、データレジスタ１４の内容
であるデータＭＤＯが、マルチプレクサ１６からアドレ
スバスにアドレスデータとして出力されることとなる（
同図（１）参照）。

以上のように、メモリアドレスレジスタｌＯのアドレス
ＡＤＯに基づいてメモリから他のアドレスＭＤＯが読み
出され、これに基づいて以下の動作が行なわれることと
なる。

次に、メモリのデータを入出力手段Ｉ１０に転送する場
合について説明する。この場合には、上述したアドレス
ＭＤＯのアドレスバスへの出力に対応して、メモリ読出
命令信号ＭＲＤが再び出力されて論理値の「１」となり
（同図（Ｂ）参照）、更に続いてＩ１０出力信号１０Ｗ
が論理値のｒｌＪとなると（同図（Ｅ）参照）、メモリ
のアドレスＭＤＯに格納されているデータＭＤＤＯが入
出力手段Ｉ１０に出力されることとなる（同図（Ｊ）参
照）。

次に、第２図の右側を参照しながら、入出力手段Ｉ１０
からメモリへデータを転送する場合につ１て説明する。

まず、上述した間接アドレッシングにより、メモリのア
ドレスＡＤＩＯに格納されている対応アドレスＭＤＩＯ
が読み出され、これがアドレスバスに出力される（同ｒ
Ｍ（＾）　、　（Ｂ）　、　（Ｆ）〜（Ｊ）参照）、他
方、コントローラ１２により、■１０人力信号１０Ｒが
論理値の「１」として出力され（同図（０）参照）、こ
れに基づいて入出力手段Ｉ１０からデータＭＤＤ　１０
の入力が行なわれてデータバス上に出力される（同図（
Ｊ）参照）、このデータＭＤＤ　１０は、コントローラ
１２によるメモリ書込命令信号ＭＷＴの出力に基づいて
（同図（Ｃ）参照）、メモリのアドレスＭＤＩＯ番地に
書込まれることとなる。

以」−のように、メモリアドレスレジスタｌＯでは、コ
ントローラ１２から入力されるカウント信号ＣＮＴ（同
図（Ｇ）参照）に基づいて「＋１」の連続したカウント
動作が行なわれる。しかし、メモリに対するアドレッシ
ングは、メモリアドレスレジスタの内容に基づいて直接
的には行なわれず、対応するアドレスに基づいて間接的
に行なわれる。

このようなアドレス対応の一例について、第３図および
第４図を参照しながら説明する１、上述したＤＭＡの対
象となるメモリが、グラフィックスメモリであって横１
０：ＪＩ、縦６語の第３図に示すような構成となってお
り、これとメモリアドレスレジスタｌＯにセットされる
アドレスとの対応テーブルが第４図に示すようになって
いるものとする。

この場合において、まずメモリアドレスレジスタｌＯの
内容、すなわち間接アドレスは。

ＡＤＯ，ＡＤｌ、ＡＤＺ、ＡＤ３−−−−−−−−−の
ような順番となるが、実際にアクセスされる直接アドレ
スの方は、ｒ６１Ｊ、ｒ５１Ｊ、ｒ４１Ｊ。

ｒ　４２　Ｊ　−−−−−−−−−のような順番となる
（第４図参照）。

これを第３図上でみると、矢印ＦＡで示すように、アル
ファベットのｒＡＪで示すような複雑なメモリ領域とな
る。

以上のように、この第１実施例によれば１間接アドレッ
シングにより、メモリ内の任意のアドレスを全くランダ
ムにアクセスすることができる。

従つて、例えば、グラフィックス表示などの応用による
種々の図形データの転送を行なうことが可１七となる。

第」Ｌ実ｊＬ例 次に、本発明の第２実施例について１Ｍ４５図ないし第
８図を参照しながら説明する。なお、上述した第１実施
例と同様の構成部分については、同一の符号を用いるこ
ととする。

上述した第１実施例は、第４図に示したようなアドレス
テーブルを何度も使用する場合、すなわち同じアドレス
に異なったデータを転送するような場合には効果的であ
る。

しかし、異なったアドレスに対してデータの転送を行な
うときには、異なるアドレステーブルを作成しなければ
ならず、ホストコンピュータの負担が増大するという好
ましくない点がある。

そこで、この第２実施例では、グラフィックスの処理が
行なわれる場合には１文字フォント等の一定のパターン
が使用されることに着目して、第１実施例に改善を加え
たもので、任意のメモリ領域に対してインデックス修飾
間接アドレッシングを行なうことによりＤＭＡ転送を行
なうようにしたものである。

ｆず、第５図を参照しながら、第２実施例の構成につい
て説明する。同国において、メモリアドレスレジスタｌ
Ｏには、ＣＰＵからインデックステーブルのスタートア
ドレスがロードＡ信号によりプリセットされるようにな
っている。

また、ベースアドレスレジスタ２０には、ＣＰＵからＤ
ＭＡ転送先のメモリ領域のベースアドレスがロードＢ信
号によりプリセットされるようになっている。

そして、このベースアドレスレジスタ２０の出力は、加
算回路２２においてデータレジスタ１４の出力と加算さ
れ、これがメモリアドレスレジスタｌＯの出力とともに
マルチプレクサ１６に入力されるようになっている。

すなわち、上述した第１実施例では、データレジスタ１
４のデータとメモリアドレスレジスタ１０のデータのい
ずれかがマルチプレクサによって選択されるようになっ
ているが、この第２実施例では、データレジスタ１４の
データの代りに。

これとベースアドレスレジスタ２０のデータとを加算し
たデータが選択されるようになっている。

次に、上述した実施例の全体的動作について説明する。

なお、第２図の（Ａ）〜（Ｈ）に示す信号のタイムチャ
ートは、この第２実施例でも同様てあり、同図の（１）
　、　（Ｊ）に示すもののみが第６図に示すようになる
。

まず、ベースアドレスレジスタ２０にプリセットされた
ベースアドレスが「０」の場合には、加算回路２２の出
力とデータレジスタ１４の出力とが同一となり、結果的
に上述した第１実施例と同様の動作が行なわれることと
なる。すなわち、第６図（＾）において、ＢＡ−０とな
る。

次に、ＢＡ≠０の場合には、これと間接アドレッシング
によってメモリから読み出されたアドレスＭ　Ｄ　Ｏ、
Ｍ　Ｄ　１　、−−−−−−−−−とが加算回路２２に
おいて加算され、これに基づいてメモリに対するアクセ
スが行なわれることとなる（第６図参照）。

次に１以上の場合の動作の具体例を、第７図および第８
図を参照しながら説明する。ここで、上述したＤＭＡの
対象となるメモリは、グラフィックスメモリであって第
７図に示すような０〜１５９番地のアドレスを有する二
次元配列構成となっているものとする。また、メモリア
ドレスレジスタｌＯにセットされるメモリアドレスとデ
ータレジスタにラッチされるアドレスとの対応、すなわ
ちインデ・ンクステーブルは、第８１Ｍ　（Ａ）及び（
Ｂ）のようになっているものとする。

最初に、ベースアドレスレジスタ２０にプリセットされ
るベースアドレスＢＡが「ｌ」（第７図（イ）参照）で
あるとすると、これがデータレジスタ１４の出力データ
に加算されるので、加算回路２２の出力は、ＨＳ図（Ｃ
）に示すようになる。

例えば、メモリアドレスレジスタ１０にアドレスＡＤＯ
がプリセットされたとすると（第６図（＾）、第８図（
Ａ）参照）、これに基づいてデータＭＤＯ＝６０がメモ
リから読み出されてデータレジスタ１４にラッチされる
（第６図（Ｂ）、第８図ＣＢ）参照）０次に、このデー
タＭＤＯ＝６０とベースアドレスｒｌＪとが加算回路２
２において加算され、加算値「６１」がマルチプレクサ
１６を介してアドレスバスに出力されることなる（第６
図（Ａ）、第８図（Ｃ）参照）。

アドレスＡＤＩ、ＡＤ２．ＡＤ３．−−−−−・・・・
についても、順次同様の操作が行なわれると（第８図（
Ａ）〜（Ｃ）参ｌ＠）、アクセスされるメモリ領域は、
第７図に矢印ＦＢで示すアルファベットのｒＡＪように
なる。

次に、ベースアドレスレジスタ２０にプリセットされる
ベースアドレスＢＡがｒ９３Ｊ　（第７図（ＩＩ）参照
）であるとすると、これがデータレジスタ１４の出力デ
ータに加算されるので、加算回路２２の出力は、第８図
（Ｄ）に示すようになる。

従って、アクセスされるメモリ領域は、第７図に矢印Ｆ
Ｃて示すようになる。

以上のように、この第２実施例によれば、メモリ内に設
定された間接アドレッシング用のインデックステーブル
をベースアドレスに対するオフセットとして転送アドレ
スの計算を行ない、これに基づいてＤＭＡ転送を行なう
ことしたので、複雑な不連続メモリ領域であっても同じ
パターンであればベースアドレスの変更のみでアクセス
が可能となる。

このため、転送メモリ領域が同じパターンであるかぎり
、アドレステーブルを作成する必要がなく、ホスト側の
負担が軽減されることとなる。

１立ヱ遣ｌ なお１本発明は、何ら上記実施例に限定されるものでは
なく、種々設計変更可能である。

例えば、上記実施例におけるコントロール部に従来と同
様の機能を併存させることにより、従来のメモリアドレ
スレジスタの内容に基づく直接アクセスを行なうことも
可能であり、これによる直接アドレッシングモードと本
発明の間接アドレッシングモートのいずれかを選択でき
るようにしてもよい。

また、第２実施例においては、ベースアドレスの加算を
行なったが、転送メモリ領域のアドレスパターンの対応
関係如何によっては、他の演算を行なうようにしてもよ
い。

本発明は、Ｌ述したように、グラフィックス処理や３２
ビツトコンピユータ等における高速データ転送などに好
適である。

［発明の効果］ 以上説明したように、本発明によれば、所望の不連続な
メモリ領域に対して任意にアクセスしてデータ転送を行
なうことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路ブロック図、第
２図は第１実施例の動作を示すタイムチャート、第３図
および第４図は第１実施例の作用を示す説明図、第５図
は第２実施例の構成を示す回路ブロック図、第６図は第
２実施例の動作を示すタイムチャート、第７図および第
８図は第２実施例の作用を示す説明図、第９図は従来例
の構成を示す回路ブロック図、第１０図は従来例の動作
を示すタイムチャートである。 １０−・・メモリアドレスレジスタ、１２−・・コント
ローラ、１４−・・データレジスタ、１６−・・マルチ
プレクサ、２０−・・ベースアドレスレジスタ、２２−
・・加算回路。 特許出願人　　日本ビクター株式会社 代表者　　垣　本　邦　夫 第 図 第 図 （Ａ） （Ｂ） （Ｃ） ＣＤ） 第 図 第 図 ＣＦ）データ データ０

Claims (2)

【特許請求の範囲】
1. （１）メモリ手段に直接アクセスを行なって、データの
   転送を行なうデータ転送装置において、外部から指示さ
   れるアドレスがセットされるアドレスカウンタ手段と、 この手段にセットされたアドレスに基づいて前記メモリ
   手段にアクセスし、該当するデータを読み出す第１制御
   手段と、 これによって読み出されたデータを格納するデータ格納
   手段と、 このデータをアドレスとして、前記メモリ手段に対する
   ＤＭＡによるデータ転送を行なうとともに、前記アドレ
   スカウンタ手段におけるカウント動作を行なう第２制御
   手段とを備えたことを特徴とするデータ転送装置。
2. （２）メモリ手段に直接アクセスを行なって、データの
   転送を行なうデータ転送装置において、外部から指示さ
   れるアドレスがセットされるアドレスカウンタ手段と、 外部から指示されるベースデータを格納する第１データ
   格納手段と、 前記アドレスカウンタ手段にセットされたアドレスに基
   づいて前記メモリ手段にアクセスし、該当するデータを
   読み出す第１制御手段と、 これによって読み出されたデータを格納する第２データ
   格納手段と、 第１および第２データ格納手段に各々格納されたデータ
   を利用して所望の演算を行なうことにより、アクセス用
   のデータを生成する演算手段と、 このデータをアドレスとして、前記メモリ手段に対する
   ＤＭＡによるデータ転送を行なうとともに、前記アドレ
   スカウンタ手段におけるカウント動作を行なう第２制御
   手段とを備えたことを特徴とするデータ転送装置。