JPH0812358B2 - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
- Publication number
- JPH0812358B2 JPH0812358B2 JP17109688A JP17109688A JPH0812358B2 JP H0812358 B2 JPH0812358 B2 JP H0812358B2 JP 17109688 A JP17109688 A JP 17109688A JP 17109688 A JP17109688 A JP 17109688A JP H0812358 B2 JPH0812358 B2 JP H0812358B2
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- Japan
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- thin film
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- gate
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は薄膜トランジスタアレイに関するもので、
特に、歩留りの良い薄膜トランジスタアレイに関するも
のである。
特に、歩留りの良い薄膜トランジスタアレイに関するも
のである。
［従来の技術］ 液晶表示装置としてアクティブマトリックス駆動方式
が採用されている。この駆動方式は、液晶デバイスの各
画素にスイッチ要素と、必要に応じて信号蓄積要素とを
設け、それらを一体化した構成で液晶を駆動するもので
ある。
が採用されている。この駆動方式は、液晶デバイスの各
画素にスイッチ要素と、必要に応じて信号蓄積要素とを
設け、それらを一体化した構成で液晶を駆動するもので
ある。
第３図は、薄膜トランジスタ（以下TFTと略す。）を
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス101に接続された走査回路102と、ソースバス103に
接続され、信号を供給するためのホールド回路104と、
ゲートバスとソースバスとで構成されたマトリックスの
各交点に設けられたスイッチ素子となるTFT105と、信号
を保持するための信号蓄積キャパシタ106と、液晶表示
素子107とを含む。アクティブマトリックス液晶表示装
置は、全順次方式でゲートバス101の走査電極を順に走
査し、１つのゲートバス101上のすべてのTFT105を一時
導通状態にし、ホールド回路104からソースバス103を介
して、各信号蓄積キャパシタ106に信号を供給する。供
給された信号は次のフレームの走査時まで液晶を励起で
きる。
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス101に接続された走査回路102と、ソースバス103に
接続され、信号を供給するためのホールド回路104と、
ゲートバスとソースバスとで構成されたマトリックスの
各交点に設けられたスイッチ素子となるTFT105と、信号
を保持するための信号蓄積キャパシタ106と、液晶表示
素子107とを含む。アクティブマトリックス液晶表示装
置は、全順次方式でゲートバス101の走査電極を順に走
査し、１つのゲートバス101上のすべてのTFT105を一時
導通状態にし、ホールド回路104からソースバス103を介
して、各信号蓄積キャパシタ106に信号を供給する。供
給された信号は次のフレームの走査時まで液晶を励起で
きる。
第４図は従来のアクティブマトリックス液晶表示装置
の概略断面図である。第４図を参照して、従来のアクテ
ィブマトリックス液晶表示装置は、外側に偏光板22、38
を有するガラス基板１、36と、ガラス基板１、36の内側
に形成された絵素電極10、32と、その上に形成された液
晶の分子軸を揃えるための液晶配向膜24,24′と、２枚
のガラス基板１、36、およびフレーム30によって囲まれ
た空間内に封入された液晶26とを含む。バックライト39
の所有される側の絵素電極10は、スイッチング素子とし
てのTFTが接続される。
の概略断面図である。第４図を参照して、従来のアクテ
ィブマトリックス液晶表示装置は、外側に偏光板22、38
を有するガラス基板１、36と、ガラス基板１、36の内側
に形成された絵素電極10、32と、その上に形成された液
晶の分子軸を揃えるための液晶配向膜24,24′と、２枚
のガラス基板１、36、およびフレーム30によって囲まれ
た空間内に封入された液晶26とを含む。バックライト39
の所有される側の絵素電極10は、スイッチング素子とし
てのTFTが接続される。
第５図は第３図に対応する図であり、従来のTFTを用
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が入力され、
薄膜トランジスタ11が駆動され、ソース配線７より画像
信号が入力されることにより、各絵素電極10を通して液
晶が動作される。クロス部９でソース配線７とゲート配
線２とが交差している。
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が入力され、
薄膜トランジスタ11が駆動され、ソース配線７より画像
信号が入力されることにより、各絵素電極10を通して液
晶が動作される。クロス部９でソース配線７とゲート配
線２とが交差している。
第6A図は従来のクロス部９の近辺を示す平面図であ
り、第6B図は第6A図のVI B−VI Bで示す部分の断面図で
ある。第6B図を参照して、従来のクロス部９は、ゲート
配線２と、その上にゲート絶縁膜３を介して形成された
半導体であるアモルファスシリコン膜（以下ａ−Si膜と
略す）４と、その上に形成された保護絶縁膜５と、ａ−
Si膜４、および保護絶縁膜５上に形成されたリンがドー
プされたn+−アモルファスシリコン膜（以下ｎ−ａ−Si
膜と略す）６と、ｎ−ａ−Si膜６の上に形成されたソー
ス配線７と、ソース配線７の上に形成された例えばITO
のような透明導電膜によるクロス部ソース配線８とを含
む。
り、第6B図は第6A図のVI B−VI Bで示す部分の断面図で
ある。第6B図を参照して、従来のクロス部９は、ゲート
配線２と、その上にゲート絶縁膜３を介して形成された
半導体であるアモルファスシリコン膜（以下ａ−Si膜と
略す）４と、その上に形成された保護絶縁膜５と、ａ−
Si膜４、および保護絶縁膜５上に形成されたリンがドー
プされたn+−アモルファスシリコン膜（以下ｎ−ａ−Si
膜と略す）６と、ｎ−ａ−Si膜６の上に形成されたソー
ス配線７と、ソース配線７の上に形成された例えばITO
のような透明導電膜によるクロス部ソース配線８とを含
む。
次に従来のクロス部の概略の製造方法について説明す
る。第6B図を参照して、ガラス基板等の絶縁性基板１上
に1000ないし4000Å厚のゲート電極２を形成し、プラズ
マCVDにより1000〜3000Å厚のゲート絶縁膜３、100〜20
0Å厚のａ−Si膜４、1000〜4000Å厚の保護絶縁膜５を
連続的に堆積する。次に、保護絶縁膜５をエッチングに
よりパターニングする。その後、100〜1000Å厚のリン
がドープされたｎ−ａ−Si膜６を堆積し、ａ−Si膜４
と、ｎ−ａ−Si膜６（この両者を併せて以下n/i層と略
す。）とを同時にパターニングする。次に、ソース配線
金属としてTiを堆積しパターニングしてソース配線７を
形成する。さらに透明導電膜のITOを堆積し、パターニ
ングしてクロス部ソース配線８を形成する。
る。第6B図を参照して、ガラス基板等の絶縁性基板１上
に1000ないし4000Å厚のゲート電極２を形成し、プラズ
マCVDにより1000〜3000Å厚のゲート絶縁膜３、100〜20
0Å厚のａ−Si膜４、1000〜4000Å厚の保護絶縁膜５を
連続的に堆積する。次に、保護絶縁膜５をエッチングに
よりパターニングする。その後、100〜1000Å厚のリン
がドープされたｎ−ａ−Si膜６を堆積し、ａ−Si膜４
と、ｎ−ａ−Si膜６（この両者を併せて以下n/i層と略
す。）とを同時にパターニングする。次に、ソース配線
金属としてTiを堆積しパターニングしてソース配線７を
形成する。さらに透明導電膜のITOを堆積し、パターニ
ングしてクロス部ソース配線８を形成する。
［発明が解決しようとする課題］ 従来のゲート、ソース配線は、液晶パネルの透過率を
上げるためにはできるだけ細くする必要があり、一方、
信号電極としての抵抗をある程度以下に保つためには一
定の太さが必要となる。そこで従来のゲート、ソース配
線は、一定の範囲内で、できるだけ細くされる必要があ
る。さらに、それぞれの配線およびに薄膜層を同一面内
で形成するには、必然的に各層と交わるところで段差が
生じることになる。上記の制約により、ソース配線は特
にゲート配線と交差するところ、すなわちクロス部９で
断線を生じやすい。この断線の原因の１つに、ソース配
線膜が特に下層のｎ−ａ−Si層（以下ｎ層と略す。）と
の境界から、もしくはｎ層ごと下層の保護絶縁膜から剥
がれることによるものがある。このような断線は、数10
0本のソース配線のうち１本でも生じれば、表示パネル
として大きく品質を落とし、実用に耐えないものとな
る。
上げるためにはできるだけ細くする必要があり、一方、
信号電極としての抵抗をある程度以下に保つためには一
定の太さが必要となる。そこで従来のゲート、ソース配
線は、一定の範囲内で、できるだけ細くされる必要があ
る。さらに、それぞれの配線およびに薄膜層を同一面内
で形成するには、必然的に各層と交わるところで段差が
生じることになる。上記の制約により、ソース配線は特
にゲート配線と交差するところ、すなわちクロス部９で
断線を生じやすい。この断線の原因の１つに、ソース配
線膜が特に下層のｎ−ａ−Si層（以下ｎ層と略す。）と
の境界から、もしくはｎ層ごと下層の保護絶縁膜から剥
がれることによるものがある。このような断線は、数10
0本のソース配線のうち１本でも生じれば、表示パネル
として大きく品質を落とし、実用に耐えないものとな
る。
この発明は、このような原因によるソース配線のクロ
ス部における断線を減少させ、液晶パネルの製造歩留り
を上げることを目的とする。
ス部における断線を減少させ、液晶パネルの製造歩留り
を上げることを目的とする。
［課題を解決するための手段］ 薄膜トランジスタアレイは、液晶表示装置を構成する
透光性基板上に互いに交差する方向に配列されたゲート
配線群とソース配線群およびゲート配線群とソース配線
群の各々にそれぞれゲート電極とソース電極が連結され
たスイッチング用トランジスタ素子とを含む。トランジ
スタ素子のドレイン電極の各々には、絵素電極群が接続
される。この薄膜トランジスタアレイにおいて、ゲート
配線群とソース配線群の交差する重畳領域には、トラン
ジスタ素子を構成する薄膜と同材質の薄膜積層体が絶縁
機能を有する離間層として双方の間に設けられる。重畳
領域付近の上方には、透明導電膜が被覆され、透明導電
膜は離間層の一部と密着される拡張幅部を有する。
透光性基板上に互いに交差する方向に配列されたゲート
配線群とソース配線群およびゲート配線群とソース配線
群の各々にそれぞれゲート電極とソース電極が連結され
たスイッチング用トランジスタ素子とを含む。トランジ
スタ素子のドレイン電極の各々には、絵素電極群が接続
される。この薄膜トランジスタアレイにおいて、ゲート
配線群とソース配線群の交差する重畳領域には、トラン
ジスタ素子を構成する薄膜と同材質の薄膜積層体が絶縁
機能を有する離間層として双方の間に設けられる。重畳
領域付近の上方には、透明導電膜が被覆され、透明導電
膜は離間層の一部と密着される拡張幅部を有する。
［発明の目的］ ゲート配線群とソース配線群の交差領域において透明
導電膜の一部は薄膜層の下に設けられる離間層と密着さ
れる縁部が横へ張り出した部分を有する。したがって、
離間層を覆う部分と配線を覆う部分とからなる並列に配
置された２つの領域が形成される。この離間層を覆う部
分の密着力で透明導電膜が交差領域における配線を押さ
え付ける作用をする。
導電膜の一部は薄膜層の下に設けられる離間層と密着さ
れる縁部が横へ張り出した部分を有する。したがって、
離間層を覆う部分と配線を覆う部分とからなる並列に配
置された２つの領域が形成される。この離間層を覆う部
分の密着力で透明導電膜が交差領域における配線を押さ
え付ける作用をする。
［発明の実施例］ この発明の実施例を第１図および第2A図ならびに第2B
図を用いて説明する。第１図はこの発明の一実施例によ
るクロス部の平面図である。第2A図は、第１図のII A−
II Aで示す部分の断面図であり、第2B図は第１図のII B
−II Bで示す部分の断面図である。
図を用いて説明する。第１図はこの発明の一実施例によ
るクロス部の平面図である。第2A図は、第１図のII A−
II Aで示す部分の断面図であり、第2B図は第１図のII B
−II Bで示す部分の断面図である。
まず、ガラス基板等の絶縁性基板１上に、1000〜4000
Å厚のゲート電極２を形成し、プラズマCVDにより1000
〜3000Å厚のゲート絶縁膜３、100〜200Å厚のａ−Si膜
４、1000〜4000Å厚のの保護絶縁膜５を連続的に堆積す
る。次に、保護絶縁膜５をエッチングによりりパターニ
ングする。その後100〜1000Å厚のリンドープされたｎ
−ａ−si膜６を堆積する。リンドープされたｎ−ａ−Si
膜６の上の一部にソース配線金属としてTiを堆積し、パ
ターニングしてソース配線７を形成する。次に透明導電
膜のITOを堆積し、Ti膜のソース配線７および、クロス
部ソース配線８上にパターンを形成する。
Å厚のゲート電極２を形成し、プラズマCVDにより1000
〜3000Å厚のゲート絶縁膜３、100〜200Å厚のａ−Si膜
４、1000〜4000Å厚のの保護絶縁膜５を連続的に堆積す
る。次に、保護絶縁膜５をエッチングによりりパターニ
ングする。その後100〜1000Å厚のリンドープされたｎ
−ａ−si膜６を堆積する。リンドープされたｎ−ａ−Si
膜６の上の一部にソース配線金属としてTiを堆積し、パ
ターニングしてソース配線７を形成する。次に透明導電
膜のITOを堆積し、Ti膜のソース配線７および、クロス
部ソース配線８上にパターンを形成する。
以上のプロセスにおいて、ゲート配線とソース配線の
クロス部のパターン形状を第１図、第2A図、第2B図に示
すように２層構造にすることにより、ソース配線のクロ
ス部における断線率を下げることができる。
クロス部のパターン形状を第１図、第2A図、第2B図に示
すように２層構造にすることにより、ソース配線のクロ
ス部における断線率を下げることができる。
［発明の効果］ 以上のように、この発明によれば、ゲート配線群とソ
ース配線群の交差する重畳領域には、トランジスタ素子
を構成する薄膜と同一材質の薄膜積層体が絶縁機能を有
する離間層として介在され、重畳領域の上方には透明導
電膜の被膜が一部離間層と密着するような拡張幅部を有
する形態で設けられる。したがって金属配線の一部をな
すTiと下部のｎ層の間の接続が剥がれても、ｎ層との密
着強度の強いITOのような透明導電膜とｎ層との間の接
続は剥がれにくい。したがって、クロス部のソース配線
は全体として剥がれにくくなる。その結果、クロス部の
断線が減少でき、液晶パネルの製造歩留りを上げること
ができる薄膜トランジスタアレイが提供できる。
ース配線群の交差する重畳領域には、トランジスタ素子
を構成する薄膜と同一材質の薄膜積層体が絶縁機能を有
する離間層として介在され、重畳領域の上方には透明導
電膜の被膜が一部離間層と密着するような拡張幅部を有
する形態で設けられる。したがって金属配線の一部をな
すTiと下部のｎ層の間の接続が剥がれても、ｎ層との密
着強度の強いITOのような透明導電膜とｎ層との間の接
続は剥がれにくい。したがって、クロス部のソース配線
は全体として剥がれにくくなる。その結果、クロス部の
断線が減少でき、液晶パネルの製造歩留りを上げること
ができる薄膜トランジスタアレイが提供できる。
第１図はこの発明の一実施例によるクロス部の平面図で
あり、第2A図は第１図のII A−II A線で示した部分の断
面図であり、第2B図は第１図のII B−II B線で示した部
分の断面図であり、第３図は従来のアクティブマトリッ
クス液晶表示装置の動作原理を示す図であり、第４図は
従来のアクティブマトリックス液晶表示装置の概略断面
図であり、第５図は従来の液晶表示パネルの配列構造を
示す図であり、第6A図は従来のクロス部の近辺を示す平
面図であり、第6B図は第6A図のVI B−VI B線で示す部分
の断面図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁膜、４はｉ−ａ−Si膜（ｉ層）、５は保護絶縁
膜、６はｎ−ａ−Si膜（ｎ層）、７はTi膜、８はソース
配線、９はクロス部、10は絵素電極、11はTFTである。 なお、各図中、同一符号は同一または相当部分を示す。
あり、第2A図は第１図のII A−II A線で示した部分の断
面図であり、第2B図は第１図のII B−II B線で示した部
分の断面図であり、第３図は従来のアクティブマトリッ
クス液晶表示装置の動作原理を示す図であり、第４図は
従来のアクティブマトリックス液晶表示装置の概略断面
図であり、第５図は従来の液晶表示パネルの配列構造を
示す図であり、第6A図は従来のクロス部の近辺を示す平
面図であり、第6B図は第6A図のVI B−VI B線で示す部分
の断面図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁膜、４はｉ−ａ−Si膜（ｉ層）、５は保護絶縁
膜、６はｎ−ａ−Si膜（ｎ層）、７はTi膜、８はソース
配線、９はクロス部、10は絵素電極、11はTFTである。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 29/786 (72)発明者 永安 孝好 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭63−266429（ＪＰ，Ａ) 特開 昭63−287825（ＪＰ，Ａ) 実開 昭60−189080（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】液晶表示装置を構成する透光性基板上に互
いに交差する方向に配列されたゲート配線群およびソー
ス配線群と、該ゲート配線群、ソース配線群の各々にそ
れぞれゲート電極とソース電極が連結されたスイッチン
グ用トランジスタ素子とを含み、該トランジスタ素子の
ドレイン電極の各々には、絵素電極群が接続された薄膜
トランジスタアレイであって、 前記ゲート配線群とソース配線群の交差する重畳領域に
は前記トランジスタ素子を構成する薄膜と同材質の薄膜
積層体が絶縁機能を有する離間層として間に介在され、
前記重畳領域付近の上方には透明導電膜が被覆され、前
記透明導電膜は前記離間層の一部と密着される拡張幅部
を有することを特徴とする、薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109688A JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109688A JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220831A JPH0220831A (ja) | 1990-01-24 |
| JPH0812358B2 true JPH0812358B2 (ja) | 1996-02-07 |
Family
ID=15916914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17109688A Expired - Fee Related JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812358B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828083A (en) * | 1993-12-28 | 1998-10-27 | Goldstar Co., Ltd. | Array of thin film transistors without a step region at intersection of gate bus and source bus electrodes |
| KR0181781B1 (ko) * | 1995-12-30 | 1999-05-01 | 구자홍 | 액정표시장치의 배열기판 및 그 제조방법 |
| US8114720B2 (en) * | 2008-12-25 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182U (ja) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | 表示装置 |
-
1988
- 1988-07-08 JP JP17109688A patent/JPH0812358B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220831A (ja) | 1990-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |