JPH0812545B2 - パターンデータ出力制御装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電子計算機の可視出力手段に用いられる表
示装置や印刷装置などにおいて、１画面（１頁）全体の
文字や図形等の可視出力データのパターンデータを左あ
るいは右に90゜回転して出力するパターンデータ出力制
御装置に関する。

〔発明の背景〕

従来の文字パターン回転方式は、例えば特開昭55−12
3788号公報に示されているように、文字や図形等のパタ
ーンを左あるいは右に回転する場合、文字毎に回転させ
るか、あるいは１頁を複数のブロックに区切り、該ブロ
ック毎に回転させており、回転処理に長時間を要すると
いう欠点があった。

〔発明の目的〕

本発明の目的は、表示装置や印刷装置等の可視出力手
段に１頁分の文字や図形等の可視出力データのパターン
データを90゜回転して出力する際、従来に比べて回転処
理にかかる時間を大幅に短縮することにある。

〔発明の概要〕

本発明は、１頁分の可視出力データのパターンデータ
を正立にドット展開したフルドットメモリから、該１頁
分のパターンデータを可視出力手段の出力走査方向と直
角方向にワード単位に読み出して一度高速バッファメモ
リに順次書き込み、該高速バッファメモリから同様に前
記可視出力手段の出力走査方向と直角方向にビット単位
に順次読み出して可視出力手段に出力することで、１頁
分のパターンデータを一括して回転する。さらに、本発
明は高速バッファメモリを２面構成として、一方の面か
らパターンデータをビット単位で読み出している間に、
他方の面にフルドットメモリからの次のワード単位毎の
パターンデータを書き込むようにする。

〔発明の実施例〕

第２図および第３図はページ文字パターンの回転を説
明する図であり、第２図は回転をしないで出力するとき
のフルドットメモリと出力結果の関係、第３図は回転し
て出力するときのフルドットメモリと出力結果の関係を
示す。パターンの回転は、フルドットメモリ上にはあく
までも正立状態でデータをドット展開し、プリンタや表
示装置に送り出す際に回転を加える。以後、フルドット
メモリの１ワードは16ビットで構成され、該フルドット
メモリにドット展開されているデータをそのまゝ又は回
転してプリントアウトする場合について説明する。

第２図に示すように、通常はフルドットメモリ201に
正立状態で展開されたデータ208を、そのまゝ正立状態
で印字するため、フルドットメモリ201の１ワード202は
横方向に16ビット、縦方向に１ビットの構成になってい
る。印字データはフルドットメモリ201から読み出し、
シリアル化してプリンタ204に送り出すため、プリンタ2
04のレーザビーム等走査線の走行方向205とフルドット
メモリ201のメモリ読み出し203は同一方向である。つま
り、フルドットメモリ201のメモリ読み出し順203は左か
ら右に１行読み出して終ったら、その下の１行を左から
右に読み出す。この時、１ワード202が横方向に16ビッ
トあるため、プリンタ204が16ビット印字を行っている
間に、次のデータをメモリから読み出せばよい。よっ
て、印字データはこの読み出しデータからセレクタで１
ビットづつ選択してプリンタに送り出せる。これによ
り、用紙206上には、紙送り方向207に対し正立した状態
で印字パターン209が印字される。

第３図はフルドットメモリ301に正立状態でドット展
開したデータ308を、フルドットメモリ301から90゜回転
して用紙306上に印字する状態の説明である。本図では
左90゜回転を例として説明するが、右90゜回転でも同じ
である。

フルドットメモリ301上には、第２図で説明した、回
転しない場合と同じように、正立状態で印字データ308
がドット展開されている、これに対し印字パターン309
を左90゜回転して出力するためには、メモリの読み出し
順303がレーザビーム等の走査線の走行方向305と同じで
なければならない。つまり、第３図に示すように、上か
ら下に１列読み出し、次にその左側の１列を読み出す必
要がある。このようにすれば、プリンタ304で用紙306上
に、紙送り方向307に対し左90゜回転した印字パターン3
09を印字できる。

こゝで、問題となるのは、フルドットメモリ301の１
ワード302が縦方向には１ビットしかないため、１回の
メモリアクセスで印字ドットとして有効なビットは１ビ
ットしかないことである。この点について、本発明は以
下のようにして解決するものである。

第１図は本発明の原理構成を示したものである。

第１図（ａ）はページパターンデータを回転しない
で、フルドットメモリ101に展開された状態のまゝ印字
する場合である。即ち、フルドットメモリ101に格納さ
れたデータは、プリンタの印字用レーザビーム等の走査
線の走行方向105と同じ方向に、１ワード102単位に順次
横方向に読み出される。読み出されたデータはレジスタ
103に格納され、セレクタ104で１ビットに絞られてプリ
ンタに送出される。

これに対して、第１図（ｂ）はページパターンデータ
を回転して印字する場合であり、フルドットメモリ101
からは、プリンタの印字用レーザビーム等の走査線の走
行方向109と同じく、縦方向に上から下にデータを１ワ
ード（16ドット）ずつ読み出して行く。これを一度レジ
スタ103で受け、次の16ビットを読み出すまでの間に２
ドットずつセレクタ104でセレクトし、高速バッファメ
モリ105,106に書き込んでゆく。バッファ105,106は各々
１ビット幅のメモリであり、両方を合せた容量はフルド
ットメモリ101の２列分より等しいか大きくする。この
バッファ105,106をそれぞれ０面と１面の２面を用意
し、一方の面に書き込んでいる間、他方の面は読み出し
専用とし、16ラスタ走査線が走査し終ったら、書き込み
用と読み出し用の面を交換する。この０面と１面は、高
速バッファメモリ105,106のアドレス最上位ビットで切
り換える。つまり、第１図（ｂ）の線108が０面,1面の
境界線となる。０面に書き込まれている間は１面が読み
出し用になるが、１面には既に16ラスタ分のデータが書
き込まれている。１面からは一度に２ドットづつ読み出
され、これがセレクタ107で１ドットに絞られてプリン
タに送出される。

第１図（ｂ）の構成で回転を行っていくための高速バ
ッファメモリ105,106への印字ドットの格納の仕方及び
読み出しの仕方を示したのが第４図である。

第４図において、フルドットメモリ101内には、１ワ
ードが102のように配列されている。このビットの位置
を左から順番に00,01,02,03,……0E,0Fとして、その下
にある１ワードのビット位置を10,11,12,13……1E,1Fと
すると、高速バッファメモリ105,106に書き込むときに
は、まずフルドットメモリ101から読み出した00,01,…
…0Fのうちの偶数ビットを105へ、奇数ビットを106に書
き込む。この際、406に示す点線の中の２ビットが、高
速バッファメモリ105,106に一度に書き込まれるビット
である。次にフルドットメモリ101より読み出した１ワ
ード10,11,12,……1Fを高速バッファメモリ105,106に書
き込む時は、直前の１ワードとは逆に、偶数ビットを10
6、奇数ビットを105に書き込む。この書き込みビットを
逆にする作業は第１図（ｂ）のセレクタ104により行わ
れる。フルドットメモリ101の次の１ワードは、直前の
１ワードとは逆に偶数ビットが105、奇数ビットが106に
書き込まれる。

高速バッファメモリ105,106からの読み出しは次のよ
うに行う。例えば、１ワード内の１番右側の１列を順次
読み出す場合、つまり0F,1F,2F,3F,……の順で読み出す
場合、点線407に示すように、0Fと1Fを同時に読み出
し、第１図（ｂ）のセレクタ107で１ドットずつ選んで
やれば、0F,1Fの順にプリンタに送り出すことができ
る。その次は点線408に示すように読み出せばよいので
あるが、このように読み出すためには、高速バッファメ
モリ105,106のアドレス８個を１つのブロックと考え
（第４図の405がブロックの境界を示す）、アドレスの
下３桁を固定し、下から４桁めはバッファ105の反転し
たものをバッファ106のアドレスとすればよい。そうし
ておいて、下から５桁目以上のビットを順次１つずつ加
算していけば、点線407の次は点線408の２ビットが読み
出されて来る。

以上のようにして、１ワード内の右端の１列を読み出
し終ったら、次は（前記高速バッファメモリのアドレス
の）下から４桁めのビットを反転し、また、５桁目以上
をリセットした上、順次１ずつ加算していく。こうする
と、0E,1E,2E,3Eと読み出され、フルドットメモリ101の
１ワード内の右から２番目の列が読み出されていること
になる。このようにして２列の読み出しが終ったら、固
定しておいたブロック内アドレス、つまり高速バッファ
メモリ105,106のアドレスの下３桁を１減算する。この
状態で、また同じように読み出しを繰り返していけば、
フルドットメモリ101を１列ずつ順番に読み出していく
ことになる。

次に以上述べてきたフルドットメモリからの読み出
し、高速バッファメモリへの書き込み、読み出しを実現
するための実施例について説明する。

第５図にフルドットメモリ101からデータを読み出す
ためのアドレスカウンタの構成を示す。制御装置は走査
線（以後これをラスタと呼ぶ）上のどの位置にレーザビ
ーム等があるかを知るためにカウンタを持ち、時間監視
をしている。これをＨカウンタとＢカウンタと呼ぶ。Ｂ
カウンタは４ビットで構成され、印字１ドットを打つの
と同じクロックで１加算される。Ｈカウンタは８ビット
で構成され、Ｂカウンタが桁あふれすると１加算され
る。Ｈカウンタ,Bカウンタは毎ラスタの初めにリセット
される。Ｖカウンタはラスタが１頁内のどの位置にいる
かを監視するものであり、頁の初めにリセットされ、毎
ラスタ開始時に１加算される。Ｊカウンタは12ビットで
構成され頁の初めにリセットされ、印字16ビット毎に１
加算される。16ラスタの間上記のように加算され、17ラ
スタ目の初めにリセットされる。VRカウンタは12ビット
で構成され、Ｖカウンタと同じタイミングで動くが１ず
つ減算される。VRカウンタの初期値は頁の初めにロード
され、その値はフルドットメモリ101の右端の１列を選
択する値である。上記のようにＶカウンタとVRカウンタ
は同じタイミングで動くものであり、回転しないときに
加算動作、回転のときに減算動作をするようなものであ
れば、１つのハードウェアで共用できる。

第５図（ａ）は回転しないときのフルドットメモリ10
1のアドレス構成を示すものである。Ｈカウンタは上述
のように16ドットごとに１加算され、これがフルドット
メモリ101の横方向のワードアドレスとなる。これに対
し、Ｖカウンタはフルドットメモリ101の縦方向のアド
レスとなるものである。これによりフルドットメモリ10
1は印字16ドット毎に左から右へ読み出され、１ラスタ
終了すると、その下の行に移り、また左から右へ読み出
される。

第５図（ｂ）は回転を行うときのフルドットメモリ10
1のアドレス構成を示すものである。フルドットメモリ1
01の横方向アドレスはVRカウンタによる。たゞし、横方
向アドレスとしてVRカウンタの上位８ビットを使用す
る。これにより、横方向のアドレスは16ラスタ毎に１減
算されることになる。フルドットメモリ101の縦方向ア
ドレスはＪカウンタによる。Ｊカウンタは16ドット毎に
１加算される。これにより、フルドットメモリ101は、
まず右端の１列を16ドット毎に上から下へ読まれ、16ラ
スタ目で１番下にたどりつく。そして、17ラスタ目は１
つ左の列をまた一番上から読み出していく。

以上のようにして、フルドットメモリから読み出した
データを第４図に示すような配列で高速バッファメモリ
に書き込み、それを読み出して１ビットにシリアル化
し、プリンタに送り出す様子を説明したのが第６図であ
る。

フルドットメモリ101から読み出されたデータは一度
レジスタ801（第１図の103に対応する）に格納される。
レジスタ801は２つのセレクタ804,805につながっている
が、レジスタ801の偶数ビットはセレクタ804へ、奇数ビ
ットはセレクタ805へ入る。図中の802はバイトを、803
はビットを示している。セレクタ804,805は、Ｂカウン
タの上位３ビットにより各々１ビットをセレクトする。
つまりＢカウンタ（0,1,2）ビットが０のとき左端のビ
ットを選び、１増える毎に右に移っていく。セレクタ80
4,805で選び出されたビットはセレクタ806に入る。セレ
クタ806はＪカウンタの最下位ビット（Ｂ）が０のと
き、高速バッファメモリ807（第１図の105に対する）の
入力がセレクタ804の出力に、高速バッファメモリ808
（第１図の106に対応する）の入力がセレクタ805の出力
になり、Ｊカウンタの最下位ビット（Ｂ）が１のとき80
7の入力が805の出力に、808の入力が804の出力になるよ
うに選択する。高速バッファメモリ807,808は各々１ワ
ード１ビットで、807,808を合せた総ビット数はフルド
ットメモリ101を２列分縦方向に読み出したビット数よ
り多ければよい。本実施例では、高速バッファメモリ80
7,808は各々64Kビットとしてある。

高速バッファメモリ807,808は各々最上位アドレスで
２つに分けられ、前半を０面、後半を１面として呼ぶ。
フルドットメモリ101からの読み出しデータを０面に書
き込んでいる間は、１面から読み出してデータをプリン
タに送る。０面、１面の役割は16ラスタ毎に交代する。

高速バッファメモリ807,808の書込み／読出しは書き
込み用アドレスレジスタ809と読み出し用アドレスレジ
スタ810による。書き込み用アドレス809の構成は、最上
位ビットが前述の０面と１面の切り換えビットであり、
VRカウンタの（７）ビットを使う。最下位の３ビットは
Ｂカウンタの上位３ビット（0,1,2）であり、２ドット
毎に１加算される。残りはJDレジスタと呼ばれるもの
で、本レジスタはＪカウンタが１加算されるとき、Ｊカ
ウンタの加算直前の値をロードするＪカウンタのディレ
イレジスタである。JDレジスタは16ドット印字される時
間一定である。このとき並行してＪカウンタは次のデー
タをフルドットメモリより読み出す動作を行っている。
高速バッファメモリ807,808の読み出しアドレスレジス
タ810の構成は、最上位ビットがVRカウンタの（７）ビ
ットを反転したもので、次の８ビットがＨカウンタ、そ
の次の３ビットがＢカウンタの上位３ビット（0,1,2）
である。このＨとＢの上位３ビッと２ビット毎に１加算
される。次の１ビットは高速バッファメモリ807に対し
てはVRカウンタの最下位（Ｂ）ビットであり、高速バッ
ファメモリ808に対しては反転器813によりアドレス中該
ビットのみ反転され、VRカウンタの（Ｂ）の反転したも
のがアドレスとなる。最下位の３ビットはVRカウンタの
（8,9,A）ビットである。VRカウンタは前述のように１
ラスタ毎に減算されるので、読み出しアドレス810は全
体として第４図で説明したようにビットを選択すること
ができる。

セレクタ811,812は書き込みアドレスレジスタ809と読
み出しアドレスレジスタ810を選択するもので、Ｂカウ
ンタの最下位ビット（３）が０のとき読み出しアドレス
レジスタ810を、１のとき書き込みアドレスレジスタ809
を選ぶようにしておけばよい。

レジスタ814は、高速バッファメモリ807,808から読み
出したデータを一時格納する各々１ビットのレジスタで
あり、２ビット印字する時間、読み出しデータを保持し
ている。セレクタ815はレジスタ814,817から１ビット選
択するもので、VRカウンタの（Ｂ）ビットが０のとき
は、Ｂカウンタの（３）ビットが０であれば814を、１
であれば817を選び、VRカウンタの（Ｂ）ビットが１の
ときは、Ｂカウンタの（３）ビットが０であれば817
を、１であれば814を選ぶ。これにより、印字する順番
にデータをプリンタに送り出すことができる。セレクタ
815はまた回転しないときには別のビットを選択する。
つまり、回転しない場合で、Ｂカウンタの（３）ビット
が０のときはセレクタ804を、１のときはセレクタ805を
選ぶ。これにより、フルドットメモリ101の出力を回転
しないでプリンタに送り出せる。レジスタ816はセレク
タ815より選択された１ビットの印字データを１ドット
の時間保持し、出力をプリンタに送り出す。

〔発明の効果〕

本発明によれば、１頁分の可視出力データのパターン
データを正立にドット展開したフルドットメモリと表示
装置や印刷装置等の可視出力手段との間に高速バッファ
メモリを配置し、１頁分のパターンデータを一括して90
゜回転処理することにより、従来の文字毎の回転やブロ
ック毎の回転に比べて１頁全体の回転に要する処理時間
を大幅に短縮することができる。さらに、本発明では高
速バッファメモリを２面構成として、一方の面からパタ
ーンデータをビット単位で読み出している間に、他方の
面にフルドットメモリからの次のワード単位毎のパター
ンデータを書き込むことにより、パターンデータのさら
なる高速回転が可能になる。また、本発明においては、
回転処理が頁単位であるため、文字以外の図形データな
どの回転処理が容易に達成できる。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、第２図及び第３図
はパターンの回転を説明する図、第４図は本発明による
高速バッファメモリに対する書込み／読出しの原則を説
明する図、第５図はフルドットメモリのアドレス構成を
示す図、第６図は本発明の一実施例を示す図である。 101……フルドットメモリ、103……レジスタ、104,107
……セレクタ、105,106……高速バッファメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示装置や印刷装置等の可視出力手段に出
   力すべき１頁分の可視出力データのパターンデータをｎ
   ビットのワード単位に、前記可視出力手段の出力走査方
   向順に格納するフルドットメモリを有し、該フルドット
   メモリから前記１頁分のパターンメモリデータを、前記
   可視出力手段の出力走査方向と同一方向にワード単位に
   読み出して前記可視出力手段へ非回転で送出するパター
   ンデータ出力制御装置において、 前記可視出力手段へ回転されたパターンデータを送出す
   るために、 一方の面に書き込みを行っている間に他方の面からの読
   み出しが可能な２面構成の高速バッファメモリと、 前記フルドットメモリから前記１頁分のパターンデータ
   を、前記可視出力手段の出力走査方向と直角方向にワー
   ド単位に読み出して前記高速バッファメモリの一方の面
   へ書き込む手段と、 前記高速バッファメモリの一方の面へ書き込みを行って
   いる間に、該高速バッファメモリの他方の面から、前記
   可視出力手段の出力走査方向と直角方向にビット単位に
   出力する手段と、 前記高速バッファメモリの書き込みを行う面と読み出し
   を行う面を、前記可視出力手段の出力走査に対応して少
   なくともｎ走査毎に交互に選択する手段と、を設けたこ
   とを特徴とするパターンデータ出力制御装置。