JPH0812574B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路装置に関し、特
にクロックスキュー調整回路を内蔵した集積回路装置に
関するものである。

【０００２】

【従来の技術】一般に、情報処理装置は多数の大規模集
積回路により構成されているのが普通であり、これ等各
々の大規模集積回路には同期化のためのクロック信号が
分配されて供給されている。

【０００３】従来、このクロック信号は各集積回路の入
り口において遅延素子やケーブル等により時間調整さ
れ、更に各集積回路内のクロック分配回路の構成を全て
統一することにより、集積回路相互間におけるクロック
スキューをできるだけ小さくするようになっている。

【０００４】この様に、従来の集積回路装置では、クロ
ック信号を各集積回路の入り口で位相調整しているが、
大規模集積回路の場合にはレジスタ数が数百から数千も
あり、これ等多数のレジスタにクロック信号を分配する
必要があることから、数段のゲートによりクロック分配
回路を構成している。そのために、クロック分配回路を
全ての集積回路において統一した構造としても、集積回
路の製造上のバラツキによりクロック分配回路自身の遅
延時間にバラツキを生じ、よって集積回路相互間にはク
ロックスキューが生じることになる。

【０００５】特に、現在ではクロックサイクルが小さく
なり、集積回路は高集積化のために製造上のバラツキが
大きくなり、よってクロックサイクルのスキューが占め
る割合いが大きくなり問題となっている。

【０００６】そこで、クロックスキューを各集積回路に
おいて夫々調整して、全ての集積回路相互間のクロック
スキューを小さくする技術が種々提案されている。例え
ば特開平１−２１９９１７号公報や特開平１−３００３
２０号公報等に開示の技術が掲げられる。前者の技術に
おいては、図７にその構成回路図を示す如く、ＬＳＩチ
ップ内に、入力クロック信号１００に対して遅延時間が
互いに異なる複数の遅延回路２１〜２ｎと、この遅延回
路２１〜２ｎの１つを外部制御信号３００により選択す
る選択回路４０とが予め、クロック分配回路５０の前段
に設けられている。更に、クロック分配回路５０の多数
のクロック分配出力６００のうちの所定の１つのクロッ
ク信号６０を外部モニタできるモニタ端子７００が設け
られている。

【０００７】かかる構成において、先ず回路設計時にク
ロック入力信号１００をＬＳＩチップ１０に与え、ＬＳ
Ｉチップ１０のモニタ端子７００から出力されてくるク
ロック信号の遅延時間見積を予め求めておく。次に、Ｌ
ＳＩチップ１０が完成すると、このチップ１０に実際に
クロック入力信号１００を与えてモニタ端子７００から
出力されるクロック信号の遅延時間を測定しつつ外部制
御信号３００を制御させてゆき、所定の許容範囲内で見
積値に近いクロック信号がモニタ端子７００に得られた
時点で、その外部制御信号３００を設定し固定するよう
になっている。

【０００８】後者の特開平１−３００３２０号公報に
は、図８に示す如き構成が示されている。この構成にお
いては、図７の構成の外部制御信号３００（遅延回路の
１つを選択する選択回路を制御する信号）を、フリップ
フロップ３０により生成するようにし、そのフリップフ
ロップ３０の入力として複数ビットの制御信号２００を
用い、最適な制御信号３００の値をこのフリップフロッ
プ３０にて設定記憶するようになっている。他の構成は
図７のそれと同一である。

【０００９】

【発明が解決しようとする課題】この様な従来の構成で
は、正確なクロックスキューの調整を行うには、遅延時
間が互いに異なる多くの遅延回路をＬＳＩチップ内に予
め組込んでおく必要があり、またこれ等遅延回路の１つ
を選択するための多入力１出力セレクタも必要となり、
回路構成が複雑化すると共に、集積度の低下の要因とも
なるという欠点がある。更に、最終的には多数の遅延回
路のなかの単に１つのみを用いるものであるから、回路
の冗長性が多く実用的ではないという欠点もある。

【００１０】本発明の目的は、簡単な回路構成で極めて
精度良くクロックスキュー調整が可能なクロックスキュ
ー調整回路を内蔵した集積回路を提供することである。

【００１１】本発明の他の目的は、多数の遅延回路を冗
長に設ける必要のないクロックスキュー調整回路内蔵の
集積回路を提供することである。

【００１２】

【課題を解決するための手段】本発明によれば、入力ク
ロック信号の遅延時間を外部制御信号に応じて変化自在
な第１の遅延手段と、この遅延後のクロック信号を複数
のレジスタに分配するために複数のゲートにより構成さ
れたクロック分配手段と、帰還ループを有しこのループ
内に外部制御信号に応じて遅延時間が変化自在な第２の
遅延手段を含むリングオシレータ手段と、このリングオ
シレータの帰還ループを前記第２の遅延手段の入力部で
オープンとしその代わりに前記入力クロック信号をこの
第２の遅延手段へ入力する切替え手段と、前記切替え手
段により前記入力クロック信号が前記第２の遅延手段へ
入力されたときのその出力クロック信号と前記クロック
分配手段の所定の出力クロック信号との位相差を検出す
る位相差検出手段と、前記切替え手段により前記帰還ル
ープが形成された時の前記リングオシレータ手段の発振
周期を観測する観測端子とを含み、前記観測端子により
観測された観測結果に従って前記第２の遅延手段の遅延
時間を調整設定して、その後前記切り替え手段により前
記入力クロックが前記第２の遅延手段へ入力されたとき
の前記位相差に応じて前記第１の遅延手段の遅延時間を
設定するようにしたことを特徴とするクロックスキュー
調整回路内蔵集積回路装置が得られる。

【００１３】

【実施例】以下に本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１４】図１は本発明の第１の実施例を示すブロッ
ク図である。入力クロック信号ｅはゲートＧ１を介して
第１の遅延回路ＤＬ１へ入力される。この遅延回路ＤＬ
１は外部制御信号ｇにより遅延時間が変化自在となって
いる。この遅延回路の出力クロック信号はクロック分配
回路へ入力され、各分配用端子１〜７へ分配されること
により、図示せぬ各レジスタへ供給される。このクロッ
ク分配回路はゲートＧ２〜Ｇ７により構成されている。

【００１５】一方、第２の遅延回路ＤＬ２が設けられて
おり、この遅延回路ＤＬ２とバッファＧ８とがセレクタ
ＳＥＬ１を介して帰還ループを構成することによりリン
グオシレータとして動作可能になっている。このリング
オシレータ動作時の発振周期を観測すべく、観測用ゲー
トＧ９及び端子ｄが設けられている。

【００１６】この遅延回路ＤＬ２も外部制御信号ｈによ
りその遅延時間が変化自在となっており、この遅延回路
ＤＬ２の入力部におけるセレクタＳＥＬ１の切替え制御
により、この遅延回路ＤＬ２への入力が、ゲートＧ８の
出力かまたは入力クロック信号ｅかが切替え制御され
る。尚、ｆはこのセレクタＳＥＬ１の切替え制御信号で
ある。

【００１７】遅延回路ＤＬ２及びゲートＧ８を経たクロ
ック信号ａをクロック（ＣＫ）入力とするＤタイプフリ
ップフロップＦＦ１が設けられており、そのデータ
（Ｄ）入力には、分配回路の分配クロックのうち任意の
１つのクロックｂが印加されている。このフリップフロ
ップＦＦ１のＱ出力がこれまた観測用端子ｃとして導出
されている。

【００１８】かかる構成において、先ずセレクタＳＥＬ
１により帰還ループを形成して、遅延回路ＤＬ２とゲー
トＧ８とによりリングオシレータを構成する。このとき
のリングオシレータの発振周期を、端子ｄの波形を観測
することにより測定しつつセレクタＳＥＬ１からゲート
Ｇ８までの遅延時間を、遅延回路ＤＬ２の遅延量調整に
より予め定めた一定値に設定する。

【００１９】次に、セレクタＳＥＬ１を切替えて入力ク
ロック信号ｅが遅延回路ＤＬ２へ供給されるようにす
る。こうすると、ＤタイプフリップフロップＦＦ１のク
ロック入力には遅延回路ＤＬ２とゲートＧ８とを経たク
ロック信号ａが印加されることになる。このとき、この
フリップフロップＦＦ１のデータ入力には、入力クロッ
ク信号ｅが遅延回路ＤＬ１及び分配回路を経たクロック
信号ｂが印加されている。従って、このフリップフロッ
プＦＦ１のＱ出力である端子ｃの波形を観測しつつ遅延
回路ＤＬ１の遅延時間を調整して、このＱ出力の波形が
０→１または１→０に変化するタイミングに合致したと
きの遅延時間に設定することで、入力クロック信号ｅの
入力端からゲートＧ７の出力までの遅延を、上記一定値
（遅延回路ＤＬ２とゲートＧ８とによるリングオシレー
タの周期により設定した値）にすることが可能となる。

【００２０】このフリップフロップＦＦ１を用いた当該
一定値の調整時の各部信号波形例を図２に示している。
尚、図２においてはクロック信号のデューティを５０％
以下として示しているが、単なる説明のためであり、こ
のデューティは例示のためのものにすぎない。

【００２１】いま、フリップフロップＦＦ１のクロック
入力ａは図２ａの如くなっているものとする（その位相
は第２の遅延回路ＤＬ２にて設定済みであり、以下基準
クロック信号と称す）。分配回路の分配クロック信号ｂ
が図２ｂの如く基準クロック信号ａより若干位相遅れが
あると、フリップフロップＦＦ１のＱ出力は図２ｃの如
く０レベルを維持する。逆に、図２ｂ′に示す如く分配
クロック信号ｂの位相が基準クロック信号ａより若干進
んでいれば、Ｑ出力は２ｃ′の如く１レベルを維持す
る。

【００２２】そこで、両クロック信号ａとｂとの位相一
致を調整すべく第１の遅延回路ＤＬ１の遅延時間を制御
信号ｇにより制御すれば、図２ｃ″に示すように、フリ
ップフロップＦＦ１のＱ出力は０から１または１から０
へ変化するタイミングｔ０が必ず存在する。よって、こ
のＱ出力の変化タイミングｔ０のときの遅延回路ＤＬ１
の遅延時間がそのまま固定されれば、クロック信号ｂの
位相は基準クロック信号ａのそれに一致し、調整が終了
することになる。

【００２３】他の全ての集積回路においても、同様な手
順で遅延回路ＤＬ１の遅延時間を調整し固定すれば、全
ての集積回路内のクロック分配回路の各分配クロック信
号が上記一定値の遅延時間を有することになり、集積回
路相互間のクロックスキューは実質的に零になるのであ
る。

【００２４】図３は本発明の第２の実施例のブロック図
であり、図１と同等部分は同一符号にて示す。図１の構
成と異なる部分について述べると、基準クロック信号ａ
と分配クロック信号ｂとの位相関係を検出する回路（図
１ではＤタイプフリップフロップＦＦ１）が、２つのト
リガフリップフロップＴＦＦ１，ＴＦＦ２と、これ等２
つのフリップフロップの出力ｊとｉとを２入力とする論
理積回路Ａ１とからなる。フリップフロップＴＦＦ１，
ＴＦＦ２の各入力には分配クロック信号ｂ，基準クロッ
ク信号ａが夫々印加されており、論理積回路Ａ１の出力
ｃのパルスのデューティを観測することで、両クロック
ａ，ｂ間の位相差が判定できる。

【００２５】他の構成は図１のそれと同一であってその
説明は省略する。また、基準クロック信号ａの位相も、
リングオシレータ動作による発振周期の観測を行いつつ
遅延回路ＤＬ２の遅延時間調整により、上記一定値に設
定済みであるとする。

【００２６】図４はこのときのクロック信号ａ，ｂの位
相差に応じた位相差検出動作の例を示す各部波形図であ
る。トリガフリップフロップＴＦＦ２の入力基準クロッ
ク信号ａが図４ａのようになっているものとする。分配
回路の分配クロック信号ｂが図４ｂの如く基準クロック
信号ａより若干位相遅れがあると、両トリガフリップフ
ロップＴＦＦ１，ＴＦＦ２の各出力ｊ，ｉは図４のｊ，
ｉのようになる。従って、論理積回路Ａ１の出力ｃは図
４ｃの如くなり、そのデューディは位相差に比例して５
０％より小となる。

【００２７】逆に、図４ｂ′の如く分配クロック信号ｂ
の位相が基準クロック信号ａよりも若干進んでいれば、
トリガフリップフロップＴＦＦ１の出力ｊは図４ｊ′の
如く変化し、やはり論理積回路Ａ１の出力は図４ｃ′の
如くデューディは５０％より小となる。

【００２８】そこで、両クロック信号ａ，ｂの位相差を
零とすべく第１の遅延回路ＤＬ１の遅延時間を制御信号
ｇにより制御すれば、図２ｃ″に示す如く、論理積回路
Ａ１の出力はデューティが５０％となり、そのときの遅
延回路ＤＬ１の遅延時間がそのまま固定されれば、分配
クロック信号ｂの位相は基準クロック信号ａのそれに一
致し、調整が終了する。

【００２９】図５は本発明の第３の実施例を示すブロッ
ク図であり、図１，３と同等部分は同一符号により示し
ている。本実施例では、クロック信号ａと分配クロック
信号ｂとの間の位相差検出を、セレクタＳＥＬ２を切替
え出力端子ｃにて各クロック信号ａ，ｂの位相を観測す
ることにより行うようにしている。

【００３０】すなわち、切替え信号ｋを用いてセレクタ
ＳＥＬ２を制御してクロック信号ａ，ｂの一方を選択
し、観測端子ｃの波形の遅延がどちらを選択しても同一
となる様に遅延回路ＤＬ１の遅延時間の調整を行う。こ
うすれば、入力クロック信号ｅの入力端からゲートＧ７
までの遅延を、一定値に設定したセレクタＳＥＬ１から
ゲートＧ８までの遅延時間と等しくすることができるの
である。

【００３１】図６は本発明の第４の実施例を示すブロッ
ク図であり、図１，３及び５と同等部分は同一符号によ
り示している。本例では基準クロック信号ａと分配クロ
ックｂとの位相差を検出する位相差検出回路Ｉ１を設
け、この検出位相差に応じて遅延制御信号ｇを生成する
遅延制御回路ＳＤ１を更に設けている。この遅延制御信
号ｇにより、遅延回路ＤＬ１の遅延時間を自動的に制御
する構成である。

【００３２】こうすることにより、基準クロック信号ａ
の位相に分配クロック信号ｂの位相が自動的に合致する
よう自動制御され、人手を介する必要がなくなってより
正確なクロックスキュー調整が可能となる。また、両ク
ロック信号ａ，ｂの位相差を観測するための端子（図
１，３及び５では端子ｃ）等も不要となるという長所も
ある。

【００３３】

【発明の効果】以上述べた如く、本発明によれば、各集
積回路のクロック信号入力端子からクロック分配回路の
各分配端子までの遅延時間をすべて一定値に設定できる
ので、集積回路相互間のクロック分配回路の製造上のバ
ラツキに起因するクロックスキューを実質的に零にする
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】本発明の第１の実施例のクロックスキュー調整
例を説明するタイミング波形図である。

【図３】本発明の第２の実施例のブロック図である。

【図４】本発明の第２の実施例のクロックスキュー調整
例を説明するタイミング波形図である。

【図５】本発明の第３の実施例のブロック図である。

【図６】本発明の第４の実施例のブロック図である。

【図７】従来のクロックスキュー調整回路の例を示すブ
ロック図である。

【図８】従来のクロックスキュー調整回路の他の例を示
すブロック図である。

【符号の説明】

１〜７ クロック分配端子 Ａ１ 論理積回路 ＤＬ１，ＤＬ２ 遅延回路 ＦＦ１ タイプフリップフロップ Ｇ１〜Ｇ９ ゲート Ｉ１ 位相差検出回路 ＳＤ１ 遅延制御信号発生回路 ＳＥＬ１，ＳＥＬ２ セレクタ ＴＦＦ１，ＴＦＦ２ トリガフリップフロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号の遅延時間を外部制御
   信号に応じて変化自在な第１の遅延手段と、この遅延後
   のクロック信号を複数のレジスタに分配するために複数
   のゲートにより構成されたクロック分配手段と、帰還ル
   ープを有しこのループ内に外部制御信号に応じて遅延時
   間が変化自在な第２の遅延手段を含むリングオシレータ
   手段と、このリングオシレータの帰還ループを前記第２
   の遅延手段の入力部でオープンとしその代わりに前記入
   力クロック信号をこの第２の遅延手段へ入力する切替え
   手段と、前記切替え手段により前記入力クロック信号が
   前記第２の遅延手段へ入力されたときのその出力クロッ
   ク信号と前記クロック分配手段の所定の出力クロック信
   号との位相差を検出する位相差検出手段と、前記切替え
   手段により前記帰還ループが形成された時の前記リング
   オシレータ手段の発振周期を観測する観測端子とを含
   み、前記観測端子により観測された観測結果に従って前
   記第２の遅延手段の遅延時間を調整設定して、その後前
   記切り替え手段により前記入力クロックが前記第２の遅
   延手段へ入力されたときの前記位相差に応じて前記第１
   の遅延手段の遅延時間を設定するようにしたことを特徴
   とするクロックスキュー調整回路内蔵集積回路装置。
2. 【請求項２】 前記位相差検出手段は、前記所定の出力
   クロック信号をデータ入力とし前記第２の遅延手段の出
   力クロック信号をクロック入力とするＤタイプフリップ
   フロップとを有し、前記Ｄタイプフリップフロップの出
   力波形に応じて前記第１の遅延手段の遅延時間を設定す
   るようにしたことを特徴とする請求項１記載の集積回路
   装置。
3. 【請求項３】 前記位相差検出手段は、前記所定の出力
   クロック信号を入力とする第１のトリガフリップフロッ
   プと、前記第２の遅延手段の出力クロック信号を入力と
   する第２のトリガフリップフロップと、これ等両トリガ
   フリップフロップの出力を２入力とする論理積手段とを
   有し、この論理積手段の出力に波形に応じて前記第１の
   遅延手段の遅延時間を設定するようにしたことを特徴と
   する請求項１記載の集積回路装置。
4. 【請求項４】 前記位相差に応じて前記第１の遅延手段
   の遅延時間を設定する制御信号を生成する制御信号発生
   手段を更に含むことを特徴とする請求項１記載の集積回
   路装置。