JPH0812868B2 - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
- Publication number
- JPH0812868B2 JPH0812868B2 JP59176835A JP17683584A JPH0812868B2 JP H0812868 B2 JPH0812868 B2 JP H0812868B2 JP 59176835 A JP59176835 A JP 59176835A JP 17683584 A JP17683584 A JP 17683584A JP H0812868 B2 JPH0812868 B2 JP H0812868B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gaas
- schottky
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は化合物半導体素子の製造方法に関し、特に
GaAsショットキゲート電界効果トランジスタ（以下GaAs
MESFETという）の製造方法に関する。
GaAsショットキゲート電界効果トランジスタ（以下GaAs
MESFETという）の製造方法に関する。
（従来の技術） GaAs MESFETの１つのタイプとして耐熱性金属ゲート
を用いたものが知られている。
を用いたものが知られている。
耐熱性金属ゲートとして用いられるタングステン（以
下Ｗという）は、GaAs MESFETのイオン注入領域の活性
化熱処理にも耐えることができ、また低抵抗で良好なシ
ョットキ特性を示す。Ｗ膜は電子ビーム蒸着法によって
形成でき、また、特公昭44−18655号公報に記載されて
いるように、スパッタ法によっても形成できる。
下Ｗという）は、GaAs MESFETのイオン注入領域の活性
化熱処理にも耐えることができ、また低抵抗で良好なシ
ョットキ特性を示す。Ｗ膜は電子ビーム蒸着法によって
形成でき、また、特公昭44−18655号公報に記載されて
いるように、スパッタ法によっても形成できる。
（発明が解決しようとする問題点） Ｗ膜の蒸着は、電子ビーム法よりもスパッタ法による
蒸着の方が容易であるけれども、蒸着条件によってGaAs
MESFETの特性は変動する欠点があった。
蒸着の方が容易であるけれども、蒸着条件によってGaAs
MESFETの特性は変動する欠点があった。
従ってこの発明の目的は、密着性、ショットキ特性及
び逆方向電流電圧特性などが良好なGaAs MESFETの製造
方法を提供することにある。
び逆方向電流電圧特性などが良好なGaAs MESFETの製造
方法を提供することにある。
（問題点を解決するための手段） この発明はGaAs半導体基体のｎ型活性層とショットキ
障壁をなすＷ膜を、基板温度が100℃〜450℃、スパッタ
圧が1mTorr〜12mTorr、蒸着レートが毎分150Å〜1000Å
である条件下で、スパッタ蒸着し、選択的に除去するこ
とによりMESFETのショットキゲートを形成するものであ
る。
障壁をなすＷ膜を、基板温度が100℃〜450℃、スパッタ
圧が1mTorr〜12mTorr、蒸着レートが毎分150Å〜1000Å
である条件下で、スパッタ蒸着し、選択的に除去するこ
とによりMESFETのショットキゲートを形成するものであ
る。
（作用） GaAs MESFETの良好性を決める密着性、ショットキ特
性及び逆方向電流電圧特性などは多くの要因に影響され
るが、特にＷ膜のスパッタ蒸着時における基板温度、ス
パッタ圧力、蒸着レートが重要である。
性及び逆方向電流電圧特性などは多くの要因に影響され
るが、特にＷ膜のスパッタ蒸着時における基板温度、ス
パッタ圧力、蒸着レートが重要である。
GaAs基体にショットキ障壁をなすＷ膜をスパッタ蒸着
法によって形成する場合、基体からのゲート金属膜の剥
離が生ずることがある。この原因はGaAs基体とＷ膜の密
着性や薄膜効果による内部応力に関係している。これら
の密着性や薄膜効果はスパッタ蒸着時の基体温度に影響
され、室温でＷ膜をGaAs基体に蒸着した場合約1000Å程
度膜厚のＷ膜のGaAs基体に対する引っ張り応力は1.7×1
010dyn/cm2であり、これに対し基体温度150℃で蒸着し
た場合９×109dyn/cm2と約半分に減少させることができ
る。しかし、さらに基体温度を上げると、基体中のAs原
子を蒸発させることになり、500℃以上においては、こ
の現象は顕著である。また蒸着時の基体温度はＷ膜の抵
抗率にも影響し、この抵抗率は、25℃では大きく、温度
を上げることにより低くなり、100℃以上の温度ではほ
ぼ一定となる。従ってGaAs基体にＷ膜をスパッタ蒸着す
る際の基体温度は、100℃〜450℃の温度領域が良い。
法によって形成する場合、基体からのゲート金属膜の剥
離が生ずることがある。この原因はGaAs基体とＷ膜の密
着性や薄膜効果による内部応力に関係している。これら
の密着性や薄膜効果はスパッタ蒸着時の基体温度に影響
され、室温でＷ膜をGaAs基体に蒸着した場合約1000Å程
度膜厚のＷ膜のGaAs基体に対する引っ張り応力は1.7×1
010dyn/cm2であり、これに対し基体温度150℃で蒸着し
た場合９×109dyn/cm2と約半分に減少させることができ
る。しかし、さらに基体温度を上げると、基体中のAs原
子を蒸発させることになり、500℃以上においては、こ
の現象は顕著である。また蒸着時の基体温度はＷ膜の抵
抗率にも影響し、この抵抗率は、25℃では大きく、温度
を上げることにより低くなり、100℃以上の温度ではほ
ぼ一定となる。従ってGaAs基体にＷ膜をスパッタ蒸着す
る際の基体温度は、100℃〜450℃の温度領域が良い。
またGaAs MESFETのショットキ特性は、スパッタ蒸着
時のスパッタ圧に影響される。第２図はスパッタ圧1mTo
rrと24mTorrとで蒸着したＷ膜を用いたショットキキ障
壁の800℃,15分の高温熱処理後の電流電圧特性を表わし
た図であり、GaAs基体のｎ型活性層とＷ膜との接触面積
は８×10-5cm2であり、Ｗ膜厚は1000Åである。第２図
よりスパッタ圧1mTorrで形成したＷ膜はｎ値が1.14、バ
リア高さφＢは0.72Vであり、これに対し24mTorrで形成
したＷ膜はｎ値が1.11、バリア高さφＢは0.66Vとな
り、1mTorrで形成した方がバリア高さは高く好ましい。
スパッタ圧24mTorr以下で形成したＷ膜のバリア高さφ
Ｂは、ｎ型活性層の活性化アニール温度の上昇にともな
ってゆるやかに高くなる。この活性化アニールは一般に
800℃程度で行われ、800℃の活性化アニールにおいて、
バリア高さφＢが0.7Vを越えるためにはスパッタ圧を12
mTorr以下にしなければならない。しかしながらスパッ
タ圧を0.5mTorr以下にした場合、スパッタ蒸着装置にお
けるプラズマの発生が困難となる。従ってGaAs MESFET
の良好なショットキ特性を形成するためのスパッタ圧は
0.5mTorr〜12mTorrの圧力範囲が良い。
時のスパッタ圧に影響される。第２図はスパッタ圧1mTo
rrと24mTorrとで蒸着したＷ膜を用いたショットキキ障
壁の800℃,15分の高温熱処理後の電流電圧特性を表わし
た図であり、GaAs基体のｎ型活性層とＷ膜との接触面積
は８×10-5cm2であり、Ｗ膜厚は1000Åである。第２図
よりスパッタ圧1mTorrで形成したＷ膜はｎ値が1.14、バ
リア高さφＢは0.72Vであり、これに対し24mTorrで形成
したＷ膜はｎ値が1.11、バリア高さφＢは0.66Vとな
り、1mTorrで形成した方がバリア高さは高く好ましい。
スパッタ圧24mTorr以下で形成したＷ膜のバリア高さφ
Ｂは、ｎ型活性層の活性化アニール温度の上昇にともな
ってゆるやかに高くなる。この活性化アニールは一般に
800℃程度で行われ、800℃の活性化アニールにおいて、
バリア高さφＢが0.7Vを越えるためにはスパッタ圧を12
mTorr以下にしなければならない。しかしながらスパッ
タ圧を0.5mTorr以下にした場合、スパッタ蒸着装置にお
けるプラズマの発生が困難となる。従ってGaAs MESFET
の良好なショットキ特性を形成するためのスパッタ圧は
0.5mTorr〜12mTorrの圧力範囲が良い。
またスパッタ蒸着の蒸着レートは、逆方向電流電圧特
性に影響を与える。第３図はショットキゲートとなるＷ
膜のスパッタ蒸着レートを、毎分120Åと500Åで形成し
たGaAs MESFET電流電圧特性を示す図である。この図に
示されるように、蒸着レートは特に逆方向電流電圧特性
に影響を与え、120Å程度の低い蒸着レートで形成した
Ｗショットキゲートの逆方向特性は著しく劣化するの
で、蒸着レートは少なくとも150Å以上にする必要があ
る。このように蒸着レートは高い方が良いが、蒸着レー
ト毎分1000Å以上でＷ膜を形成した場合、Ｗ膜には著し
いピンホールが生じるため微細パターン形成には適しな
い。従って良好なGaAs MESFETを形成するにはＷ膜の蒸
着レートは毎分150Å〜1000Åが良い。
性に影響を与える。第３図はショットキゲートとなるＷ
膜のスパッタ蒸着レートを、毎分120Åと500Åで形成し
たGaAs MESFET電流電圧特性を示す図である。この図に
示されるように、蒸着レートは特に逆方向電流電圧特性
に影響を与え、120Å程度の低い蒸着レートで形成した
Ｗショットキゲートの逆方向特性は著しく劣化するの
で、蒸着レートは少なくとも150Å以上にする必要があ
る。このように蒸着レートは高い方が良いが、蒸着レー
ト毎分1000Å以上でＷ膜を形成した場合、Ｗ膜には著し
いピンホールが生じるため微細パターン形成には適しな
い。従って良好なGaAs MESFETを形成するにはＷ膜の蒸
着レートは毎分150Å〜1000Åが良い。
（実施例） 第１図（ａ）〜（ｃ）本発明の実施例を説明するため
のGaAs MESFETの構造断面図であり、以下図面に沿って
説明する。
のGaAs MESFETの構造断面図であり、以下図面に沿って
説明する。
まず第１図（ａ）に示すように半絶縁性のGaAs基板１
の表面にｎ型活性層２を選択的に形成し、その上にスパ
ッタ装置を用いて、基板温度150℃、Arガスのスパッタ
圧1mTorr、蒸着レート毎分500Åの条件のもとに、Ｗ膜
３を1000Å程度蒸着する。
の表面にｎ型活性層２を選択的に形成し、その上にスパ
ッタ装置を用いて、基板温度150℃、Arガスのスパッタ
圧1mTorr、蒸着レート毎分500Åの条件のもとに、Ｗ膜
３を1000Å程度蒸着する。
次に第１図（ｂ）で示すように、Ｗ膜３の上にNi等の
イオン阻止能のある金属のゲートパターン体４を形成
し、ゲートパターン体４をマスクとしてＷ膜３をサイド
エッチングしてゲート電極５を形成する。しかる後、ゲ
ートパターン体４をマスクとしてイオン注入することに
よりn+領域６を形成し、ゲートパターン体４を除去す
る。しかる後、表面にプラズマCVD法により図示しないS
i3N4膜を1000Å程度厚さに被覆し、As圧雰囲気中で800
℃、20分のn+領域６の活性化アニールを行い、このSi3N
4膜を除去する。
イオン阻止能のある金属のゲートパターン体４を形成
し、ゲートパターン体４をマスクとしてＷ膜３をサイド
エッチングしてゲート電極５を形成する。しかる後、ゲ
ートパターン体４をマスクとしてイオン注入することに
よりn+領域６を形成し、ゲートパターン体４を除去す
る。しかる後、表面にプラズマCVD法により図示しないS
i3N4膜を1000Å程度厚さに被覆し、As圧雰囲気中で800
℃、20分のn+領域６の活性化アニールを行い、このSi3N
4膜を除去する。
次に第１図（ｃ）で示すように、n+領域上にオーミッ
ク電極７を形成し、GaAs MESFETを得る。
ク電極７を形成し、GaAs MESFETを得る。
本発明の実施例によれば、ショットキ障壁をなすＷ膜
３を、基板温度150℃、スパッタ圧1mTorr、蒸着レート
毎分500Åで、スパッタ蒸着しているので、基板１から
ゲート電極５の剥離を防ぎ、ショットキ特性や逆方向電
流電圧特性の良好なGaAs MESFETを得ることができる。
３を、基板温度150℃、スパッタ圧1mTorr、蒸着レート
毎分500Åで、スパッタ蒸着しているので、基板１から
ゲート電極５の剥離を防ぎ、ショットキ特性や逆方向電
流電圧特性の良好なGaAs MESFETを得ることができる。
また本発明の実施例ではアニール時の保護膜として、
プラズマCVD法により形成したSi3N4膜を用いているの
で、第１表に示すような良好なショットキ特性を示す。
プラズマCVD法により形成したSi3N4膜を用いているの
で、第１表に示すような良好なショットキ特性を示す。
（発明の効果） この発明は以上説明したように、GaAs基体のｎ型活性
層上にスパッタ装置を用いて、基板温度150℃、Arガス
のスパッタ圧1mTorr、蒸着レート毎分500Åの条件のも
とにＷ膜を形成し、このＷ膜を選択除去してショットキ
ゲートを形成しているので、密着性、ショットキ特性及
び逆方向電流電圧特性などが良好なGaAs MESFETを得る
ことができる。
層上にスパッタ装置を用いて、基板温度150℃、Arガス
のスパッタ圧1mTorr、蒸着レート毎分500Åの条件のも
とにＷ膜を形成し、このＷ膜を選択除去してショットキ
ゲートを形成しているので、密着性、ショットキ特性及
び逆方向電流電圧特性などが良好なGaAs MESFETを得る
ことができる。
第１図（ａ）〜（ｃ）は本発明の１実施例を説明するた
めの構造断面図、第２図はスパッタ圧を1mTorrと24mTor
rとで蒸着したＷショットキゲートFETの電流電圧特性を
表わす図、第３図は、スパッタ蒸着レートを毎分120Å
と500Åとで蒸着したＷショットキゲートFETの電流電圧
特性を表わす図である。 １……GaAs基板、２……ｎ型活性層、３……Ｗ膜、４…
…ゲートパターン体、５……ゲート電極、６……n+領
域、７……オーミック電極。
めの構造断面図、第２図はスパッタ圧を1mTorrと24mTor
rとで蒸着したＷショットキゲートFETの電流電圧特性を
表わす図、第３図は、スパッタ蒸着レートを毎分120Å
と500Åとで蒸着したＷショットキゲートFETの電流電圧
特性を表わす図である。 １……GaAs基板、２……ｎ型活性層、３……Ｗ膜、４…
…ゲートパターン体、５……ゲート電極、６……n+領
域、７……オーミック電極。
フロントページの続き (56)参考文献 特開 昭57−152166（ＪＰ，Ａ) 特開 昭57−152168（ＪＰ，Ａ) 特開 昭59−99776（ＪＰ，Ａ) 特開 昭56−147434（ＪＰ，Ａ) 特開 昭58−177469（ＪＰ，Ａ)
Claims (1)
- 【請求項１】GaAs基板にｎ型活性層を形成する工程と、
該GaAs基板にタングステンからなるゲート金属膜をスパ
ッタリング法により被着し、該ゲート金属膜を選択的に
除去してショットキゲート電極を形成する工程と、該シ
ョットキゲート電極の両側にオーミック電極を形成する
工程とを備えた化合物半導体素子の製造方法において、 前記スパッタリング法を、基板温度を100℃〜450℃、ス
パッタ圧を0.5mTorr〜12mTorr、被着レートを150Å／分
〜1000Å／分の条件下で行うことを特徴とする化合物半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176835A JPH0812868B2 (ja) | 1984-08-27 | 1984-08-27 | 化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176835A JPH0812868B2 (ja) | 1984-08-27 | 1984-08-27 | 化合物半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155966A JPS6155966A (ja) | 1986-03-20 |
| JPH0812868B2 true JPH0812868B2 (ja) | 1996-02-07 |
Family
ID=16020666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176835A Expired - Lifetime JPH0812868B2 (ja) | 1984-08-27 | 1984-08-27 | 化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812868B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147434A (en) * | 1980-04-18 | 1981-11-16 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
| JPS57152166A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| JPS57152168A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| JPS58177469A (ja) * | 1982-04-09 | 1983-10-18 | Fujitsu Ltd | 半導体基板の加熱方法及び加熱装置 |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1984
- 1984-08-27 JP JP59176835A patent/JPH0812868B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155966A (ja) | 1986-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4478881A (en) | Tungsten barrier contact | |
| US4545115A (en) | Method and apparatus for making ohmic and/or Schottky barrier contacts to semiconductor substrates | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JP3079851B2 (ja) | 炭化けい素電子デバイスの製造方法 | |
| JPH0620081B2 (ja) | Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法 | |
| US4954852A (en) | Sputtered metallic silicide gate for GaAs integrated circuits | |
| US5528081A (en) | High temperature refractory metal contact in silicon integrated circuits | |
| JPH0361346B2 (ja) | ||
| JPH0812868B2 (ja) | 化合物半導体素子の製造方法 | |
| US5342793A (en) | Process for obtaining multi-layer metallization of the back of a semiconductor substrate | |
| JPS6257255A (ja) | 化合物半導体装置の製造方法 | |
| US5877031A (en) | Method for forming a metallic barrier layer in semiconductor device | |
| JPH0359580B2 (ja) | ||
| EP0443296B1 (en) | Process for obtaining multilayer metallization of the back of a semiconductor substrate | |
| JPS61290775A (ja) | 半導体装置 | |
| JP2773937B2 (ja) | 半導体装置の製造方法 | |
| JPH0260215B2 (ja) | ||
| JPS6273673A (ja) | 電界効果トランジスタの製造方法 | |
| JP3072335B2 (ja) | 電界効果トランジスタの製造方法 | |
| EP0455284A1 (en) | Method for applying metal silicides to silicon | |
| JPS60225477A (ja) | 電極の形成方法 | |
| JPH01194468A (ja) | オーミック電極構造 | |
| JPS61174671A (ja) | シヨツトキ接合型半導体装置及びその製法 | |
| JPS6390127A (ja) | オ−ミツク電極の形成方法 | |
| JPS60138917A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |