JPS6273673A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6273673A JPS6273673A JP21220185A JP21220185A JPS6273673A JP S6273673 A JPS6273673 A JP S6273673A JP 21220185 A JP21220185 A JP 21220185A JP 21220185 A JP21220185 A JP 21220185A JP S6273673 A JPS6273673 A JP S6273673A
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- metallic film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、電界効果トランジスタの製造方法に関し、
特にＧａＡｓ半導体基板に形成されるショットキバリヤ
接合形の電界効果トランジスタの製造方法に関するもの
である。
特にＧａＡｓ半導体基板に形成されるショットキバリヤ
接合形の電界効果トランジスタの製造方法に関するもの
である。
［発明の技術的背景］
ショットキバリ１７ゲー１−電界効果トランジスタ（以
下には５ＢＦＥＴと略記する）のうち、基板がＧａＡＳ
で構成されているＭＥＳＦＥＴは特に高周波特性に優れ
ているため、マイクロ波用素子として広く用いられてい
るが、近年では更にＧａＡｓ１Ｃの構成素子としても、
更に改良された製造方法が求められている。
下には５ＢＦＥＴと略記する）のうち、基板がＧａＡＳ
で構成されているＭＥＳＦＥＴは特に高周波特性に優れ
ているため、マイクロ波用素子として広く用いられてい
るが、近年では更にＧａＡｓ１Ｃの構成素子としても、
更に改良された製造方法が求められている。
ＧａＡｓＭＥＳＦＥＴの製造方法としては種々のものが
知られているが、現在主流となっている方法は、ショッ
トキバリＶとなるゲート電極を一種もしくは二種以上の
金属を積層して構成する一方、活性層並びにソース電極
及びドレイン電極下のＮ＋導電層をイオン注入法を利用
して形成する方法である。 また、この方法において、
イオン注入の方法とゲート電極の形成方法には次のよう
な方法が行われていた。
知られているが、現在主流となっている方法は、ショッ
トキバリＶとなるゲート電極を一種もしくは二種以上の
金属を積層して構成する一方、活性層並びにソース電極
及びドレイン電極下のＮ＋導電層をイオン注入法を利用
して形成する方法である。 また、この方法において、
イオン注入の方法とゲート電極の形成方法には次のよう
な方法が行われていた。
すなわち、イオン注入方法としては、金属膜を透過して
半導体基板内に不純物イオンを注入する方法と、活性化
アニールの時に用いる絶縁性保護膜を透過して半導体基
板内に不純物イオンを注入する方法とがあり、一方、多
層金３のゲート電極形成方法としては、異種金属を多層
に蒸着させて形成する方法と、添加元素の濃度が互いに
異なる同種金属層を多層に積層さけて形成する方法とが
行われている。
半導体基板内に不純物イオンを注入する方法と、活性化
アニールの時に用いる絶縁性保護膜を透過して半導体基
板内に不純物イオンを注入する方法とがあり、一方、多
層金３のゲート電極形成方法としては、異種金属を多層
に蒸着させて形成する方法と、添加元素の濃度が互いに
異なる同種金属層を多層に積層さけて形成する方法とが
行われている。
［背碩技術の問題点］
前記のごとき従来方法には、次のような問題点があった
。
。
（ｉ ） 活性化アニールに用いる絶縁付保護膜を通
してイオン注入を行う方法では、この膜を形成せずに直
接イオン注入を行った場合に比べて基板表面のキャリＸ
７ａ度が高くなるとともにイオン注入による基板の損傷
が小さいという効果があるが、イオン注入後の工程では
該保ｊｌ！膜を除去してからグー１−電極を蒸着するこ
とになるため、該保護膜除去後に露出した半導体基板表
面がその侵の工程で種々の物理的及び化学的処理によっ
て汚染され、その結果、ショットキ特性が不安定であっ
たり、活性層の特性が不均一な素子を生じやすかった。
してイオン注入を行う方法では、この膜を形成せずに直
接イオン注入を行った場合に比べて基板表面のキャリＸ
７ａ度が高くなるとともにイオン注入による基板の損傷
が小さいという効果があるが、イオン注入後の工程では
該保ｊｌ！膜を除去してからグー１−電極を蒸着するこ
とになるため、該保護膜除去後に露出した半導体基板表
面がその侵の工程で種々の物理的及び化学的処理によっ
て汚染され、その結果、ショットキ特性が不安定であっ
たり、活性層の特性が不均一な素子を生じやすかった。
（１１） 金属膜を透して半導体基板内にイオン注入
する方法においても、イオン注入後に該金属膜は除去さ
れてゲート電極として使用されることはなかった。 な
ぜなら、一般に金属膜のイオン透過性は絶縁性保護膜に
くらべて小さいため、前記（＋ ）の方法よりイオン注
入量が小さくなる。
する方法においても、イオン注入後に該金属膜は除去さ
れてゲート電極として使用されることはなかった。 な
ぜなら、一般に金属膜のイオン透過性は絶縁性保護膜に
くらべて小さいため、前記（＋ ）の方法よりイオン注
入量が小さくなる。
それ故、この方法の場合、該金属膜の厚さは最大５〜１
００大の範囲に制限されることになるが、そのためゲー
ト電極として使用するとゲートのシート抵抗が高くなり
、ＦＥＴの高速動作が妨げられることとなり、より高い
周波数で動作し得る素子を形成することが不可能となる
からである。
００大の範囲に制限されることになるが、そのためゲー
ト電極として使用するとゲートのシート抵抗が高くなり
、ＦＥＴの高速動作が妨げられることとなり、より高い
周波数で動作し得る素子を形成することが不可能となる
からである。
（ｉｉｉ ） ゲート電極が多層金属からなる従来の
方法では、構成金属が同種金属、異種金属いずれの場合
にあっても、ゲート電極下部を形成する下層金属膜が活
性層及びＮ＋導電層のイオン注入透過膜として利用され
ることがなかった。 その結果、前記（ｉ ） （ｉ
ｉ）の方法と同様、半導体基板表面はイオン注入時の損
傷が生じたり、また、その後の工程における酸化やエツ
チングの影響を受は活性層や表面特性は劣化されていた
。
方法では、構成金属が同種金属、異種金属いずれの場合
にあっても、ゲート電極下部を形成する下層金属膜が活
性層及びＮ＋導電層のイオン注入透過膜として利用され
ることがなかった。 その結果、前記（ｉ ） （ｉ
ｉ）の方法と同様、半導体基板表面はイオン注入時の損
傷が生じたり、また、その後の工程における酸化やエツ
チングの影響を受は活性層や表面特性は劣化されていた
。
［発明の目的］
この発明の目的は、前記のごとき従来方法における問題
点を解決し、イオン注入後に活性層表面を汚染劣化させ
ることなく、またゲートのシート抵抗が低く、且つ高い
相互〕ンダクタンスを有する均一な特性の高周波ＦＥＴ
を製造することができる５ＢＦＥＴの製造方法を促供す
ることである。
点を解決し、イオン注入後に活性層表面を汚染劣化させ
ることなく、またゲートのシート抵抗が低く、且つ高い
相互〕ンダクタンスを有する均一な特性の高周波ＦＥＴ
を製造することができる５ＢＦＥＴの製造方法を促供す
ることである。
［発明のａ！要］
この発明による方法は、最終的にゲート電極が高融点金
属又はその化合物からなる第一及び第二の金属膜の多層
金属で構成されるが、該第一金属膜は、それを透して半
導体基板内に活性層形成のためのイオン注入を行ない、
さらに活性層の７二−ル保護膜として利用するとともに
グー１−電極下部として第二金属膜とともにゲート電極
を形成する。 一方、第二金属膜は、第一金属膜を被覆
して素子形成に利用するとともに、ゲート電極り部とし
て第一金属膜とともにゲート電極を形成することを特徴
とするものである。
属又はその化合物からなる第一及び第二の金属膜の多層
金属で構成されるが、該第一金属膜は、それを透して半
導体基板内に活性層形成のためのイオン注入を行ない、
さらに活性層の７二−ル保護膜として利用するとともに
グー１−電極下部として第二金属膜とともにゲート電極
を形成する。 一方、第二金属膜は、第一金属膜を被覆
して素子形成に利用するとともに、ゲート電極り部とし
て第一金属膜とともにゲート電極を形成することを特徴
とするものである。
本発明方法では、活性層形成のためのイオン注入が第一
金属膜を透して行われるので、イオン注入時のチャネリ
ングやチャージアップがなくなるとともに、表面近傍に
高８１度でキャリヤの分布があるように行われる。 ま
た、活性層のアニール時に該第一金属膜が保護膜どして
利用されさらにゲート電極として残されるため、活性層
表面が工程中露出せず、その結果酸化や有害イオン等に
よって汚染劣化されることがない。 さらに第一及び第
二金属膜が厚いゲート電極を構成するため、ゲート電極
のシート抵抗が低減する。
金属膜を透して行われるので、イオン注入時のチャネリ
ングやチャージアップがなくなるとともに、表面近傍に
高８１度でキャリヤの分布があるように行われる。 ま
た、活性層のアニール時に該第一金属膜が保護膜どして
利用されさらにゲート電極として残されるため、活性層
表面が工程中露出せず、その結果酸化や有害イオン等に
よって汚染劣化されることがない。 さらに第一及び第
二金属膜が厚いゲート電極を構成するため、ゲート電極
のシート抵抗が低減する。
本発明方法の好ましい特許請求の範囲第２項の実施態様
は、第一金属膜が、活性層のイオン注入及びその活性化
アニールのためばかりでなく、Ｎ＋導電層のイオン注入
透過膜及びその活性化アニール保護膜としても利用され
るものである。
は、第一金属膜が、活性層のイオン注入及びその活性化
アニールのためばかりでなく、Ｎ＋導電層のイオン注入
透過膜及びその活性化アニール保護膜としても利用され
るものである。
該実施態様では、Ｎ１導電層も表面近傍に高濃度に形成
されるため、ソース及びドレインの接触抵抗を低減する
。 また、第一金ａ膜が基板の全面を被覆して基板に加
わる熱処理不均一応力のクッションになるので、熱処理
されたときドープされた不純物原子の異常再拡散が防止
される。、 そして、第一金属膜としてタングステンナ
イトライド、タングステンシリサイドの高融点金属化合
物を使用すると、それ自体ＧａＡｓ基板に対して熱応力
を生じないので特に好ましい。
されるため、ソース及びドレインの接触抵抗を低減する
。 また、第一金ａ膜が基板の全面を被覆して基板に加
わる熱処理不均一応力のクッションになるので、熱処理
されたときドープされた不純物原子の異常再拡散が防止
される。、 そして、第一金属膜としてタングステンナ
イトライド、タングステンシリサイドの高融点金属化合
物を使用すると、それ自体ＧａＡｓ基板に対して熱応力
を生じないので特に好ましい。
しかも本発明では、第二金属膜が第一金属膜とともに素
子形成に有効に利用できるのでＧａΔＳＭＥＳＦＥＴを
効率よく製造することができる。
子形成に有効に利用できるのでＧａΔＳＭＥＳＦＥＴを
効率よく製造することができる。
［発明の実施例］
以下に図面を参照して本発明方法の主要工程について説
明する。
明する。
第一実施例では、第２図（ａ ）に示すように、まず、
ＧａＡｓ製の半絶縁性基板１の上にたとえばＷＮ（タン
グステンナイトライド）から成る第一の金属膜２を１０
０Ｘ以下の膜厚で全面蒸着する。
ＧａＡｓ製の半絶縁性基板１の上にたとえばＷＮ（タン
グステンナイトライド）から成る第一の金属膜２を１０
０Ｘ以下の膜厚で全面蒸着する。
この上に活性層形成のためのイＡ゛ン汗入用開口３ａを
有するレジストパターン３を第２図（ｂ ）に示すよう
に形成し、この間口３ａ内に露出した第一の金属膜２を
透過して不純物を基板１内にイオン注入し、活性層とな
るべきイオン注入領域４を形成する。 次にレジストパ
ターン３を剥離した侵、第２図（Ｃ）に示すように第一
の金属膜２の上にＭＯから成る第二の金属膜５を厚さ５
００〜２０００人で蒸着する。 そして、この上にゲー
ト電極とほぼ同形のレジストパターン６（もしくはＳｉ
Ｏ２など絶縁物からなる、あるいはレジストと絶縁物の
複合層からなるパターン）を第２図（ｄ ）の如く形成
した後、該レジストパターン６をマスクとして第二の金
１ｆｆｉｌＱ５をエツチングして第２図（ｅ ）のよう
にゲート電極上部７を形成する。
有するレジストパターン３を第２図（ｂ ）に示すよう
に形成し、この間口３ａ内に露出した第一の金属膜２を
透過して不純物を基板１内にイオン注入し、活性層とな
るべきイオン注入領域４を形成する。 次にレジストパ
ターン３を剥離した侵、第２図（Ｃ）に示すように第一
の金属膜２の上にＭＯから成る第二の金属膜５を厚さ５
００〜２０００人で蒸着する。 そして、この上にゲー
ト電極とほぼ同形のレジストパターン６（もしくはＳｉ
Ｏ２など絶縁物からなる、あるいはレジストと絶縁物の
複合層からなるパターン）を第２図（ｄ ）の如く形成
した後、該レジストパターン６をマスクとして第二の金
１ｆｆｉｌＱ５をエツチングして第２図（ｅ ）のよう
にゲート電極上部７を形成する。
次に該レジストパターン６を剥離した債、新たにレジス
ト膜を全面に被着させ、該レジスト膜をパターニングし
て第２図（ｆ）のごときレジストパターン８を形成する
ことによりゲート電極下部７の両側にソース及びドレイ
ン形成用のイオン注入のための開口を形成する。 そし
て、ゲート電極上部７とレジストパターン８をストッパ
ーとしてゲート電極上部７の両側に露出している第一の
金属膜２を透過して基板１内に第２図（０）のように不
純物をイオン注入し、前記イオン注入領域４を挾んでソ
ース及びドレインの導電層となるべき二つのＮ＋イオン
注入領［９を形成する。 しかる後、レジストパターン
８を剥離し、第２図（ｈ ）の如く絶縁膜１０を全面に
被着させて該絶縁膜１０を第一金属膜２及びゲート電極
上部７とともに活性化アニール時の保護膜とした後、８
００℃前侵で５〜４０分間、活性化アニールを行って前
記各イオン注入領域の活性化と結晶回復を行うことによ
り、前記イオン注入領域をそれぞれ活性層１１並びにソ
ースＮ＋導電層１２及びドレインＮ＋導電層１３に形成
する。 アニールはアルシン雰囲気のキャップレスアニ
ール、ランプアニール、その他を採用してもよい。
ト膜を全面に被着させ、該レジスト膜をパターニングし
て第２図（ｆ）のごときレジストパターン８を形成する
ことによりゲート電極下部７の両側にソース及びドレイ
ン形成用のイオン注入のための開口を形成する。 そし
て、ゲート電極上部７とレジストパターン８をストッパ
ーとしてゲート電極上部７の両側に露出している第一の
金属膜２を透過して基板１内に第２図（０）のように不
純物をイオン注入し、前記イオン注入領域４を挾んでソ
ース及びドレインの導電層となるべき二つのＮ＋イオン
注入領［９を形成する。 しかる後、レジストパターン
８を剥離し、第２図（ｈ ）の如く絶縁膜１０を全面に
被着させて該絶縁膜１０を第一金属膜２及びゲート電極
上部７とともに活性化アニール時の保護膜とした後、８
００℃前侵で５〜４０分間、活性化アニールを行って前
記各イオン注入領域の活性化と結晶回復を行うことによ
り、前記イオン注入領域をそれぞれ活性層１１並びにソ
ースＮ＋導電層１２及びドレインＮ＋導電層１３に形成
する。 アニールはアルシン雰囲気のキャップレスアニ
ール、ランプアニール、その他を採用してもよい。
次いで第２図（ｉ）の如く絶縁膜１０を剥離した後、ゲ
ート電極上部７をマスクにして第一の金属膜２を反応性
イオンエツチングすることにより、第２図（ｊ ＞に示
したようにゲート電極上部７と自己整合するゲート電極
下部１４が形成される。
ート電極上部７をマスクにして第一の金属膜２を反応性
イオンエツチングすることにより、第２図（ｊ ＞に示
したようにゲート電極上部７と自己整合するゲート電極
下部１４が形成される。
そして更にアルミニウム等の第三の金属膜の蒸着、レジ
ストパターンの形成、該レジストパターンをマスクとし
て第三の金属膜の選択的エツチング等の工程を経て第２
図（ｋ）に示すように、ソースＮ＋導電層１２及びドレ
インＮ＋導電層１３にオーミック接触するソース電極１
５及びドレイン電極１６を形成して素子形成工程を終了
する。
ストパターンの形成、該レジストパターンをマスクとし
て第三の金属膜の選択的エツチング等の工程を経て第２
図（ｋ）に示すように、ソースＮ＋導電層１２及びドレ
インＮ＋導電層１３にオーミック接触するソース電極１
５及びドレイン電極１６を形成して素子形成工程を終了
する。
その結果、本発明方法によれば、第１図に示すように、
ゲート電極１７の上部７がＭＯ等の第二の金ＢＷＡで構
成されるとともにゲート電極１７の下部１４がＷＮ等の
第一の金属膜で構成されたＧａＡＳＭＥＳＦＥＴが得ら
れる。
ゲート電極１７の上部７がＭＯ等の第二の金ＢＷＡで構
成されるとともにゲート電極１７の下部１４がＷＮ等の
第一の金属膜で構成されたＧａＡＳＭＥＳＦＥＴが得ら
れる。
なお、第一の金属膜２はＷＮでなく、タングステン単体
であってもよく、また第二の金属膜５はＭＯ化合物であ
ってもよいことは勿論であるが、ＷやＭＯ以外の高融点
金属もしくはその化合物で構成してもよい。
であってもよく、また第二の金属膜５はＭＯ化合物であ
ってもよいことは勿論であるが、ＷやＭＯ以外の高融点
金属もしくはその化合物で構成してもよい。
第３図は別の第二実施例の工程を示したものである。
第一実施例とは第２図（ｅ ）までの工程が同じで、次
にレジストパターン６を剥離し、第３図（ａ）のように
、酸化ｇｌ１８を全面に堆積し、さらにレジスト［０１
９を被覆する。 これをエッチバックすれば、第３図（
ｂ）のようにゲート電極上部７の側壁にサイドウオール
２０を残すことができる。 これにあらたにレジスト膜
を全面に被着させ、該レジスト膜をバターニングしてＮ
１導電層・イオン注入のためのス（−ツバ−を形成して
、第３図（Ｃ）のようにイオン注入をすれば、ゲート電
極からサイドウオール２０による所定オフセット寸法を
隔てたＮ１イオン注入領域２１（Ｎ＋導電層）が形成さ
れたＧａＡｓＭＥＳＦＥＴを得ることができる。
第一実施例とは第２図（ｅ ）までの工程が同じで、次
にレジストパターン６を剥離し、第３図（ａ）のように
、酸化ｇｌ１８を全面に堆積し、さらにレジスト［０１
９を被覆する。 これをエッチバックすれば、第３図（
ｂ）のようにゲート電極上部７の側壁にサイドウオール
２０を残すことができる。 これにあらたにレジスト膜
を全面に被着させ、該レジスト膜をバターニングしてＮ
１導電層・イオン注入のためのス（−ツバ−を形成して
、第３図（Ｃ）のようにイオン注入をすれば、ゲート電
極からサイドウオール２０による所定オフセット寸法を
隔てたＮ１イオン注入領域２１（Ｎ＋導電層）が形成さ
れたＧａＡｓＭＥＳＦＥＴを得ることができる。
第４図はオフセットを挿入する別の第三実施例の工程を
示したものである。 第一実施例の第２図（１）の工程
で、第一の金属膜２を反応性イオンエツチングに加えて
、制御性のよくかつサイドエツチングのできるプラズマ
エツチングなどの方法を併用すれば、第４図のようにゲ
ート電極下部２２とＮ１導電層１２．１３との１にサイ
ドエツチングによるオフセットを入れることかできる。
示したものである。 第一実施例の第２図（１）の工程
で、第一の金属膜２を反応性イオンエツチングに加えて
、制御性のよくかつサイドエツチングのできるプラズマ
エツチングなどの方法を併用すれば、第４図のようにゲ
ート電極下部２２とＮ１導電層１２．１３との１にサイ
ドエツチングによるオフセットを入れることかできる。
第５図は、活性化アニール工程が異なる第四実施例の工
程を示したちのである。 この実施例では、Ｎ” ＩＪ
［１１２，１３についてアルシン雰囲気下のキャップレ
スアニールがなされるが、活性層については第一金属膜
２５及び第二金属膜２６並びに絶縁物６（複合レジスト
の絶縁物が残されたもの）によって保護されている。
程を示したちのである。 この実施例では、Ｎ” ＩＪ
［１１２，１３についてアルシン雰囲気下のキャップレ
スアニールがなされるが、活性層については第一金属膜
２５及び第二金属膜２６並びに絶縁物６（複合レジスト
の絶縁物が残されたもの）によって保護されている。
［発明の効果］
以上に説明した本発明方法によれば次のような効果を得
ることができる。
ることができる。
（１） 従来の製造方法では活性層イオン注入領域の表
面がイオン注入後に酸化、汚染、エツチング等の好まし
くない状況に曝されていたため、ショットギ特性が不安
定であったり、或いは活性層の特性が不均一であったり
したのに対し、本発明の方法ではイオン注入領域が全工
程中筒−の金属膜２によって被覆されているため、ショ
ット４：特性やＦＥＴＶｆ性の安定した素子が得られる
。
面がイオン注入後に酸化、汚染、エツチング等の好まし
くない状況に曝されていたため、ショットギ特性が不安
定であったり、或いは活性層の特性が不均一であったり
したのに対し、本発明の方法ではイオン注入領域が全工
程中筒−の金属膜２によって被覆されているため、ショ
ット４：特性やＦＥＴＶｆ性の安定した素子が得られる
。
（１１） 本発明の方法では、第一の金属膜２を通し
てイオン注入を行ない、イオン注入時のチャネリングや
チャージアップがなく且つ導電層のキャリヤ分布が基板
表面近くに形成され、従って高い相Ｈコンダクタンスの
均一特性のＦＥＴが得られる。
てイオン注入を行ない、イオン注入時のチャネリングや
チャージアップがなく且つ導電層のキャリヤ分布が基板
表面近くに形成され、従って高い相Ｈコンダクタンスの
均一特性のＦＥＴが得られる。
（ｉｉｉ ） ゲート電極が多層積層によって厚く形
成されているため、ゲートの寄生抵抗が小さくなり、そ
の結果、高周波動作可能なＦＥＴがＬ７られる。
成されているため、ゲートの寄生抵抗が小さくなり、そ
の結果、高周波動作可能なＦＥＴがＬ７られる。
また好ましい実施態様によれば、
（ｉｖ） 全面に金属膜２を形成した状態でＮ″導電
層のイオン注入及びアニールを行うため、ソース・ドレ
インの接触抵抗が低減したＦＥＴが１ｑられるとともに
、ドープされた不純物原子の異常再拡散が小さくなり、
その結果、短チヤネル効果の小さいＦＥＴが得られる。
層のイオン注入及びアニールを行うため、ソース・ドレ
インの接触抵抗が低減したＦＥＴが１ｑられるとともに
、ドープされた不純物原子の異常再拡散が小さくなり、
その結果、短チヤネル効果の小さいＦＥＴが得られる。
（Ｖ） 第一の金属膜２に制御性よく１大イド１ツチ
を入れることにより、ソース・ドレイン領域とゲートｆ
ｆ１ｔｉにオフセットを入れることができ、ゲート・ソ
ース間、ゲート・ドレイン問におけるリーク電流を防ぐ
ことができる。
を入れることにより、ソース・ドレイン領域とゲートｆ
ｆ１ｔｉにオフセットを入れることができ、ゲート・ソ
ース間、ゲート・ドレイン問におけるリーク電流を防ぐ
ことができる。
第１図は本発明方法で製造されるＧａＡｓＭＥＳＦＥＴ
の所面図、第２図（ａ ）乃至第２図（ｋ）は本発明方
法第一実施例の工程を示す断面図、第３図（ａ ）乃至
第３図（Ｃ）は第二実施例の主要工程を示す断面図、第
４図、第５図はそれぞれ第三実施例、第四実施例の主要
工程を示ず断面図である。 １・・・半導体基板、 ２・・・第一の金属膜、 ３・
・・レジストパターン、 ４・・・活性層イオン注入ｉ
域、５・・・第二の金属膜、 ６・・・レジストパター
ン、７．２６・・・ゲート電極上部、 ８・・・レジス
トパターン、 ９，２１・・・Ｎ＋導電層イオン注入領
域、１０・・・絶縁膜、 １１・・・活性層、 １２・
・・ソースＮ＋導電層、 １３・・・ドレインＮ＋導電
層、１４．２２．２５・・・ゲート電極下部、 １５
・・・ソース電極、 １６・・・ドレイン電極、 １７
・・・ゲート電極、 ２０・・・サイドウオール。 第１図 第２図 第２図 第２図 第３図 第４図 第５図 １、事件の表示 昭和６０年特許願第２１２２０１
１、発明の名称 電界効果トランジスタの’ｌｊＪ
造方法３、補正をする者 事件との関係 特許出願人 神奈川県用崎市幸区堀用町７２番地 ６、補正により増加する発明の数 Ｏ８、補正の内
容 （１） 特許請求の範囲 別紙のとおり（２） 明
細書第７頁第８〜１２行の、「本発明方法の好ましい・
・・・・・利用されるものである。」を、 ｒ 本発明方法の好ましい実施態様は、第一金属膜が、
活性層のイオン注入及びその活性化アニールのためばか
りでなく、Ｎ”導電層のイオン注入透過膜としても（特
許請求の範囲第２項）またＮ＋′４電層のイオン注入透
過膜及びその活性化アニール保護膜としても（特許請求
の範囲第３項）利用されるものである。」と補正する。 （別紙） 特許請求の範囲 １ 半導体基板の上に高融点金属又はその化合物から成
る第一の金属膜を形成する工程と、該第一の金属膜を透
して該半導体基板内に活性層形成用不純物をイオン注入
する工程と、該第一の金属膜上に高融点金属又はその化
合物から成る第二の金属膜を形成する工程と、該第一及
び第二の金属膜から成るショットキーゲート電極を形成
する工程とを含む電界効果トランジスタの製造方法。 し 第二の金属膜の形成Ｔ稈ないしゲート電極の形成工
程が、該第二の金属膜を選択的にエツチングしてゲート
Ｎ極上部を形成する工程と、該ゲート電極上部をストッ
パーとするとともに該第一の金属膜を透して該半導体基
板内にソース電極及びドレイン電極下のＮ”導電層形成
用の不純物をイオン注入する工程と、活性層及びＮ＋導
電層の活性化アニール後に該ゲート電極上部をマスクと
し該第一の金属膜をエツチングしてゲート電極下部を形
成する工程とからなる特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。 ４ 第一の金属膜がタングステンナイトライド又はタン
グステンシリサイドからなる特許請求の範囲第１項ない
し第３項いずれか記載の電界効果トランジスタの製造方
法。
の所面図、第２図（ａ ）乃至第２図（ｋ）は本発明方
法第一実施例の工程を示す断面図、第３図（ａ ）乃至
第３図（Ｃ）は第二実施例の主要工程を示す断面図、第
４図、第５図はそれぞれ第三実施例、第四実施例の主要
工程を示ず断面図である。 １・・・半導体基板、 ２・・・第一の金属膜、 ３・
・・レジストパターン、 ４・・・活性層イオン注入ｉ
域、５・・・第二の金属膜、 ６・・・レジストパター
ン、７．２６・・・ゲート電極上部、 ８・・・レジス
トパターン、 ９，２１・・・Ｎ＋導電層イオン注入領
域、１０・・・絶縁膜、 １１・・・活性層、 １２・
・・ソースＮ＋導電層、 １３・・・ドレインＮ＋導電
層、１４．２２．２５・・・ゲート電極下部、 １５
・・・ソース電極、 １６・・・ドレイン電極、 １７
・・・ゲート電極、 ２０・・・サイドウオール。 第１図 第２図 第２図 第２図 第３図 第４図 第５図 １、事件の表示 昭和６０年特許願第２１２２０１
１、発明の名称 電界効果トランジスタの’ｌｊＪ
造方法３、補正をする者 事件との関係 特許出願人 神奈川県用崎市幸区堀用町７２番地 ６、補正により増加する発明の数 Ｏ８、補正の内
容 （１） 特許請求の範囲 別紙のとおり（２） 明
細書第７頁第８〜１２行の、「本発明方法の好ましい・
・・・・・利用されるものである。」を、 ｒ 本発明方法の好ましい実施態様は、第一金属膜が、
活性層のイオン注入及びその活性化アニールのためばか
りでなく、Ｎ”導電層のイオン注入透過膜としても（特
許請求の範囲第２項）またＮ＋′４電層のイオン注入透
過膜及びその活性化アニール保護膜としても（特許請求
の範囲第３項）利用されるものである。」と補正する。 （別紙） 特許請求の範囲 １ 半導体基板の上に高融点金属又はその化合物から成
る第一の金属膜を形成する工程と、該第一の金属膜を透
して該半導体基板内に活性層形成用不純物をイオン注入
する工程と、該第一の金属膜上に高融点金属又はその化
合物から成る第二の金属膜を形成する工程と、該第一及
び第二の金属膜から成るショットキーゲート電極を形成
する工程とを含む電界効果トランジスタの製造方法。 し 第二の金属膜の形成Ｔ稈ないしゲート電極の形成工
程が、該第二の金属膜を選択的にエツチングしてゲート
Ｎ極上部を形成する工程と、該ゲート電極上部をストッ
パーとするとともに該第一の金属膜を透して該半導体基
板内にソース電極及びドレイン電極下のＮ”導電層形成
用の不純物をイオン注入する工程と、活性層及びＮ＋導
電層の活性化アニール後に該ゲート電極上部をマスクと
し該第一の金属膜をエツチングしてゲート電極下部を形
成する工程とからなる特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。 ４ 第一の金属膜がタングステンナイトライド又はタン
グステンシリサイドからなる特許請求の範囲第１項ない
し第３項いずれか記載の電界効果トランジスタの製造方
法。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の上に高融点金属又はその化合物から成
る第一の金属膜を形成する工程と、該第一の金属膜を透
して該半導体基板内に活性層形成用不純物をイオン注入
する工程と、該第一の金属膜上に高融点金属又はその化
合物から成る第二の金属膜を形成する工程と、該第一及
び第二の金属膜から成るショットキゲート電極を形成す
る工程とを含む電界効果トランジスタの製造方法。 ２ 第二の金属膜の形成工程ないしゲート電極の形成工
程が、該第二の金属膜を選択的にエッチングしてゲート
電極上部を形成する工程と、該ゲート電極上部をストッ
パーとするとともに該第一の金属膜を透して該半導体基
板内にソース電極及びドレイン電極下のＮ＾＋導電層形
成用の不純物をイオン注入する工程と、活性層及びＮ＾
＋導電層の活性化アニール後に該ゲート電極上部をマス
クとし該第一の金属膜をエッチングしてゲート電極下部
を形成する工程とからなる特許請求の範囲第１項記載の
電界効果トランジスタの製造方法。 ３ 第一の金属膜がタングステンナイトライド又はタン
グステンシリサイドからなる特許請求の範囲第１項又は
第２項いずれか記載の電界効果トランジスタの製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220185A JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
| US07/688,711 US5187111A (en) | 1985-09-27 | 1991-04-23 | Method of manufacturing Schottky barrier gate FET |
| US07/941,151 US5405792A (en) | 1985-09-27 | 1992-09-04 | Method of manufacturing schottky barrier gate type fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220185A JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198925A Division JP2567845B2 (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273673A true JPS6273673A (ja) | 1987-04-04 |
| JPH0257340B2 JPH0257340B2 (ja) | 1990-12-04 |
Family
ID=16618592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220185A Granted JPS6273673A (ja) | 1985-09-27 | 1985-09-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273673A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0244840A3 (en) * | 1986-05-09 | 1988-01-07 | Kabushiki Kaisha Toshiba | Method of manufacturing mes fet |
| JPS6445174A (en) * | 1987-08-13 | 1989-02-17 | Nippon Telegraph & Telephone | Field-effect transistor |
| JPS6445175A (en) * | 1987-08-14 | 1989-02-17 | Nippon Telegraph & Telephone | Gallium arsenide field-effect transistor |
-
1985
- 1985-09-27 JP JP21220185A patent/JPS6273673A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0244840A3 (en) * | 1986-05-09 | 1988-01-07 | Kabushiki Kaisha Toshiba | Method of manufacturing mes fet |
| US5143856A (en) * | 1986-05-09 | 1992-09-01 | Kabushiki Kaisha Toshiba | Method of manufacturing MES FET |
| JPS6445174A (en) * | 1987-08-13 | 1989-02-17 | Nippon Telegraph & Telephone | Field-effect transistor |
| JPS6445175A (en) * | 1987-08-14 | 1989-02-17 | Nippon Telegraph & Telephone | Gallium arsenide field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257340B2 (ja) | 1990-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |