JPH0812930B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0812930B2 JPH0812930B2 JP4329285A JP32928592A JPH0812930B2 JP H0812930 B2 JPH0812930 B2 JP H0812930B2 JP 4329285 A JP4329285 A JP 4329285A JP 32928592 A JP32928592 A JP 32928592A JP H0812930 B2 JPH0812930 B2 JP H0812930B2
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＥＳ電界効果トランジスタ（以下ＦＥＴと記す）を含
む半導体装置に関する。
ＭＥＳ電界効果トランジスタ（以下ＦＥＴと記す）を含
む半導体装置に関する。
【０００２】
【従来の技術】マイクロ波帯のパワーＦＥＴには電子速
度が速いＧａＡｓなどの化合物半導体が利用されてい
る。
度が速いＧａＡｓなどの化合物半導体が利用されてい
る。
【０００３】図８は従来のパワーＦＥＴの一例を示す平
面図である。
面図である。
【０００４】半絶縁性ＧａＡｓ基板の表面部に約２５０
μｍ×０．８ｍｍの面積のｎ型の能動層２Ａを設け、４
８本のフィンガ状のゲート電極Ｇ（ゲート長１μｍ）を
設け、各ゲート電極の両側にそれぞれソース電極Ｓおよ
びドレイン電極Ｄを配置してある。ＧＰはゲート電極に
接続されるゲート電極パッド、ＳＰはソース電極につな
がるソース電極パッド、ＤＰはドレイン電極につながる
ドレイン電極パッドである。
μｍ×０．８ｍｍの面積のｎ型の能動層２Ａを設け、４
８本のフィンガ状のゲート電極Ｇ（ゲート長１μｍ）を
設け、各ゲート電極の両側にそれぞれソース電極Ｓおよ
びドレイン電極Ｄを配置してある。ＧＰはゲート電極に
接続されるゲート電極パッド、ＳＰはソース電極につな
がるソース電極パッド、ＤＰはドレイン電極につながる
ドレイン電極パッドである。
【０００５】ウェーハ状態でＦＥＴの最大ドレイン電流
Ｉｍａｘまたはゲート電圧を零にしたときのドレイン電
流ＩDSS を測定してチップの選別をしようとすると、測
定装置が発信し易く、測定が困難である。これはＦＥＴ
のｇｍが大きいことおよび測定用プローバの寄生インダ
クタンスや寄生容量の影響によると考えられる。
Ｉｍａｘまたはゲート電圧を零にしたときのドレイン電
流ＩDSS を測定してチップの選別をしようとすると、測
定装置が発信し易く、測定が困難である。これはＦＥＴ
のｇｍが大きいことおよび測定用プローバの寄生インダ
クタンスや寄生容量の影響によると考えられる。
【０００６】そこで、本体のＦＥＴの近傍にゲート幅が
２００μｍ〜１ｍｍのチェック用ＦＥＴを形成し、この
チェック用ＦＥＴのＩｍａｘまたはＩDSS を測定してチ
ップ１００の選別を行うようにしてある。２Ａt 、Ｇt
、ＧＰt 、ＤＰt 、およびＳＰt はそれぞれチェック
用ＦＥＴの能動層、ゲート電極、ゲート電極パッド、ド
レイン電極パッドおよびソース電極パッドである。図示
したチェック用ＦＥＴの場合、２Ａt の面積は約０．２
５ｍｍ×０．３ｍｍ、ＤＰt 、ＳＰt の面積は約０．１
ｍｍ×０．２４ｍｍである。チップ１００の面積は、こ
の例の場合、チェック用ＦＥＴを設けることにより、
０．９５ｍｍ×０．８ｍｍから約１．２５ｍｍ×０．８
ｍｍに増大する。
２００μｍ〜１ｍｍのチェック用ＦＥＴを形成し、この
チェック用ＦＥＴのＩｍａｘまたはＩDSS を測定してチ
ップ１００の選別を行うようにしてある。２Ａt 、Ｇt
、ＧＰt 、ＤＰt 、およびＳＰt はそれぞれチェック
用ＦＥＴの能動層、ゲート電極、ゲート電極パッド、ド
レイン電極パッドおよびソース電極パッドである。図示
したチェック用ＦＥＴの場合、２Ａt の面積は約０．２
５ｍｍ×０．３ｍｍ、ＤＰt 、ＳＰt の面積は約０．１
ｍｍ×０．２４ｍｍである。チップ１００の面積は、こ
の例の場合、チェック用ＦＥＴを設けることにより、
０．９５ｍｍ×０．８ｍｍから約１．２５ｍｍ×０．８
ｍｍに増大する。
【０００７】
【発明が解決しようとする課題】上述した従来のパワー
ＦＥＴは本体のＦＥＴの近傍にゲート幅の小さいチェッ
ク用ＦＥＴを配置しているが、チェック用ＦＥＴの３個
のパッド（ＤＰt 、ＧＰt およびＳＰt ）は測定用プロ
ーバと接触させる必要上ある程度の面積を占有するの
で、チップ面積が大きくなるという問題点がある。
ＦＥＴは本体のＦＥＴの近傍にゲート幅の小さいチェッ
ク用ＦＥＴを配置しているが、チェック用ＦＥＴの３個
のパッド（ＤＰt 、ＧＰt およびＳＰt ）は測定用プロ
ーバと接触させる必要上ある程度の面積を占有するの
で、チップ面積が大きくなるという問題点がある。
【０００８】パワーＦＥＴを複数個、整合回路とともに
同一チップに形成した集積回路等の半導体装置において
も同様の問題点がある。
同一チップに形成した集積回路等の半導体装置において
も同様の問題点がある。
【０００９】
【課題を解決するための手段】本発明は、半絶縁性化合
物半導体基板の表面部に形成された能動層と、前記能動
層に被着されたゲート電極とを備えたＭＥＳ電界効果ト
ランジスタを含む半導体装置において、前記能動層とは
独立に前記半絶縁性化合物半導体基板の表面部に形成さ
れ前記能動層と実質上同一の不純物濃度および厚さを有
する抵抗層と、前記抵抗層の両端にそれぞれ接続された
測定用パッドとを有するチェック素子が設けられている
というものである。
物半導体基板の表面部に形成された能動層と、前記能動
層に被着されたゲート電極とを備えたＭＥＳ電界効果ト
ランジスタを含む半導体装置において、前記能動層とは
独立に前記半絶縁性化合物半導体基板の表面部に形成さ
れ前記能動層と実質上同一の不純物濃度および厚さを有
する抵抗層と、前記抵抗層の両端にそれぞれ接続された
測定用パッドとを有するチェック素子が設けられている
というものである。
【００１０】
【実施例】図１は本発明の第１の実施例を示すチップの
平面図、図２は図１のＡ−Ａ線断面図、図３（ａ）は図
１のＺ部拡大平面図、図３（ｂ）は図３（ａ）のＡ−Ａ
線断面図である。
平面図、図２は図１のＡ−Ａ線断面図、図３（ａ）は図
１のＺ部拡大平面図、図３（ｂ）は図３（ａ）のＡ−Ａ
線断面図である。
【００１１】この実施例は、図８を参照して説明した従
来例におけるチェック用ＦＥＴの代りに、能動層２Ａと
同一工程で形成され従って実質上同一の不純物濃度ｎお
よび圧さｔを有する抵抗層２Ｒと、抵抗層２Ｒの両端に
設けた測定用パッド５Ｒ１，５Ｒ２を有するチェック素
子を設けたものである。
来例におけるチェック用ＦＥＴの代りに、能動層２Ａと
同一工程で形成され従って実質上同一の不純物濃度ｎお
よび圧さｔを有する抵抗層２Ｒと、抵抗層２Ｒの両端に
設けた測定用パッド５Ｒ１，５Ｒ２を有するチェック素
子を設けたものである。
【００１２】次に、この実施例の製造方法について説明
する。
する。
【００１３】半絶縁性ＧａＡｓ基板１の表面にＳｉイオ
ンを注入し熱処理を行ない不純物濃度１×１０17ｃｍ
-3、厚さ２００ｎｍのＮ型の能動層２Ａおよび抵抗層２
Ｒを形成する。能動層２Ａの面積は約２５０μｍ×０．
８ｍｍ、抵抗層２Ｒの面積は約７０μｍ×０．６５ｍｍ
である。
ンを注入し熱処理を行ない不純物濃度１×１０17ｃｍ
-3、厚さ２００ｎｍのＮ型の能動層２Ａおよび抵抗層２
Ｒを形成する。能動層２Ａの面積は約２５０μｍ×０．
８ｍｍ、抵抗層２Ｒの面積は約７０μｍ×０．６５ｍｍ
である。
【００１４】次に厚さ８０ｎｍのタングステンシリサイ
ド膜３を被着しパターニングして能動層２Ａの表面を横
断するフィンガ状のゲート電極Ｇ（幅は１μｍ）を４８
本形成する。次に、所定の開孔を有するフォトレジスト
膜を形成し、厚さ１５０ｎｍのＡｕ−Ｇｅ合金膜を蒸着
法で形成し続いて厚さ４０ｎｍのＮｉ膜を形成し、リフ
トオフを行ないオーム性電極４Ｄ，４Ｓ，４Ｒ２を形成
する。次に厚さ１μｍの酸化シリコン膜を堆積しエッチ
バック法による平坦化処理を行ない再び４００ｎｍの酸
化シリコンを堆積し絶縁膜６とする。次に所定の開孔を
設け、金めっきを行なうことによりオーム性電極４Ｓ，
４Ｄ，４Ｒ２に接続する金膜（５Ｓ，５Ｄ，５Ｒ１，５
Ｒ２）および電極パッドＳＰ，ＧＰ，ＤＰを形成する。
チェック素子の測定用パッド５Ｒ１，５Ｒ２の大きさは
約１００μｍ×１００μｍである。
ド膜３を被着しパターニングして能動層２Ａの表面を横
断するフィンガ状のゲート電極Ｇ（幅は１μｍ）を４８
本形成する。次に、所定の開孔を有するフォトレジスト
膜を形成し、厚さ１５０ｎｍのＡｕ−Ｇｅ合金膜を蒸着
法で形成し続いて厚さ４０ｎｍのＮｉ膜を形成し、リフ
トオフを行ないオーム性電極４Ｄ，４Ｓ，４Ｒ２を形成
する。次に厚さ１μｍの酸化シリコン膜を堆積しエッチ
バック法による平坦化処理を行ない再び４００ｎｍの酸
化シリコンを堆積し絶縁膜６とする。次に所定の開孔を
設け、金めっきを行なうことによりオーム性電極４Ｓ，
４Ｄ，４Ｒ２に接続する金膜（５Ｓ，５Ｄ，５Ｒ１，５
Ｒ２）および電極パッドＳＰ，ＧＰ，ＤＰを形成する。
チェック素子の測定用パッド５Ｒ１，５Ｒ２の大きさは
約１００μｍ×１００μｍである。
【００１５】次に、ウェーハ状態で測定用パッド５Ｒ
１，５Ｒ２に探針を接触させてチェック素子のシート抵
抗を測定し不良チップにインカーでマークをつけ、ペレ
ッタイズしマウント工程へ進む。
１，５Ｒ２に探針を接触させてチェック素子のシート抵
抗を測定し不良チップにインカーでマークをつけ、ペレ
ッタイズしマウント工程へ進む。
【００１６】図４は本実施例における本体のＦＥＴの最
大電流Ｉｍａｘとチェック素子のシート抵抗ＲN との相
関関係を示すグラフである。縦軸にゲート幅１００μｍ
あたりの最大電流Ｉｍａｘを示す。測定した試料数は４
２である。回帰直線は次式となる。
大電流Ｉｍａｘとチェック素子のシート抵抗ＲN との相
関関係を示すグラフである。縦軸にゲート幅１００μｍ
あたりの最大電流Ｉｍａｘを示す。測定した試料数は４
２である。回帰直線は次式となる。
【００１７】 Ｉｍａｘ＝６１．２５０−０．０３１×ＲN 本実施例のチップ１００ａの面積は約１．０８×０．８
ｍｍであり、従来例より約１４％の減少を達成できた。
ｍｍであり、従来例より約１４％の減少を達成できた。
【００１８】図５は本発明の第２の実施例を示す断面図
である。
である。
【００１９】本実施例では、抵抗層２Ｒの表面にタング
ステンシリサイド膜３Ｒ（幅は抵抗層２Ｒとほぼ同じと
する。）をつけ、オーム性電極４Ｒ１ａに接続してあ
る。従って測定用パッド５Ｒ１に接地電位を与え測定用
パッド５Ｒ２に正電位を印加して５Ｒ２と５Ｒ１との間
に流れる電流を測定することにより、本体のＦＥＴのＩ
DSS （ゲート電位を零にしたときのドレイン電流）の目
安とすることができる。本実施例のチェック素子はＦＥ
Ｔであるので、抵抗素子を用いるよりも本体のＦＥＴと
より密接な関係のあるデータが得られその意味で一層正
確な選別が可能となる利点がある。
ステンシリサイド膜３Ｒ（幅は抵抗層２Ｒとほぼ同じと
する。）をつけ、オーム性電極４Ｒ１ａに接続してあ
る。従って測定用パッド５Ｒ１に接地電位を与え測定用
パッド５Ｒ２に正電位を印加して５Ｒ２と５Ｒ１との間
に流れる電流を測定することにより、本体のＦＥＴのＩ
DSS （ゲート電位を零にしたときのドレイン電流）の目
安とすることができる。本実施例のチェック素子はＦＥ
Ｔであるので、抵抗素子を用いるよりも本体のＦＥＴと
より密接な関係のあるデータが得られその意味で一層正
確な選別が可能となる利点がある。
【００２０】図６は本発明の第２の実施例を示す平面
図、図７は図６のＡ−Ａ線断面図である。
図、図７は図６のＡ−Ａ線断面図である。
【００２１】この実施例は抵抗層２Ｒａをドレイン電極
パッドＤＰの下部に配置し、チェック素子の測定用パッ
ド５Ｒ１，５Ｒ２をドレイン電極パッドＤＰの両端近傍
に配置したものである。チェック素子の占有面積を小さ
くできるのでモノシック集積回路の構成素子としてのパ
ワーＦＥＴの一つに用いると、集積度の向上が可能とな
る利点がある。本実施例では第２の実施例と同様に本体
のＦＥＴのゲート電極と同一材料、同一工程で形成され
るタングステンシリサイド膜などを抵抗層２Ｒａの表面
に設けて測定用パッド５Ｒ１，５Ｒ２のいずれか一方に
接続することも可能である。
パッドＤＰの下部に配置し、チェック素子の測定用パッ
ド５Ｒ１，５Ｒ２をドレイン電極パッドＤＰの両端近傍
に配置したものである。チェック素子の占有面積を小さ
くできるのでモノシック集積回路の構成素子としてのパ
ワーＦＥＴの一つに用いると、集積度の向上が可能とな
る利点がある。本実施例では第２の実施例と同様に本体
のＦＥＴのゲート電極と同一材料、同一工程で形成され
るタングステンシリサイド膜などを抵抗層２Ｒａの表面
に設けて測定用パッド５Ｒ１，５Ｒ２のいずれか一方に
接続することも可能である。
【００２２】以上、半導体材料としてＧａＡｓを用いた
場合について説明したがＩｎＰなどのその他の化合物半
導体を用いることができることは当業者にとって明らか
であろう。またドレイン領域として能動層より高濃度の
不純物拡散層を用いてもよい。
場合について説明したがＩｎＰなどのその他の化合物半
導体を用いることができることは当業者にとって明らか
であろう。またドレイン領域として能動層より高濃度の
不純物拡散層を用いてもよい。
【００２３】
【発明の効果】以上説明したように本発明は、ＭＥＳ電
界効果トランジスタの能動層と実質上同一の不純物濃度
および厚さを有する抵抗層の両端に測定用パッドを接続
した２端子のチェック素子を有しているので、チェック
素子として小型のＭＥＳ電界効果トランジスタを設けた
ものに比べてチップ面積の削減が可能となる効果があ
る。
界効果トランジスタの能動層と実質上同一の不純物濃度
および厚さを有する抵抗層の両端に測定用パッドを接続
した２端子のチェック素子を有しているので、チェック
素子として小型のＭＥＳ電界効果トランジスタを設けた
ものに比べてチップ面積の削減が可能となる効果があ
る。
【図１】本発明の第１の実施例を示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＺ部拡大平面図（図３（ａ））および断
面図（図３（ｂ））である。
面図（図３（ｂ））である。
【図４】第１の実施例におけるＩｍａｘとＲN との関係
を示すグラフである。
を示すグラフである。
【図５】本発明の第２の実施例を示す断面図である。
【図６】本発明の第３の実施例を示す平面図である。
【図７】図６のＡ−Ａ線断面図である。
【図８】従来例を示す平面図である。
１ 半絶縁性ＧａＡｓ基板 ２Ａ，２Ａｔ 能動層 ２Ｒ，２Ｒａ 抵抗層 ３ タングステンシリサイド膜（ゲート電極） ４Ｄ，４Ｒ１，４Ｒ２，４Ｓ オーム性電極 ５Ｄ，５Ｒ１，５Ｒ２，５Ｓ 金膜（電極パッド） ６ 絶縁膜 Ｄ ドレイン電極 ＤＰ，ＤＰｔ ドレイン電極パッド Ｇ ゲート電極 ＧＰ，ＧＰT ゲート電極パッド Ｓ ソース電極 ＳＰ，ＳＰt ソース電極パッド １００，１００ａ，１００ｂ チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｙ 7514−4Ｍ 29/80
Claims (3)
- 【請求項１】 半絶縁性化合物半導体基板の表面部に形
成された能動層と、前記能動層に被着されたゲート電極
とを備えたＭＥＳ電界効果トランジスタを含む半導体装
置において、前記能動層とは独立に前記半絶縁性化合物
半導体基板の表面部に形成され前記能動層と実質上同一
の不純物濃度および厚さを有する抵抗層と、前記抵抗層
の両端にそれぞれ接続された測定用パッドとを有するチ
ェック素子が設けられ、前記抵抗層が前記ＭＥＳ電界効
果トランジスタのドレイン電極パッドの下部に設けられ
ていることを特徴とする半導体装置。 - 【請求項２】 抵抗層にゲート電極と同一材料の膜が被
着され２つの測定用パッドのいずれか一方に接続されて
いる請求項１記載の半導体装置。 - 【請求項３】 化合物半導体がＧａＡｓである請求項１
または２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329285A JPH0812930B2 (ja) | 1992-12-09 | 1992-12-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329285A JPH0812930B2 (ja) | 1992-12-09 | 1992-12-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177170A JPH06177170A (ja) | 1994-06-24 |
| JPH0812930B2 true JPH0812930B2 (ja) | 1996-02-07 |
Family
ID=18219751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329285A Expired - Fee Related JPH0812930B2 (ja) | 1992-12-09 | 1992-12-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6515714B2 (ja) * | 2015-07-14 | 2019-05-22 | 三菱電機株式会社 | トランジスタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911287A (ja) * | 1982-07-09 | 1984-01-20 | Mitsubishi Paper Mills Ltd | 印字性の向上した感熱記録シ−ト |
| JPS59130478A (ja) * | 1983-01-17 | 1984-07-27 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS60149172A (ja) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | 化合物半導体集積回路の製造法 |
| JPH06105734B2 (ja) * | 1986-02-07 | 1994-12-21 | 松下電子工業株式会社 | プロセス調整方法 |
| JPS6414970A (en) * | 1987-07-09 | 1989-01-19 | Toshiba Corp | Manufacture of schottky gate field-effect transistor |
-
1992
- 1992-12-09 JP JP4329285A patent/JPH0812930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177170A (ja) | 1994-06-24 |
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