JPS6249734B2 - - Google Patents
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- JPS6249734B2 JPS6249734B2 JP16304781A JP16304781A JPS6249734B2 JP S6249734 B2 JPS6249734 B2 JP S6249734B2 JP 16304781 A JP16304781 A JP 16304781A JP 16304781 A JP16304781 A JP 16304781A JP S6249734 B2 JPS6249734 B2 JP S6249734B2
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- JP
- Japan
- Prior art keywords
- wiring
- electrode
- power supply
- wiring electrode
- region
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置（IC）の構造に
係り、特に半絶縁性半導体基板を用いる高速、高
集積ICに於ける配線の構造に関する。
係り、特に半絶縁性半導体基板を用いる高速、高
集積ICに於ける配線の構造に関する。
高集積度の半導体ICに於ては、一般にチツ
プ・サイズが大きくなり電源配線の長も長くな
る。そのため配線の自己インダクタンスや抵抗が
大きくなり、受電端（論理素子が接続されている
部分）で電源インピーダンスが高くなるので雑音
等の誘導を受け易くなる。
プ・サイズが大きくなり電源配線の長も長くな
る。そのため配線の自己インダクタンスや抵抗が
大きくなり、受電端（論理素子が接続されている
部分）で電源インピーダンスが高くなるので雑音
等の誘導を受け易くなる。
そしてその結果(1)スイツチング速度が遅くな
る、(2)正常なスイツチング動作をしない、(3)誤動
作をする、等の問題が生ずる。この点を改善する
には電源配線の要所にバイパス・コンデンサを入
れて電源インピーダンスを下げれば良い。従つて
シリコン（Si）等比較的低抵抗の半導体基板を用
いる従来のMOSICやバイポーラICに於ては、基
板の上面部に異種導電型領域を設け、該異種導電
型領域上に直かに電源配線を施す方法が一般に用
いられる。そして該方法に於ては、異種導電型領
域と基板間に形成されるPN接合が逆方向にバイ
アスされるような電位を電源配線と基板間に付与
することにより、PN接合に於ける空乏層の拡が
りによつて生ずる容量が、電源配線のバイパス・
コンデンサとして寄与するので電源インピーダン
スが低下する。
る、(2)正常なスイツチング動作をしない、(3)誤動
作をする、等の問題が生ずる。この点を改善する
には電源配線の要所にバイパス・コンデンサを入
れて電源インピーダンスを下げれば良い。従つて
シリコン（Si）等比較的低抵抗の半導体基板を用
いる従来のMOSICやバイポーラICに於ては、基
板の上面部に異種導電型領域を設け、該異種導電
型領域上に直かに電源配線を施す方法が一般に用
いられる。そして該方法に於ては、異種導電型領
域と基板間に形成されるPN接合が逆方向にバイ
アスされるような電位を電源配線と基板間に付与
することにより、PN接合に於ける空乏層の拡が
りによつて生ずる容量が、電源配線のバイパス・
コンデンサとして寄与するので電源インピーダン
スが低下する。
しかし最近、高速用に開発されている半導体
ICに於ては、該ICが半絶縁性の半導体基板上に
形成されるために、上記手段が有効に適用できな
い。従つて半絶縁性基板を用いる高速ICに於て
は、電源インピーダンスを下げるために、電源配
線の幅を広くしたり又その長さを短かくするとい
う手段に頼らざるを得ず、従つて高集積度（高密
度・大面積）のICを実現することは極めて困難
であるという問題があつた。
ICに於ては、該ICが半絶縁性の半導体基板上に
形成されるために、上記手段が有効に適用できな
い。従つて半絶縁性基板を用いる高速ICに於て
は、電源インピーダンスを下げるために、電源配
線の幅を広くしたり又その長さを短かくするとい
う手段に頼らざるを得ず、従つて高集積度（高密
度・大面積）のICを実現することは極めて困難
であるという問題があつた。
本発明は上記問題点を除去する目的で、半絶縁
性半導体基板上に形成することが可能な、低下イ
ンピーダンスを有する配線構造を提供する。
性半導体基板上に形成することが可能な、低下イ
ンピーダンスを有する配線構造を提供する。
即ち本発明は、半絶縁性半導体基板を用いる半
導体ICに於て、半絶縁性半導体基板に低比抵抗
領域を設け、該低比抵抗領域上に直かに接する第
１の配線電極と絶縁膜を設け、前記絶縁膜上に第
１の配線電極に隣接して第２の配線電極を設け、
低比抵抗領域と第２の配線電極間の絶縁膜の容量
を第２の配線電極のバイパス・コンデンサとして
用いることを特徴とする。
導体ICに於て、半絶縁性半導体基板に低比抵抗
領域を設け、該低比抵抗領域上に直かに接する第
１の配線電極と絶縁膜を設け、前記絶縁膜上に第
１の配線電極に隣接して第２の配線電極を設け、
低比抵抗領域と第２の配線電極間の絶縁膜の容量
を第２の配線電極のバイパス・コンデンサとして
用いることを特徴とする。
以下本発明を、図を用いて実施例について詳細
に説明する。
に説明する。
第１図ａ及びｂは本発明の機能を説明するため
の部分断面図、第２図ａ乃至ｆは本発明の構造を
形成する方法に於ける一実施例の工程断面図、第
３図及び第４図は異なる一実施例の透視平面模式
図、第５図ａは他の一実施例の透視平面模式図、
第５図ｂはそのＡ−A′矢視断面図、第６図ａは
更に他の一実施例の透視平面模式図、第６図ｂ及
びｃはそのＢ−B′及びＣ−C′矢視断面図であ
る。
の部分断面図、第２図ａ乃至ｆは本発明の構造を
形成する方法に於ける一実施例の工程断面図、第
３図及び第４図は異なる一実施例の透視平面模式
図、第５図ａは他の一実施例の透視平面模式図、
第５図ｂはそのＡ−A′矢視断面図、第６図ａは
更に他の一実施例の透視平面模式図、第６図ｂ及
びｃはそのＢ−B′及びＣ−C′矢視断面図であ
る。
本発明の構造に於ては、例えば第１図ａ或るい
はｂに示すように、カリウム砒素（GaAs）等の
半絶縁性半導体基板１の上面部に例えば低比抵抗
を有するN+型領域２が設けられており、該N+型
領域２の上面の一部に該領域と直かに接する比較
的広い面積の金ゲルマニウム／金（AuGeAu）等
の第１の配線電極３が形成されており、該第１の
配線電極３及び前記N+型領域２上にこれらを覆
う二酸化シリコン（SiO2）等の絶縁膜４形成され
ており、該絶縁膜４上に前記第１の配線電極３に
隣接して一本或るいは二本のチタン／白金／金
（Ti／Pt／Au）等からなる第２の配線電極５或る
いは５ａ，５ｂが形成されてなつている。そして
上記構造に於て、例えば第１の配線電極３を接地
Ｇし、第２の配線５，５ａ，５ｂに所望の駆動電
源Ｂ，Ba，Bbを接続した際には、接地Ｇされた
第１の配線電極３にオーミツクに接続するN+型
領域２と第２の配線５，５ａ，５ｂの間には絶縁
膜の誘導率、厚さに見合つた容量Ｃ，Ca，Cbが
形成される。従つてこれら第２の配線５，５ａ，
５ｂは前記容量からなるバイパス・コンデンサで
接地された形になり、配線のインピーダンスは低
下する。
はｂに示すように、カリウム砒素（GaAs）等の
半絶縁性半導体基板１の上面部に例えば低比抵抗
を有するN+型領域２が設けられており、該N+型
領域２の上面の一部に該領域と直かに接する比較
的広い面積の金ゲルマニウム／金（AuGeAu）等
の第１の配線電極３が形成されており、該第１の
配線電極３及び前記N+型領域２上にこれらを覆
う二酸化シリコン（SiO2）等の絶縁膜４形成され
ており、該絶縁膜４上に前記第１の配線電極３に
隣接して一本或るいは二本のチタン／白金／金
（Ti／Pt／Au）等からなる第２の配線電極５或る
いは５ａ，５ｂが形成されてなつている。そして
上記構造に於て、例えば第１の配線電極３を接地
Ｇし、第２の配線５，５ａ，５ｂに所望の駆動電
源Ｂ，Ba，Bbを接続した際には、接地Ｇされた
第１の配線電極３にオーミツクに接続するN+型
領域２と第２の配線５，５ａ，５ｂの間には絶縁
膜の誘導率、厚さに見合つた容量Ｃ，Ca，Cbが
形成される。従つてこれら第２の配線５，５ａ，
５ｂは前記容量からなるバイパス・コンデンサで
接地された形になり、配線のインピーダンスは低
下する。
本発明の構造は上記のような機能を有するが、
該構造を形成する際に、従来に比べて特に複雑な
工程を追加する必要はない。次にその方法の一例
を第２図ａ乃至ｆに沿つて工程順に説明する。
該構造を形成する際に、従来に比べて特に複雑な
工程を追加する必要はない。次にその方法の一例
を第２図ａ乃至ｆに沿つて工程順に説明する。
第２図ａは半絶縁性GaAs基板１１面にSiO2膜
等をマスクとして選択的に例えばシリコン・イオ
ン（Si+）を注入エネルギー５４〔KeV〕、注入力
1.08×1012〔atm／cm2〕程度の条件で注入した
後、該基板面をSiO2膜等で覆つて800〔℃〕程度
のアニール処理を施して、素子を設けようとする
Ｎ型活性領域１２を形成した状態を示している。
次いで第２図ｂは通常のスパツタリング法及びプ
ラズマ・エツチング法を用い、前記Ｎ型活性領域
１２上にチタン／タングステン（TiW）シリサ
イド等からなるシヨツトキ・ゲート電極１３を形
成した状態を示している。次いで第２図ｃは該基
板上に本発明の配線構造に用いられるN+領域形
成面及び前記活性領域面を表出する窓を有する
SiO2膜等を形成し、該SiO2膜等及び前記シヨツ
トキ・ゲート電極をマスクとして、例えば注入エ
ネルギー175（KeV）、注入量1.7×1013〔atm／
cm2〕程度の条件でSi+を選択的に注入した後、前
記同様のアニール処理を施して、活性領域１２内
にN+型ソース領域１４及びN+型ドレイン領域１
５を、又GaAs基板１１の上面部に１×1018
〔atm／cm3〕程度のSiピーク濃度を有するN+型領
域１６を形成した状態を示している。なおこの状
態で活性領域にはFETが形成される。次いで第
２図ｂは通常のフオト・プロセス、蒸着、リフト
オフ法を順次用いて、前記ソース、ドレイン領域
上に例えば金ゲルマニウム／金からなるソース電
極１７、ドレイン電極１８を、又前記N+型領域
１６上に第１の配線電極１９を形成した状態を示
している。なおこれら電極は下部の半導体層とオ
ーミツク接続させるために450〔℃〕程度のアロ
イング処理がなされる。次いで第２図ｅは化学気
相成長（CVD）法等を用いて、上記電極上を覆
う例えばSiO2膜２０を形成した状態を示してい
る。次いで第２図ｆは、プラズマ・エツチング法
等により前記SiO2膜２０に所望のスルーホール
を形成した後、スパツタリング、イオン・ミーリ
ング等の工程を経て、SiO2膜２０上に、Ti／
Pt／Au等の三層構造を有し、前記ソース電極１
７に接するソース配線、前記ドレイン電極１８に
接するドレイン配線２２、及び電源配線２３を形
成した状態を示している。なお上記ドレイン配線
２２に接続する電源配線２３は、前記N+型領域
１６の上部領域に形成する。従つて該電源配線２
３即ち第２の配線電極は接地電極即ち第１の配線
電極１９にオーミツク接続するN+型領域と、
SiO2膜２０を誘電体層とするコンデンサにより
バイパスされた構造になる。
等をマスクとして選択的に例えばシリコン・イオ
ン（Si+）を注入エネルギー５４〔KeV〕、注入力
1.08×1012〔atm／cm2〕程度の条件で注入した
後、該基板面をSiO2膜等で覆つて800〔℃〕程度
のアニール処理を施して、素子を設けようとする
Ｎ型活性領域１２を形成した状態を示している。
次いで第２図ｂは通常のスパツタリング法及びプ
ラズマ・エツチング法を用い、前記Ｎ型活性領域
１２上にチタン／タングステン（TiW）シリサ
イド等からなるシヨツトキ・ゲート電極１３を形
成した状態を示している。次いで第２図ｃは該基
板上に本発明の配線構造に用いられるN+領域形
成面及び前記活性領域面を表出する窓を有する
SiO2膜等を形成し、該SiO2膜等及び前記シヨツ
トキ・ゲート電極をマスクとして、例えば注入エ
ネルギー175（KeV）、注入量1.7×1013〔atm／
cm2〕程度の条件でSi+を選択的に注入した後、前
記同様のアニール処理を施して、活性領域１２内
にN+型ソース領域１４及びN+型ドレイン領域１
５を、又GaAs基板１１の上面部に１×1018
〔atm／cm3〕程度のSiピーク濃度を有するN+型領
域１６を形成した状態を示している。なおこの状
態で活性領域にはFETが形成される。次いで第
２図ｂは通常のフオト・プロセス、蒸着、リフト
オフ法を順次用いて、前記ソース、ドレイン領域
上に例えば金ゲルマニウム／金からなるソース電
極１７、ドレイン電極１８を、又前記N+型領域
１６上に第１の配線電極１９を形成した状態を示
している。なおこれら電極は下部の半導体層とオ
ーミツク接続させるために450〔℃〕程度のアロ
イング処理がなされる。次いで第２図ｅは化学気
相成長（CVD）法等を用いて、上記電極上を覆
う例えばSiO2膜２０を形成した状態を示してい
る。次いで第２図ｆは、プラズマ・エツチング法
等により前記SiO2膜２０に所望のスルーホール
を形成した後、スパツタリング、イオン・ミーリ
ング等の工程を経て、SiO2膜２０上に、Ti／
Pt／Au等の三層構造を有し、前記ソース電極１
７に接するソース配線、前記ドレイン電極１８に
接するドレイン配線２２、及び電源配線２３を形
成した状態を示している。なお上記ドレイン配線
２２に接続する電源配線２３は、前記N+型領域
１６の上部領域に形成する。従つて該電源配線２
３即ち第２の配線電極は接地電極即ち第１の配線
電極１９にオーミツク接続するN+型領域と、
SiO2膜２０を誘電体層とするコンデンサにより
バイパスされた構造になる。
次に本発明の構造を高速ICに適用した実施例
について、透視平面模式図及び要部断面図を用い
て説明する。
について、透視平面模式図及び要部断面図を用い
て説明する。
第３図は第１図の電源配線（例えば接地電極）
３１を幅広く（低インピーダンス形状）形成し、
これに隣接しN+型領域３３上部に一本の第２の
電源配線（例えば電源配線）３２を設けた単一電
源ICの一実施例である。そして図中３１′，３
２′は枝配線、３４ａ〜３４ｘは単位回路、Ｂは
駆動電源、Ｇは接地を示す。
３１を幅広く（低インピーダンス形状）形成し、
これに隣接しN+型領域３３上部に一本の第２の
電源配線（例えば電源配線）３２を設けた単一電
源ICの一実施例である。そして図中３１′，３
２′は枝配線、３４ａ〜３４ｘは単位回路、Ｂは
駆動電源、Ｇは接地を示す。
第５図ａは第１の配線電極を二箇所に設け、そ
れぞれの配線電極を接地電極或るいは駆動電源電
極として用い二要部にバイパス・コンデンサを介
在せしめた単一電源ICの一実施例に於ける透視
平面模式図で、第５図ｂはそのＡ−A′矢視断面
図である。そして図中３１ａ，３１ｂは第１の配
線電極、３１a′，３１b′は支配線、３２ａ，３２
ｂは第２の配線電極、３３ａ，３３ｂはN+型領
域、３４ａ〜３４ｘは単位回路、３５はSiO2
膜、３６はスルーホール、Ｂは駆動電源、Ｇは接
地を示す。なお該構造に於ては第１の配線電極３
１ａと３１ｂは下層に形成され、これら第１の配
線電極はスルーホール３６を介して上層に導出さ
れた枝配線３１a′，３１b′により、他のN+型領域
上の第２の配線電極２３ａ或るいは３２ｂと接続
される。
れぞれの配線電極を接地電極或るいは駆動電源電
極として用い二要部にバイパス・コンデンサを介
在せしめた単一電源ICの一実施例に於ける透視
平面模式図で、第５図ｂはそのＡ−A′矢視断面
図である。そして図中３１ａ，３１ｂは第１の配
線電極、３１a′，３１b′は支配線、３２ａ，３２
ｂは第２の配線電極、３３ａ，３３ｂはN+型領
域、３４ａ〜３４ｘは単位回路、３５はSiO2
膜、３６はスルーホール、Ｂは駆動電源、Ｇは接
地を示す。なお該構造に於ては第１の配線電極３
１ａと３１ｂは下層に形成され、これら第１の配
線電極はスルーホール３６を介して上層に導出さ
れた枝配線３１a′，３１b′により、他のN+型領域
上の第２の配線電極２３ａ或るいは３２ｂと接続
される。
第６図ａはN+型領域を二箇所に設け、相互に
接続された第１の配線電極を両N+型領域上の下
層部に設け、相互に接続された第２の配線電極を
両N+型領域上の上層部に設けるとにより、二要
部にバイパス・コンデンサを介在せしめた単一電
源ICの一実施例に於ける透視平面模式図で、第
６図ｂ及びｃはそのＢ−B′及びＣ−C′矢視断面
図である。そして図中３１ａ，３１ｂは第１の配
線電極、３１′はその枝配線、３２ａ，３２ｂは
第２の配線電極、３２′はその枝配線、３３ａ，
３３ｂはN+型領域３４ａ〜３４ｘは単位回路、
３５はSiO2膜、Ｂは駆動電源、Ｇは接地を示
す。
接続された第１の配線電極を両N+型領域上の下
層部に設け、相互に接続された第２の配線電極を
両N+型領域上の上層部に設けるとにより、二要
部にバイパス・コンデンサを介在せしめた単一電
源ICの一実施例に於ける透視平面模式図で、第
６図ｂ及びｃはそのＢ−B′及びＣ−C′矢視断面
図である。そして図中３１ａ，３１ｂは第１の配
線電極、３１′はその枝配線、３２ａ，３２ｂは
第２の配線電極、３２′はその枝配線、３３ａ，
３３ｂはN+型領域３４ａ〜３４ｘは単位回路、
３５はSiO2膜、Ｂは駆動電源、Ｇは接地を示
す。
以上説明したように本発明の構造を適用すれ
ば、GaAs等の半絶縁性半導体基板を用いて形成
する高速ICに於ける電源配線にバイパス・コン
デンサを付加することが極めて容易である。
ば、GaAs等の半絶縁性半導体基板を用いて形成
する高速ICに於ける電源配線にバイパス・コン
デンサを付加することが極めて容易である。
従つて本発明によれば、スイツチング速度が速
く、しかも誤動作のない高集積度の高速半導体
ICを形成することが出来る。
く、しかも誤動作のない高集積度の高速半導体
ICを形成することが出来る。
第１図ａ及びｂは本発明の機能を説明するため
の部分断面図、第２図ａ乃至ｆは本発明の構造を
形成する方法に於ける一実施例の工程断面図、第
３図及び第４図は異なる一実施例の透視平面模式
図、第５図ａは他の一実施例の透視平面模式図、
第５図ｂはそのＡ−A′矢視断面図、第６図ａは
更に他の一実施例の透視平面模式図、第６図ｂ及
びｃはそのＢ−B′及びＣ−C′矢視断面図であ
る。 図に於て、１は半絶縁性半導体基板、２，３
３，３３ａ，３３ｂはN+型領域、３，３１，３
１ａ，３１ｂは第一の配線電極、４は絶縁膜、
５，３２，３２ａ，３２ｂは第二の配線電極、３
１′，３１a′，３１b′，３２′，３２a′，３２b′は
枝配線、３４ａ〜３４ｘは単位回路、３５は二酸
化シリコン膜、３６はスルーホール、Ｃ，Ca，
Cbは容量、Ｇは接地、Ｂ，Ba，Bb，−Ｂは駆動
電源を示す。
の部分断面図、第２図ａ乃至ｆは本発明の構造を
形成する方法に於ける一実施例の工程断面図、第
３図及び第４図は異なる一実施例の透視平面模式
図、第５図ａは他の一実施例の透視平面模式図、
第５図ｂはそのＡ−A′矢視断面図、第６図ａは
更に他の一実施例の透視平面模式図、第６図ｂ及
びｃはそのＢ−B′及びＣ−C′矢視断面図であ
る。 図に於て、１は半絶縁性半導体基板、２，３
３，３３ａ，３３ｂはN+型領域、３，３１，３
１ａ，３１ｂは第一の配線電極、４は絶縁膜、
５，３２，３２ａ，３２ｂは第二の配線電極、３
１′，３１a′，３１b′，３２′，３２a′，３２b′は
枝配線、３４ａ〜３４ｘは単位回路、３５は二酸
化シリコン膜、３６はスルーホール、Ｃ，Ca，
Cbは容量、Ｇは接地、Ｂ，Ba，Bb，−Ｂは駆動
電源を示す。
Claims (1)
- １ 半絶縁性の半導体基板を用いる半導体集積回
路装置に於て、低比抵抗領域上に直かに形成され
た第１の配線電極と絶縁膜、及び前記絶縁膜上に
形成され且つ前記第１の配線電極に隣接する第２
の配線電極を有してなることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304781A JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304781A JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864048A JPS5864048A (ja) | 1983-04-16 |
| JPS6249734B2 true JPS6249734B2 (ja) | 1987-10-21 |
Family
ID=15766164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304781A Granted JPS5864048A (ja) | 1981-10-13 | 1981-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864048A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59228732A (ja) * | 1983-06-10 | 1984-12-22 | Toshiba Corp | マスタスライス型半導体装置 |
| JPS62243345A (ja) * | 1986-04-15 | 1987-10-23 | Toshiba Corp | 半導体集積回路装置 |
| US5687109A (en) | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| US6124625A (en) * | 1988-05-31 | 2000-09-26 | Micron Technology, Inc. | Chip decoupling capacitor |
| US6114756A (en) | 1998-04-01 | 2000-09-05 | Micron Technology, Inc. | Interdigitated capacitor design for integrated circuit leadframes |
| JPH11330378A (ja) | 1998-05-19 | 1999-11-30 | Murata Mfg Co Ltd | 半導体装置 |
| US6414391B1 (en) | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
-
1981
- 1981-10-13 JP JP16304781A patent/JPS5864048A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864048A (ja) | 1983-04-16 |
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