JPH08129952A - 電界放出型電子銃の製造方法 - Google Patents
電界放出型電子銃の製造方法Info
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- JPH08129952A JPH08129952A JP28617394A JP28617394A JPH08129952A JP H08129952 A JPH08129952 A JP H08129952A JP 28617394 A JP28617394 A JP 28617394A JP 28617394 A JP28617394 A JP 28617394A JP H08129952 A JPH08129952 A JP H08129952A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極をエミッタに近接させてゲートの
制御性を向上させる。ゲート電極をエミッタに対して自
己整合的に形成しうるようにする。 【構成】 シリコン基板１上にシリコン酸化膜２を設
け、ゲート電極形成予定領域の酸化膜２を選択的にエッ
チングする。シリコン酸化膜２をマスクとして等方性エ
ッチングによりシリコン基板１をエッチングする。熱酸
化によってシリコン酸化膜３を形成するとともに先端部
が尖鋭なエミッタ１ａを形成する。ゲート電極材料膜４
ａを堆積し〔（ａ）図〕、ポリッシングにより基板上の
ゲート電極材料膜４ａを除去してゲート電極４を形成す
る〔（ｂ）図〕。エミッタ１ａ上のシリコン酸化膜２、
３をエッチング除去する〔（ｃ）図〕。
制御性を向上させる。ゲート電極をエミッタに対して自
己整合的に形成しうるようにする。 【構成】 シリコン基板１上にシリコン酸化膜２を設
け、ゲート電極形成予定領域の酸化膜２を選択的にエッ
チングする。シリコン酸化膜２をマスクとして等方性エ
ッチングによりシリコン基板１をエッチングする。熱酸
化によってシリコン酸化膜３を形成するとともに先端部
が尖鋭なエミッタ１ａを形成する。ゲート電極材料膜４
ａを堆積し〔（ａ）図〕、ポリッシングにより基板上の
ゲート電極材料膜４ａを除去してゲート電極４を形成す
る〔（ｂ）図〕。エミッタ１ａ上のシリコン酸化膜２、
３をエッチング除去する〔（ｃ）図〕。
Description
【０００１】
【産業上の利用分野】本発明は、電界放出型電子銃の製
造方法に関し、特にシリコン基板を用いた電界放出型電
子銃の製造方法に関するものである。
造方法に関し、特にシリコン基板を用いた電界放出型電
子銃の製造方法に関するものである。
【０００２】
【従来の技術】電界放出型電子銃は、電界効果により電
子を放出する冷陰極電子銃であり、真空スイッチング素
子、真空増幅素子、微小な表示素子等のいわゆるマイク
ロ真空デバイスにおける重要の構成要素の一つである。
電界放出型電子銃としては、エミッタ材料としてモリブ
デンを用いた装置がある（ジャーナル・オブ・アプライ
ド・フィジックス、４７巻、５２４８頁、１９７６
年）。しかし、この方式は導電性基板の上にモリブデン
を円錐状に形成する必要があり、高精度での加工が困難
であった。
子を放出する冷陰極電子銃であり、真空スイッチング素
子、真空増幅素子、微小な表示素子等のいわゆるマイク
ロ真空デバイスにおける重要の構成要素の一つである。
電界放出型電子銃としては、エミッタ材料としてモリブ
デンを用いた装置がある（ジャーナル・オブ・アプライ
ド・フィジックス、４７巻、５２４８頁、１９７６
年）。しかし、この方式は導電性基板の上にモリブデン
を円錐状に形成する必要があり、高精度での加工が困難
であった。
【０００３】そこで近年、エミッタを加工性のよいシリ
コンで形成する方式が種々提案されている。図６（ａ）
〜（ｄ）、図７（ａ）、（ｂ）は、特開平４−９４０３
３号公報にて提案されたこの方式の製造方法を工程順に
示した工程断面図である（以下、この製造方法を第１の
従来例という）。まず、図６（ａ）に示すように、例え
ばｎ型のシリコン基板１にシリコン酸化膜２を堆積し、
その後、図６（ｂ）に示すように、写真食刻法によりエ
ミッタ形成予定領域にシリコン酸化膜２を残すようにパ
ターニングする。
コンで形成する方式が種々提案されている。図６（ａ）
〜（ｄ）、図７（ａ）、（ｂ）は、特開平４−９４０３
３号公報にて提案されたこの方式の製造方法を工程順に
示した工程断面図である（以下、この製造方法を第１の
従来例という）。まず、図６（ａ）に示すように、例え
ばｎ型のシリコン基板１にシリコン酸化膜２を堆積し、
その後、図６（ｂ）に示すように、写真食刻法によりエ
ミッタ形成予定領域にシリコン酸化膜２を残すようにパ
ターニングする。
【０００４】次に、図６（ｃ）に示すように、シリコン
基板１を等方的にエッチングして凸型形状を形成し、続
いて、図６（ｄ）に示すように、シリコン基板１の表面
を熱酸化しシリコン酸化膜３を形成する。この工程にお
いてシリコン基板の凸型形状部は尖鋭化され、ここに円
錐状のエミッタ１ａが形成される。
基板１を等方的にエッチングして凸型形状を形成し、続
いて、図６（ｄ）に示すように、シリコン基板１の表面
を熱酸化しシリコン酸化膜３を形成する。この工程にお
いてシリコン基板の凸型形状部は尖鋭化され、ここに円
錐状のエミッタ１ａが形成される。
【０００５】次に、図７（ａ）に示すように、上方から
例えばシリコン酸化膜を蒸着法により堆積して絶縁膜６
を形成し、さらに例えば蒸着法によりゲート電極材料膜
４ａを堆積してゲート電極４形成する。次に、図７
（ｂ）に示すように、エミッタ上のシリコン酸化膜２、
３および絶縁膜６を弗酸を用いてエッチングして、エミ
ッタ領域上のゲート電極材料膜４ａをリフトオフすると
ともにエミッタ１ａを露出させる。この方法ではシリコ
ンからなるエミッタにゲートを形成するために蒸着法と
リフトオフ法を用いている。また、特開平６−５２７８
８号公報には、第１の従来例におけるリフトオフ法に代
えエッチバック法にて凹部にゲート電極を形成すること
が記載されている。
例えばシリコン酸化膜を蒸着法により堆積して絶縁膜６
を形成し、さらに例えば蒸着法によりゲート電極材料膜
４ａを堆積してゲート電極４形成する。次に、図７
（ｂ）に示すように、エミッタ上のシリコン酸化膜２、
３および絶縁膜６を弗酸を用いてエッチングして、エミ
ッタ領域上のゲート電極材料膜４ａをリフトオフすると
ともにエミッタ１ａを露出させる。この方法ではシリコ
ンからなるエミッタにゲートを形成するために蒸着法と
リフトオフ法を用いている。また、特開平６−５２７８
８号公報には、第１の従来例におけるリフトオフ法に代
えエッチバック法にて凹部にゲート電極を形成すること
が記載されている。
【０００６】図８（ａ）〜（ｅ）は、特開平３−２２２
２３２号公報にて開示された製造方法を工程順に示した
工程断面図である（以下、この製造方法を第２の従来例
という）。まず、図８（ａ）に示すように、（１００）
の面方位を有するシリコン基板１上にフォトリソグラフ
ィ法によりエミッタ形成予定領域上に開口を有するフォ
トレジスト膜７を形成し、これをマスクに酒石酸系エッ
チング液または硫酸系エッチング液を用いてシリコン基
板１の表面をエッチングして円錐形またはＶ字状の溝を
形成する。
２３２号公報にて開示された製造方法を工程順に示した
工程断面図である（以下、この製造方法を第２の従来例
という）。まず、図８（ａ）に示すように、（１００）
の面方位を有するシリコン基板１上にフォトリソグラフ
ィ法によりエミッタ形成予定領域上に開口を有するフォ
トレジスト膜７を形成し、これをマスクに酒石酸系エッ
チング液または硫酸系エッチング液を用いてシリコン基
板１の表面をエッチングして円錐形またはＶ字状の溝を
形成する。
【０００７】次に、図８（ｂ）に示すように、フォトレ
ジスト膜７を除去し、続いてシリコン基板表面に例えば
タングステン膜を被着してエミッタ電極８を形成する。
次に、図８（ｃ）に示すように、シリコン基板１を裏面
側からカソード電極の手前まで研削する。この後、ポリ
ッシングまたはウエットエッチングによりシリコン基板
１をさらに薄板化して、８（ｄ）に示すように、エミッ
タ電極８の先端部を露出させる。
ジスト膜７を除去し、続いてシリコン基板表面に例えば
タングステン膜を被着してエミッタ電極８を形成する。
次に、図８（ｃ）に示すように、シリコン基板１を裏面
側からカソード電極の手前まで研削する。この後、ポリ
ッシングまたはウエットエッチングによりシリコン基板
１をさらに薄板化して、８（ｄ）に示すように、エミッ
タ電極８の先端部を露出させる。
【０００８】次に、シリコン酸化膜９をプラズマＣＶＤ
法により堆積し、フォトレジストを塗布しエッチバック
しエミッタ電極８先端部上のシリコン酸化膜９を露出さ
せ、続いて露出したシリコン酸化膜を選択的にエッチン
グする。次に、Ａｌ等の金属膜を被着しフォトリソグラ
フィ法およびドライエッチング法を適用してグリッド電
極１０およびカソード電極１１を形成して、図８（ｅ）
に示す電子銃を得る。この方法では、エミッタ電極の露
出にポリッシング法とエッチバック法を併用している。
法により堆積し、フォトレジストを塗布しエッチバック
しエミッタ電極８先端部上のシリコン酸化膜９を露出さ
せ、続いて露出したシリコン酸化膜を選択的にエッチン
グする。次に、Ａｌ等の金属膜を被着しフォトリソグラ
フィ法およびドライエッチング法を適用してグリッド電
極１０およびカソード電極１１を形成して、図８（ｅ）
に示す電子銃を得る。この方法では、エミッタ電極の露
出にポリッシング法とエッチバック法を併用している。
【０００９】
【発明が解決しようとする課題】この種の電界放出型の
電子銃では、エミッタから放出される電子を制御性よく
コントロールする必要があり、そのためには、エミッタ
とゲート間距離を近接させさらにエミッタ高さとゲート
高さをある範囲内に揃うように調整する必要がある。ま
た、量産時にあっては、面内均一性を確保すると共に基
板（ウェハ）間でのばらつきを極力低く抑えることが極
めて重要である。したがって、エミッタ先端とゲート位
置が自己整合的に形成されることが望ましい。
電子銃では、エミッタから放出される電子を制御性よく
コントロールする必要があり、そのためには、エミッタ
とゲート間距離を近接させさらにエミッタ高さとゲート
高さをある範囲内に揃うように調整する必要がある。ま
た、量産時にあっては、面内均一性を確保すると共に基
板（ウェハ）間でのばらつきを極力低く抑えることが極
めて重要である。したがって、エミッタ先端とゲート位
置が自己整合的に形成されることが望ましい。
【００１０】その要望に対し、第１の従来例では、ゲー
ト電極は一応は自己整合的に形成されてはいるものの、
エミッタとゲート間の距離を十分に近接させることがで
きずまたゲートの高さを精度よく形成することはできな
かった。第１の従来例では、エミッタとゲート間の距離
がエミッタを形成するためのシリコン酸化膜２のマスク
寸法によって決定される。而して、この寸法はエミッタ
の高さ、コーン形状を決定する重要なファクタであるた
め任意に小さくすることはできない。またゲート電極の
高さは、シリコン酸化膜３および絶縁膜６の膜厚によっ
て決定されるが、シリコン酸化膜３形成時のばらつきに
絶縁膜６成膜時のばらつきが加わるためエミッタとゲー
ト電極との垂直方向の位置関係を常に一定に保持するこ
とが困難であった。
ト電極は一応は自己整合的に形成されてはいるものの、
エミッタとゲート間の距離を十分に近接させることがで
きずまたゲートの高さを精度よく形成することはできな
かった。第１の従来例では、エミッタとゲート間の距離
がエミッタを形成するためのシリコン酸化膜２のマスク
寸法によって決定される。而して、この寸法はエミッタ
の高さ、コーン形状を決定する重要なファクタであるた
め任意に小さくすることはできない。またゲート電極の
高さは、シリコン酸化膜３および絶縁膜６の膜厚によっ
て決定されるが、シリコン酸化膜３形成時のばらつきに
絶縁膜６成膜時のばらつきが加わるためエミッタとゲー
ト電極との垂直方向の位置関係を常に一定に保持するこ
とが困難であった。
【００１１】また、第２の従来例では、ゲート電極に相
当するグリッドが自己整合的に形成されていないため、
エミッタ−グリッド間の距離をばらつきなく短くするこ
とは困難であった。また、第２の従来例ではポリッシン
グまたはウエットエッチによりエミッタ先端を露出させ
面内の均一性を上げているが、ポリッシングの際エンド
ポイントとなるストッパがないため、シリコン基板の残
膜厚のコントロールが困難で、さらにシリコン酸化膜成
膜時のばらつきが加わるため、エミッタ先端とグリッド
電極１０の高さの関係を再現性よく一定に確保すること
が困難であった。さらに、エミッタ電極のみが凸状であ
るためポリッシング時に露出した後、オーバーポリッシ
ングにさらされ、エミッタ先端形状が変形するという欠
点もあった。
当するグリッドが自己整合的に形成されていないため、
エミッタ−グリッド間の距離をばらつきなく短くするこ
とは困難であった。また、第２の従来例ではポリッシン
グまたはウエットエッチによりエミッタ先端を露出させ
面内の均一性を上げているが、ポリッシングの際エンド
ポイントとなるストッパがないため、シリコン基板の残
膜厚のコントロールが困難で、さらにシリコン酸化膜成
膜時のばらつきが加わるため、エミッタ先端とグリッド
電極１０の高さの関係を再現性よく一定に確保すること
が困難であった。さらに、エミッタ電極のみが凸状であ
るためポリッシング時に露出した後、オーバーポリッシ
ングにさらされ、エミッタ先端形状が変形するという欠
点もあった。
【００１２】本発明は、上述の従来例の諸問題点に鑑み
てなされたものであって、その目的は、第１に、エミッ
タとゲート電極間の距離を短縮しかつゲート電極の高さ
が所定の位置に設定されるようにしてゲート電極による
制御性を高めることであり、第２に、ゲート電極がエミ
ッタに対して自己整合的に形成されるようにして、面内
での均一性を確保し基板間でのばらつきを少なくする製
造方法を提供しうるようにすることにある。
てなされたものであって、その目的は、第１に、エミッ
タとゲート電極間の距離を短縮しかつゲート電極の高さ
が所定の位置に設定されるようにしてゲート電極による
制御性を高めることであり、第２に、ゲート電極がエミ
ッタに対して自己整合的に形成されるようにして、面内
での均一性を確保し基板間でのばらつきを少なくする製
造方法を提供しうるようにすることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、（１）シリコン基板の一主面上に
絶縁膜を形成する工程と、（２）将来ゲート電極の形成
される領域の内側部分の前記絶縁膜を選択的にエッチン
グ除去して絶縁膜マスクを形成する工程と、（３）前記
絶縁膜マスクをマスクとして前記シリコン基板を除去し
てその上部に前記絶縁膜マスクの先端部が片持ち梁状に
所定長突出する凹部を形成する工程と、（４）熱酸化に
より前記シリコン基板の表面を酸化して尖鋭化されたエ
ミッタを形成する工程と、（５）ゲート電極を形成する
ための金属膜を堆積し、該金属膜の不要部分を除去して
前記シリコン基板に形成された前記凹部を埋め込むゲー
ト電極を形成する工程と、（６）前記エミッタ上の熱酸
化膜を除去してエミッタの先端部を露出させる工程と、
を含むことを特徴とする電界放出型電子銃の製造方法、
が提供される。
め、本発明によれば、（１）シリコン基板の一主面上に
絶縁膜を形成する工程と、（２）将来ゲート電極の形成
される領域の内側部分の前記絶縁膜を選択的にエッチン
グ除去して絶縁膜マスクを形成する工程と、（３）前記
絶縁膜マスクをマスクとして前記シリコン基板を除去し
てその上部に前記絶縁膜マスクの先端部が片持ち梁状に
所定長突出する凹部を形成する工程と、（４）熱酸化に
より前記シリコン基板の表面を酸化して尖鋭化されたエ
ミッタを形成する工程と、（５）ゲート電極を形成する
ための金属膜を堆積し、該金属膜の不要部分を除去して
前記シリコン基板に形成された前記凹部を埋め込むゲー
ト電極を形成する工程と、（６）前記エミッタ上の熱酸
化膜を除去してエミッタの先端部を露出させる工程と、
を含むことを特徴とする電界放出型電子銃の製造方法、
が提供される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）は、本発明の第１の実施例の製造方法を工程順に
示した工程断面図である。初めに、図１（ａ）に示すよ
うに、ｎ型のシリコン基板１の表面に熱酸化により約２
００ｎｍのポリッシングストッパ膜となるシリコン酸化
膜２を形成する。
て説明する。 ［第１の実施例］図１（ａ）〜（ｄ）、図２（ａ）〜
（ｃ）は、本発明の第１の実施例の製造方法を工程順に
示した工程断面図である。初めに、図１（ａ）に示すよ
うに、ｎ型のシリコン基板１の表面に熱酸化により約２
００ｎｍのポリッシングストッパ膜となるシリコン酸化
膜２を形成する。
【００１５】次に、図１（ｂ）に示すように、フォトレ
ジストなど（図示なし）をマスクとしてシリコン酸化膜
２をエッチングして所定の領域に開口を設ける。この工
程においてシリコン酸化膜２の残る領域はエミッタ形成
領域および周辺領域となりシリコン酸化膜２をエッチン
グした領域がゲート形成領域となる。次に、図１（ｃ）
に示すように、例えばＳＦ6 などのガスを用いたＲＩＥ
（Reactive Ion Etching）により露出したシリコン基板
１を等方的にエッチングする。このエッチングにおい
て、シリコン基板が所定深さＬだけサイドエッチンされ
るようにコントロールされる。これによりゲート電極の
形成領域である凹部が形成されまたこの凹部に囲まれた
エミッタ領域が凸型形状に形成される。
ジストなど（図示なし）をマスクとしてシリコン酸化膜
２をエッチングして所定の領域に開口を設ける。この工
程においてシリコン酸化膜２の残る領域はエミッタ形成
領域および周辺領域となりシリコン酸化膜２をエッチン
グした領域がゲート形成領域となる。次に、図１（ｃ）
に示すように、例えばＳＦ6 などのガスを用いたＲＩＥ
（Reactive Ion Etching）により露出したシリコン基板
１を等方的にエッチングする。このエッチングにおい
て、シリコン基板が所定深さＬだけサイドエッチンされ
るようにコントロールされる。これによりゲート電極の
形成領域である凹部が形成されまたこの凹部に囲まれた
エミッタ領域が凸型形状に形成される。
【００１６】次に、図１（ｄ）に示すように、シリコン
基板１の表面を熱酸化して膜厚０．３μｍ〜０．６μｍ
のシリコン酸化膜３を形成する。この工程により円錐状
で先端形状が尖鋭化されたエミッタ１ａが形成される。
次に、図２（ａ）に示すように、ゲート電極材料膜４ａ
を１μｍ〜２μｍの膜厚に堆積する。このゲート電極材
料膜４ａは例えばリン原子を添加した多結晶シリコン膜
をＣＶＤ法で堆積して形成してもよいし、モリブデンあ
るいはタングステンなどの金属膜をＣＶＤ法あるいはス
パッタ法により堆積して形成してもよい。しかし、シリ
コン酸化膜２の下部にも隙間なく成膜を行うためには、
金属膜ゲートを形成する場合であれば、段差埋め込み性
に優れたＣＶＤ法によるタングステン膜を用いることが
より好ましい。また、ドープトシリコンを用いる場合で
あれば、低圧あるいは超高真空ＣＶＤ法により形成する
ことが好ましい。
基板１の表面を熱酸化して膜厚０．３μｍ〜０．６μｍ
のシリコン酸化膜３を形成する。この工程により円錐状
で先端形状が尖鋭化されたエミッタ１ａが形成される。
次に、図２（ａ）に示すように、ゲート電極材料膜４ａ
を１μｍ〜２μｍの膜厚に堆積する。このゲート電極材
料膜４ａは例えばリン原子を添加した多結晶シリコン膜
をＣＶＤ法で堆積して形成してもよいし、モリブデンあ
るいはタングステンなどの金属膜をＣＶＤ法あるいはス
パッタ法により堆積して形成してもよい。しかし、シリ
コン酸化膜２の下部にも隙間なく成膜を行うためには、
金属膜ゲートを形成する場合であれば、段差埋め込み性
に優れたＣＶＤ法によるタングステン膜を用いることが
より好ましい。また、ドープトシリコンを用いる場合で
あれば、低圧あるいは超高真空ＣＶＤ法により形成する
ことが好ましい。
【００１７】次に、図２（ｂ）に示すように、ゲート電
極材料膜４ａをポリッシングにより薄膜化する。この工
程ではシリコン酸化膜２がポリッシングのストッパとな
るため、ゲート電極材料膜４ａが過度に薄膜化されるこ
とはない。この後さらに所望の高さまでエッチングする
ことによりゲート電極４を形成する。しかる後、図２
（ｃ）に示すように、エミッタ上部のシリコン酸化膜２
を弗酸などの溶液で選択的に除去し、引き続き露出した
シリコン酸化膜３をエッチングしてシリコンよりなるエ
ミッタ１ａを露出させる。
極材料膜４ａをポリッシングにより薄膜化する。この工
程ではシリコン酸化膜２がポリッシングのストッパとな
るため、ゲート電極材料膜４ａが過度に薄膜化されるこ
とはない。この後さらに所望の高さまでエッチングする
ことによりゲート電極４を形成する。しかる後、図２
（ｃ）に示すように、エミッタ上部のシリコン酸化膜２
を弗酸などの溶液で選択的に除去し、引き続き露出した
シリコン酸化膜３をエッチングしてシリコンよりなるエ
ミッタ１ａを露出させる。
【００１８】ここで、ゲート電極４の上面の高さはシリ
コン酸化膜２の下面の高さで決定されそしてその下面の
高さはシリコン酸化膜３の膜厚によって決定されるた
め、ゲート電極４はエミッタ１ａに対し自己整合された
高さに形成されたことになる。また、ゲート電極４とエ
ミッタ１ａ間の距離はシリコン酸化膜３の膜厚で決定さ
れるため、両者を近接させその距離ばらつきなく形成す
ることができる。また、ポリッシング時にエミッタ１ａ
先端上部はシリコン酸化膜２とシリコン酸化膜３で保護
されているためエミッタ先端がポリッシングにさらされ
ることがない。
コン酸化膜２の下面の高さで決定されそしてその下面の
高さはシリコン酸化膜３の膜厚によって決定されるた
め、ゲート電極４はエミッタ１ａに対し自己整合された
高さに形成されたことになる。また、ゲート電極４とエ
ミッタ１ａ間の距離はシリコン酸化膜３の膜厚で決定さ
れるため、両者を近接させその距離ばらつきなく形成す
ることができる。また、ポリッシング時にエミッタ１ａ
先端上部はシリコン酸化膜２とシリコン酸化膜３で保護
されているためエミッタ先端がポリッシングにさらされ
ることがない。
【００１９】［第２の実施例］図３（ａ）〜（ｄ）は、
本発明の第２の実施例の製造方法を説明するための工程
順断面図の一部である。初めに、図３（ａ）に示すよう
に、シリコン基板１上にＣＶＤ法によりシリコン窒化膜
５を約１００ｎｍの膜厚に堆積する。本実施例では使用
していないが、シリコン基板１とシリコン窒化膜５との
間にシリコン酸化膜を形成してもよい。次に、シリコン
窒化膜５をフォトレジスト（図示なし）をマスクとした
プラズマエッチング法により選択的に除去する。
本発明の第２の実施例の製造方法を説明するための工程
順断面図の一部である。初めに、図３（ａ）に示すよう
に、シリコン基板１上にＣＶＤ法によりシリコン窒化膜
５を約１００ｎｍの膜厚に堆積する。本実施例では使用
していないが、シリコン基板１とシリコン窒化膜５との
間にシリコン酸化膜を形成してもよい。次に、シリコン
窒化膜５をフォトレジスト（図示なし）をマスクとした
プラズマエッチング法により選択的に除去する。
【００２０】次に、図３（ｂ）に示すように、シリコン
基板１を１００ｎｍ〜４００ｎｍ程度の深さまでの異方
性プラズマエッチング法によりエッチングする。次に、
図３（ｃ）に示すように、熱酸化を施してシリコン基板
１上に膜厚０．３μｍ〜０．８μｍのシリコン酸化膜
（図示なし）を形成し、弗酸によりこのシリコン酸化膜
を除去して、エミッタ形成領域を凸型に形成する。この
工程の前の図３（ｂ）で示したシリコンに段差を形成し
てあることがエミッタ領域の凸形状をより高くすること
に寄与し、より尖鋭なエミッタの形成を可能としてい
る。
基板１を１００ｎｍ〜４００ｎｍ程度の深さまでの異方
性プラズマエッチング法によりエッチングする。次に、
図３（ｃ）に示すように、熱酸化を施してシリコン基板
１上に膜厚０．３μｍ〜０．８μｍのシリコン酸化膜
（図示なし）を形成し、弗酸によりこのシリコン酸化膜
を除去して、エミッタ形成領域を凸型に形成する。この
工程の前の図３（ｂ）で示したシリコンに段差を形成し
てあることがエミッタ領域の凸形状をより高くすること
に寄与し、より尖鋭なエミッタの形成を可能としてい
る。
【００２１】また、シリコン基板１の段差を異方性エッ
チングにより形成し、続いて熱酸化と熱酸化膜の除去を
行うことにより横方向のサイドエッチングを抑えエッチ
ングによる横方向ばらつきを小さくしてシリコンの凸形
状を形成している。次に、図３（ｄ）に示すように、熱
酸化により０．３μｍ〜０．６μｍの膜厚のシリコン酸
化膜３を形成する。以上により、図１（ｄ）に示す第１
の実施例の場合よりも高くより尖鋭なエミッタ１ａを形
成することができる。
チングにより形成し、続いて熱酸化と熱酸化膜の除去を
行うことにより横方向のサイドエッチングを抑えエッチ
ングによる横方向ばらつきを小さくしてシリコンの凸形
状を形成している。次に、図３（ｄ）に示すように、熱
酸化により０．３μｍ〜０．６μｍの膜厚のシリコン酸
化膜３を形成する。以上により、図１（ｄ）に示す第１
の実施例の場合よりも高くより尖鋭なエミッタ１ａを形
成することができる。
【００２２】この後、図２に示した方法によりゲート電
極を形成しエミッタを露出させて電界放出型電子銃を製
造する。第１の実施例ではエミッタの凸形状を等方性エ
ッチングで形成しているのに対して、第２の実施例では
異方性エッチングと酸化プロセスにより形成している。
一般にプロセスの均一性は等方性エッチングよりも酸化
の方が高いため、第２の実施例のエミッタ部の凸型形状
をより再現性よく形成できるという利点がある。この結
果、ポリッシング後のゲート電極の高さとエミッタの高
さの差のばらつきが小さくなり、ゲート電極とエミッタ
との位置関係の精度がより高まることになる。
極を形成しエミッタを露出させて電界放出型電子銃を製
造する。第１の実施例ではエミッタの凸形状を等方性エ
ッチングで形成しているのに対して、第２の実施例では
異方性エッチングと酸化プロセスにより形成している。
一般にプロセスの均一性は等方性エッチングよりも酸化
の方が高いため、第２の実施例のエミッタ部の凸型形状
をより再現性よく形成できるという利点がある。この結
果、ポリッシング後のゲート電極の高さとエミッタの高
さの差のばらつきが小さくなり、ゲート電極とエミッタ
との位置関係の精度がより高まることになる。
【００２３】しかし、第２の実施例の変更例として図３
（ｃ）に示す工程を等方性エッチングにより行うことも
できる。その場合であっても異方性エッチングとの組合
せであるため、等方性法エッチングのみで凸型形状を形
成していた第１の実施例の場合よりも精度を高めること
ができる。
（ｃ）に示す工程を等方性エッチングにより行うことも
できる。その場合であっても異方性エッチングとの組合
せであるため、等方性法エッチングのみで凸型形状を形
成していた第１の実施例の場合よりも精度を高めること
ができる。
【００２４】［第３の実施例］図４（ａ）〜（ｄ）は、
本発明の第３の実施例を説明するための工程順断面図の
一部である。この第３の実施例では、第２の実施例の図
３（ｃ）に示す工程までは同様の工程を経過する。図４
（ａ）は、図３（ｃ）の工程の後、シリコン窒化膜５を
リン酸で除去し、シリコン基板１を熱酸化して０．３μ
ｍ〜０．６μｍの膜厚のシリコン酸化膜３を形成した状
態を示している。
本発明の第３の実施例を説明するための工程順断面図の
一部である。この第３の実施例では、第２の実施例の図
３（ｃ）に示す工程までは同様の工程を経過する。図４
（ａ）は、図３（ｃ）の工程の後、シリコン窒化膜５を
リン酸で除去し、シリコン基板１を熱酸化して０．３μ
ｍ〜０．６μｍの膜厚のシリコン酸化膜３を形成した状
態を示している。
【００２５】その後、図４（ｂ）に示すように、ドープ
ト多結晶シリコンまたは高融点金属等からなるゲート電
極材料膜４ａを堆積する。この工程において、エミッタ
上部に第１および第２の実施例では残っていたマスク膜
であるシリコン酸化膜２またはシリコン窒化膜５がない
ため、ゲート電極材料膜４ａを堆積する際にひさし状の
下へのゲート電極材料膜の回り込みを考慮する必要がな
くなり、成膜時の条件が緩和される。
ト多結晶シリコンまたは高融点金属等からなるゲート電
極材料膜４ａを堆積する。この工程において、エミッタ
上部に第１および第２の実施例では残っていたマスク膜
であるシリコン酸化膜２またはシリコン窒化膜５がない
ため、ゲート電極材料膜４ａを堆積する際にひさし状の
下へのゲート電極材料膜の回り込みを考慮する必要がな
くなり、成膜時の条件が緩和される。
【００２６】次に、図４（ｃ）に示すように、ポリッシ
ングによりゲート電極材料膜４ａを薄膜化してゲート電
極４を形成する。最後に、図４（ｄ）に示すように、エ
ミッタ上部のシリコン酸化膜３をエッチングする。本実
施例では、ゲート電極材料膜４ａの堆積時の基板形状が
よくなり、また、図４（ｃ）に示すポリッシング時のス
トッパをシリコン酸化膜３としてゲート電極の上面の高
さを精度よく加工することが可能である。ここで、ポリ
ッシング技術として化学・機械ポリッシング法（ＣＭＰ
法）を用いることができる。
ングによりゲート電極材料膜４ａを薄膜化してゲート電
極４を形成する。最後に、図４（ｄ）に示すように、エ
ミッタ上部のシリコン酸化膜３をエッチングする。本実
施例では、ゲート電極材料膜４ａの堆積時の基板形状が
よくなり、また、図４（ｃ）に示すポリッシング時のス
トッパをシリコン酸化膜３としてゲート電極の上面の高
さを精度よく加工することが可能である。ここで、ポリ
ッシング技術として化学・機械ポリッシング法（ＣＭＰ
法）を用いることができる。
【００２７】図５に、第３の実施例の平面図を示す。図
中Ａ−Ａ′線での断面図が図４である。本実施例ではエ
ミッタの平面形状は円形であるが形状は特にこれに限定
されるものではない。また、エミッタ数は本実施例では
９個であるこれもこの個数に限定されるものではない。
中Ａ−Ａ′線での断面図が図４である。本実施例ではエ
ミッタの平面形状は円形であるが形状は特にこれに限定
されるものではない。また、エミッタ数は本実施例では
９個であるこれもこの個数に限定されるものではない。
【００２８】
【発明の効果】以上説明したように、本発明は、エミッ
タ領域にシリコンの凸型形状を形成しこの凸型形状を熱
酸化することにより先端部が尖鋭化されたエミッタを形
成しエミッタ領域の凸型形状部を囲む凹部にゲート電極
を形成するものであるので、ゲート電極をエミッタに精
度よく近接させて形成することができるようになり、ゲ
ート電極の制御性を向上させることができる。また、エ
ミッタとゲート電極との平面的位置関係および高さ方向
の位置関係がすべて自己整合的に決定されるため、面内
均一性が高くかつ基板間でのばらつきの少ない製造方法
を提供することができる。
タ領域にシリコンの凸型形状を形成しこの凸型形状を熱
酸化することにより先端部が尖鋭化されたエミッタを形
成しエミッタ領域の凸型形状部を囲む凹部にゲート電極
を形成するものであるので、ゲート電極をエミッタに精
度よく近接させて形成することができるようになり、ゲ
ート電極の制御性を向上させることができる。また、エ
ミッタとゲート電極との平面的位置関係および高さ方向
の位置関係がすべて自己整合的に決定されるため、面内
均一性が高くかつ基板間でのばらつきの少ない製造方法
を提供することができる。
【００２９】また、第２の従来例の場合のようにエミッ
タをポリッシングにさらすことがないため、エミッタ先
端を良好な形状を保持したまま製造工程を完了すること
が可能である。さらにエミッタ領域の凸型形状の形成に
シリコンのサイドエッチングを利用せずに熱酸化プロセ
スとシリコン酸化膜エッチングを利用する実施例によれ
ば、より高精度でより再現性の高い安定なゲート電極と
エミッタを形成することが可能となる。
タをポリッシングにさらすことがないため、エミッタ先
端を良好な形状を保持したまま製造工程を完了すること
が可能である。さらにエミッタ領域の凸型形状の形成に
シリコンのサイドエッチングを利用せずに熱酸化プロセ
スとシリコン酸化膜エッチングを利用する実施例によれ
ば、より高精度でより再現性の高い安定なゲート電極と
エミッタを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】本発明の第１の実施例の製造方法を説明するた
めの、図１の工程に続く工程での工程順断面図。
めの、図１の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図４】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図５】本発明の第３の実施例により製造された電子銃
の平面図。
の平面図。
【図６】第１の従来例の製造方法を説明するための工程
順断面図の一部。
順断面図の一部。
【図７】第１の従来例の製造方法を説明するための、図
６の工程に続く工程での工程順断面図。
６の工程に続く工程での工程順断面図。
【図８】第２の従来例の製造方法を説明するための工程
順断面図。
順断面図。
１ シリコン基板 １ａ エミッタ ２、３、９ シリコン酸化膜 ４ ゲート電極 ４ａ ゲート電極材料膜 ５ シリコン窒化膜 ６ 絶縁膜 ７ フォトレジスト膜 ８ エミッタ電極 １０ グリッド電極 １１ アノード電極
Claims (6)
- 【請求項１】 （１）シリコン基板の一主面上に絶縁膜
を形成する工程と、 （２）将来ゲート電極の形成される領域の内側部分の前
記絶縁膜を選択的にエッチング除去して絶縁膜マスクを
形成する工程と、 （３）前記絶縁膜マスクをマスクとして前記シリコン基
板を除去してその上部に前記絶縁膜マスクの先端部が片
持ち梁状に所定長突出する凹部を形成する工程と、 （４）熱酸化により前記シリコン基板の表面を酸化して
尖鋭化されたエミッタを形成する工程と、 （５）ゲート電極を形成するためのゲート電極材料膜を
堆積し、該ゲート電極材料膜の不要部分を除去して前記
シリコン基板に形成された前記凹部を埋め込むゲート電
極を形成する工程と、 （６）前記エミッタ上の熱酸化膜を除去してエミッタの
先端部を露出させる工程と、を含むことを特徴とする電
界放出型電子銃の製造方法。 - 【請求項２】 前記第（３）の工程が、等方性エッチン
グまたは異方性エッチングとこれに続く等方性エッチン
グとによって行われることを特徴する請求項１記載の電
界放出型電子銃の製造方法。 - 【請求項３】 前記第（３）の工程が、異方性エッチン
グ工程と、シリコン基板の熱酸化工程と、形成された熱
酸化膜のエッチング工程と、を含んでいることを特徴す
る請求項１記載の電界放出型電子銃の製造方法。 - 【請求項４】 前記絶縁膜マスクを前記第（３）の工程
の後、前記第（４）の工程に先立って除去することを特
徴する請求項１記載の電界放出型電子銃の製造方法。 - 【請求項５】 前記第（５）の工程におけるゲート電極
材料膜の不要部分の除去が、ポリッシングまたは化学・
機械的ポリッシングによって行われることを特徴する請
求項１記載の電界放出型電子銃の製造方法。 - 【請求項６】 前記絶縁膜マスクの少なくとも前記エミ
ッタ上の部分を前記第（５）の工程の後、前記第（６）
の工程に先立って除去することを特徴する請求項１記載
の電界放出型電子銃の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28617394A JP2735009B2 (ja) | 1994-10-27 | 1994-10-27 | 電界放出型電子銃の製造方法 |
| TW084111227A TW306007B (ja) | 1994-10-27 | 1995-10-24 | |
| KR1019950037269A KR0174126B1 (ko) | 1994-10-27 | 1995-10-26 | 전계 방출형 전자 총 제조 방법 |
| US08/548,722 US5620350A (en) | 1994-10-27 | 1995-10-26 | Method for making a field-emission type electron gun |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28617394A JP2735009B2 (ja) | 1994-10-27 | 1994-10-27 | 電界放出型電子銃の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129952A true JPH08129952A (ja) | 1996-05-21 |
| JP2735009B2 JP2735009B2 (ja) | 1998-04-02 |
Family
ID=17700894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28617394A Expired - Fee Related JP2735009B2 (ja) | 1994-10-27 | 1994-10-27 | 電界放出型電子銃の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5620350A (ja) |
| JP (1) | JP2735009B2 (ja) |
| KR (1) | KR0174126B1 (ja) |
| TW (1) | TW306007B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105551910A (zh) * | 2016-01-14 | 2016-05-04 | 北京大学 | 基于金属钼基底的场致电子发射阴极阵列及其制作方法 |
Families Citing this family (5)
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|---|---|---|---|---|
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| US5902491A (en) | 1996-10-07 | 1999-05-11 | Micron Technology, Inc. | Method of removing surface protrusions from thin films |
| US5928207A (en) * | 1997-06-30 | 1999-07-27 | The Regents Of The University Of California | Microneedle with isotropically etched tip, and method of fabricating such a device |
| US6558570B2 (en) | 1998-07-01 | 2003-05-06 | Micron Technology, Inc. | Polishing slurry and method for chemical-mechanical polishing |
| US20050067936A1 (en) * | 2003-09-25 | 2005-03-31 | Lee Ji Ung | Self-aligned gated carbon nanotube field emitter structures and associated methods of fabrication |
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|---|---|---|---|---|
| JPH0362432A (ja) * | 1989-01-18 | 1991-03-18 | General Electric Co Plc:The (Gec) | 電界放射装置の形成方法およびその方法で形成された電界放射装置 |
| JPH0652788A (ja) * | 1992-07-28 | 1994-02-25 | Sharp Corp | 電界放出型電子源装置およびその製造方法 |
| JPH0684454A (ja) * | 1992-02-14 | 1994-03-25 | Micron Technol Inc | 化学・機械研磨法を用いた冷陰極エミッタ先端部の周囲にセルフアライン型のゲート構造体を形成する方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436828B2 (ja) * | 1974-08-16 | 1979-11-12 | ||
| US3921022A (en) * | 1974-09-03 | 1975-11-18 | Rca Corp | Field emitting device and method of making same |
| JPH03222232A (ja) * | 1990-01-25 | 1991-10-01 | Mitsubishi Electric Corp | 電子放出装置の製造方法 |
| JPH0494033A (ja) * | 1990-08-08 | 1992-03-26 | Fujitsu Ltd | 微小冷陰極の製造方法 |
| US5199917A (en) * | 1991-12-09 | 1993-04-06 | Cornell Research Foundation, Inc. | Silicon tip field emission cathode arrays and fabrication thereof |
-
1994
- 1994-10-27 JP JP28617394A patent/JP2735009B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-24 TW TW084111227A patent/TW306007B/zh active
- 1995-10-26 KR KR1019950037269A patent/KR0174126B1/ko not_active Expired - Fee Related
- 1995-10-26 US US08/548,722 patent/US5620350A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0362432A (ja) * | 1989-01-18 | 1991-03-18 | General Electric Co Plc:The (Gec) | 電界放射装置の形成方法およびその方法で形成された電界放射装置 |
| JPH0684454A (ja) * | 1992-02-14 | 1994-03-25 | Micron Technol Inc | 化学・機械研磨法を用いた冷陰極エミッタ先端部の周囲にセルフアライン型のゲート構造体を形成する方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5620350A (en) | 1997-04-15 |
| JP2735009B2 (ja) | 1998-04-02 |
| TW306007B (ja) | 1997-05-21 |
| KR960015635A (ko) | 1996-05-22 |
| KR0174126B1 (ko) | 1999-02-01 |
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