JPH04223342A - 半導体装置のゲート電極とその製造方法 - Google Patents

半導体装置のゲート電極とその製造方法

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JPH04223342A
JPH04223342A JP2406358A JP40635890A JPH04223342A JP H04223342 A JPH04223342 A JP H04223342A JP 2406358 A JP2406358 A JP 2406358A JP 40635890 A JP40635890 A JP 40635890A JP H04223342 A JPH04223342 A JP H04223342A
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gate electrode
photoresist
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Nobuyuki Kasai
笠井　信之
Shinichi Sakamoto
晋一 坂本
Takuji Sonoda
園田　▲琢▼二
Tetsuya Yagi
哲哉 八木
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
（ＦＥＴ）等の半導体装置のゲート電極とその製造方法
に関するものである。
【０００２】
【従来の技術】図１７は従来の半導体装置のゲート電極
の構造を示す断面図で、半導体基板１の上に半導体活性
層２が形成されており、該半導体活性層２の表面に形成
されたリセス領域３に長さＬｇのゲート電極４が形成さ
れている。図１７に示す断面構造をもったゲート電極４
は次のようにして製造される。
【０００３】図１４に示すように、半導体基板１上に半
導体活性層２を形成し、該半導体活性層２上にフォトレ
ジスト３０を積層する。次に電子ビ−ム直接描画等の写
真製版技術によりフォトレジスト３０をパターニングし
、該フォトレジスト３０に活性層２に達する開口５を形
成する。 この開口の幅ｔ１　が図１７の完成したゲート電極４の
ゲート長Ｌｇを決定する。
【０００４】次に図１５に示すように、フォトレジスト
３０をマスクとして使用して例えばウエットエッチング
を行って活性層２に所望の深さ、幅をもったリセス領域
３を形成する。
【０００５】次に図１６に示すように、ゲート電極金属
６０を真空蒸着法等により被着する。このとき、フォト
レジスト３０上に厚さｈのゲート電極金属６０が被着さ
れると、リセス領域３上にも同様に厚さがほぼｈのゲー
ト電極金属６１が形成される。ゲート電極金属を蒸着す
るとき、フォトレジスト３０の開口５の上端部付近にも
金属６２が若干被着するため、開口５は徐々に狭くなる
。このため、開口５を通過する蒸着用金属の量は段々と
少なくなり、リセス領域３上に形成されるゲート電極金
属６１は図のように先細の断面形状になる。
【０００６】次に図１７に示すようにリフトオフ法によ
りフォトレジスト３０および該フォトレジスト３０上の
不要のゲート電極金属６０を除去することにより、リセ
ス領域３上に形成されたゲート電極４が得られる。
【０００７】
【発明が解決しようとする課題】ところで、例えばＦＥ
Ｔでは、素子特性、例えば雑音指数（ＮＦ）を決定する
要因の１つとしてゲート長Ｌｇがあり、ゲート長Ｌｇを
短縮するとＮＦが向上することが判っている。ところが
ゲート長Ｌｇを短縮するとゲート電極４の断面積が小さ
くなるためにゲート抵抗の増加をきたし、ＮＦが悪化す
る。このため、従来のゲート電極においてＬｇを短縮し
て、しかもゲート電極の断面積を増加させるためには高
さｈを増加せざるを得ないが、ゲート長Ｌｇが約０．３
　μｍ　以下になると、パターニング性やリフトオフ性
の点からフォトレジスト３０を厚くすることができなく
なる。このため、ゲート電極４の高さｈにはおのずから
制限があり、ゲート電極４の断面積を大きくするために
ゲ−ト電極金属の高さｈを大きくすることができない。 このような理由から図１７に示すような構造のゲート電
極ではＮＴの良い半導体装置を得ることができないとい
う問題があった。
【０００８】ゲート長Ｌｇを短縮し、しかもゲート電極
の断面積を大きくとることができるゲート電極として例
えば特開昭６３−２７３３６３　号公報に記載されたよ
うなＴ字形の構造のゲート電極があるが、同公報に記載
された構造のゲート電極では、ゲート電極自体と活性層
との間に酸化シリコン膜や窒化シリコン膜等の誘電体が
存在するため、余分な寄生容量が発生するという欠点が
ある。
【０００９】また、ゲート長Ｌｇを短縮する方法として
、特開昭６３−９５６７６号公報に記載されたゲート電
極構造があるが、同公報に記載されたゲート電極構造は
専らゲート長を短縮することを目的としたものであり、
ゲート長の短縮とゲート抵抗の低減を同時に図ったもの
ではない。
【００１０】さらに特開昭６３−１５５７７１　号公報
にはＴ字形構造のゲート電極を使用した半導体装置が示
されているが、同公報に記載された発明は、上記Ｔ字形
構造のゲート電極をソース電極とドレイン電極との中間
の位置よりソース電極側に変位させることを目的とした
ものであり、これには特にゲート長を短縮すると共にゲ
ート抵抗を低減する点については何も示されていない。
【００１１】この発明は、特にゲート長を短縮すると共
にゲート電極を低減したゲート電極構造を得ることを目
的としたものである。
【００１２】
【課題を解決するための手段】この発明のゲート電極構
造は、上部が拡大した所謂Ｔ字形あるいはマッシュルー
ム形のゲート電極（以下、マッシュルーム形ゲート電極
と総称する）の有効ゲート長を決定する部分を除く下部
にゲート電極の金属と同一あるいは異なる金属からなる
メタルサイドウォールを形成して構成されている。
【００１３】
【作用】この発明のゲート電極構造によれば、有効ゲー
ト長はゲート電極のリセス領域に直接接触する下端部の
長さによって決定されるから充分に短縮され、また、ゲ
ート抵抗はメタルサイドウォールの存在によりゲート電
極の実効断面積が増大することから充分に低減される。
【００１４】
【実施例】以下、図を参照しつつこの発明によるゲート
電極構造ならびにその製造方法を詳細に説明する。図７
はこの発明による電極構造の第１の実施例を示す。同図
において、基板１０はＧａＡｓ、ＩｎＰ　等の半導体材
料からなり、厚さは例えば５００　μｍ　程度である。 基板１０上には例えばｎ形（以下、ｎ−と記す）ＧａＡ
ｓ、ｎ−ＡｌＧａＡｓ／ＧａＡｓ、ｎ−ＩｎＧａＡｓ／
ＧａＡｓ等の材料からなる半導体活性層１２が約０．５
　μｍ　程度の厚さに形成されている。半導体活性層１
２のゲート電極が形成されるべき所定の部分には深さが
約０．１μｍ　〜０．３　μｍ　、幅が約０．６　μｍ
　〜２．０　μｍ　のリセス領域１３が形成されている
。そして、このリセス領域１３には上部が拡大した所謂
マッシュルーム形のゲート電極１６が形成されている。 ゲート電極１６のリセス領域１３と接触する部分の長さ
、つまり有効ゲート長Ｌｇは約０．１　μｍ　〜０．３
　μｍである。ゲート電極１６の拡大した頭部１８の下
にはこれに接触してメタルサイドウォール１７が形成さ
れており、該メタルサイドウォール１７の存在によって
ゲート電極１６の実効断面積は、有効ゲート長Ｌｇを上
記のように約０．１　μｍ　〜０．３　μｍ　程度に保
ちつつ増大することができ、これによってゲート電極の
抵抗を低減することができる。
【００１５】ゲート電極１６は例えばＴｉ／Ｐｔ／Ａｕ
、ＷＳｉ　等により形成され、メタルサイドウォール１
７は例えばＡｌ、Ａｕ、Ａｇ、Ｍｏ、Ｐｔ、Ｔｉ、Ｗ　
、ＷＳｉ　等により約０．２　μｍ　〜０．３　μｍ　
の厚さに形成される。
【００１６】次に図７に示すこの発明によるゲート電極
構造の製造方法を図１乃至図６を参照して説明する。
【００１７】先ず、図１に示すように、厚さが約５００
　μｍ　のＧａＡｓ、ＩｎＰ　等の半導体基板１０上に
厚さが約０．５　μｍ　のｎ−ＧａＡｓ、ｎ−ＡｌＧａ
Ａｓ／ＧａＡｓ、ｎ−ＩｎＧａＡｓ／ＧａＡｓ等の半導
体活性層１２を形成し、該半導体活性層１２上に第１の
フォトレジスト１９を約０．４　μｍ　の厚さに積層す
る。次に電子ビーム直接描画や光学露光等の写真製版技
術によりパターニングして、ゲート電極を形成する部分
に開口２０を形成する。第１のフォトレジスト１９とし
ては、例えばポジ型レジストＯＤＵＲ、ＯＥＢＲ等が使
用される。また、開口２０は幅ｔ２が約１μｍ　〜１．
５　μｍ　となるように形成される。
【００１８】次に図２に示すように、スパッタ等のステ
ップカバレッジに優れた方法（表面形状に沿って良好に
被着される方法）によって後程形成されるゲート金属と
同じあるいは異なる金属からなる金属層７０を形成する
。 金属層７０としては、Ａｌ、Ａｕ、Ａｇ、Ｍｏ、Ｐｔ、
Ｔｉ、Ｗ　、ＷＳｉ　等が使用され、厚さが約０．２　
μｍ　〜０．３　μｍ　に形成される。図示のように、
金属層７０は開口２０の底面、側壁にも実質的に同じ厚
さに形成される。
【００１９】次に図３に示すように、金属層７０を選択
的に異方性エッチングし、第１のフォトレジスト１９の
開口２０の側壁にのみメタルサイドウォール１７となる
金属層を残して、他をすべて除去する。このとき、金属
層７０を異方性エッチングする方法として、反応性イオ
ンエッチング（ＲＩＥ）や、反応性イオンビームエッチ
ング（ＲＩＢＥ）、電子サイクロトロン共鳴（ＥＣＲ）
エッチング等のドライエッチング法が使用される。イオ
ンエッチングでは、例えばＣＦ４　系ガス、ＣＦ４　＋
　Ｏ２　、ＣＦ４　＋　Ｈ２　、ＳＦ６　、　Ｃ２　　
Ｆ６　、　ＣＣｌ４　等のガスが使用される。これらの
ドライエッチング法は、第１のフォトレジスト１９や半
導体活性層１２とのエッチングの選択比が大きい条件で
実行することが重要である。形成されるメタルサイドウ
ォール１７の厚みは約０．２　μｍ　〜０．３　μｍ　
である。
【００２０】かくして、メタルサイドウォール１７の存
在により開口２０の幅は元の幅　ｔ２　の１／３〜１／
５程度になり、実効的な幅　ｔ３　は０．１　μｍ　〜
０．３　μｍ　程度になる。ここで重要な点は、第１の
フォトレジスト１９の厚さとこれに形成される開口２０
の幅ｔ２　、さらに金属層７０の厚みを自由に選定して
、ゲート長を任意に選定することができると共に、ゲー
トの実効断面積を拡大するためのメタルサイドウォール
１７の厚さを任意に選定することができることである。
【００２１】次に図３の全面に第２のフォトレジストを
積層した後、パターニングして図４に示すような第２の
フォトレジスト２２を形成する。第２のフォトレジスト
２２は第１のフォトレジスト１９と感度の異なるものを
使用し、第２のフォトレジスト２２の露光、現像に際し
て第１のフォトレジスト１９が影響を受けないようにす
る。第２のフォトレジスト２２に形成された開口２４の
幅　ｔ４　はゲート電極１６の頭部１８の寸法を決定す
る。第２のフォトレジスト２２としては、例えばポジ型
レジストＡＺ１３７０、Ｓ１４００−２７等が使用され
、厚さが約１．５　μｍ　に積層される。 以上により、マッシュルーム形ゲート電極１６を形成す
るためのフォトレジスト・プロファイルが完成する。
【００２２】次に図５に示すように、メタルサイドウォ
ール１７をマスクとして使用して半導体活性層１２を所
望の量だけ堀込み、リセス領域１３を形成する。リセス
領域１３の形成には例えばリン酸系、硫酸系のエッチン
グ剤を使用したウエットエッチングが採用される。リセ
ス領域１３は、幅　ｔ５　が約０．６　μｍ　〜２．０
　μｍ　、深さｄ１　が約０．３　μｍ　程度となるよ
うに形成される。
【００２３】次に図６に示すように、ゲート電極金属６
０を真空蒸着法等により被着する。この真空蒸着により
、開口２４内にも同様に金属が蒸着され、その下端はリ
セス領域１３の底で半導体活性層１２に接触する。かく
して、開口２４内に頭部１８を有するゲート電極１６が
形成される。ゲート電極金属としては、Ｔｉ／Ｐｔ／Ａ
ｕ、ＷＳｉ　等が使用される。
【００２４】次に図７に示すように、リフトオフ法によ
って第１のフォトレジスト１９、第２のフォトレジスト
２２及び該第２のフォトレジスト２２上の不要のゲート
電極金属６０を除去して、頭部の下の細くなった部分に
メタルサイドウォール１７が設けられた本発明のゲート
電極１６が得られる。
【００２５】前述のように、図７に示す構造をもったゲ
ート電極１６は、有効ゲート長Ｌｇが約０．１　μｍ　
〜０．３　μｍ　に短縮され、しかもメタルサイドウォ
ール１７の存在によりゲート電極１６の実効断面積は増
大されるから、ＮＦを大幅に改善することができる。
【００２６】ところで、図７に示すような構造のゲート
電極は充分に満足できる素子特性が得られるが、メタル
サイドウォール１７をマスクとして半導体活性層１２を
エッチングしてリセス領域１３を形成するとき、エッチ
ングが不充分で図８に示すように、メタルサイドウォー
ル１７と半導体活性層１２とが接触したままになったり
、接触しないまでもその間隔が不充分になる可能性があ
る。
【００２７】図９乃至図１３は図８に示すようなゲート
電極が形成されるのを防止したゲート電極を製造する方
法を示す。
【００２８】先ず図９に示すように、半導体基板１０上
に形成された半導体活性層１２上に約０．０１μｍ　〜
０．１　μｍ　の厚さのスペーサ層２８を形成する。ス
ペーサ層２８としてはＳｉＮｘやＳｉＯＮなどの絶縁物
、あるいはノンドープ半導体層が使用される。スペーサ
層２８上に第１のフォトレジスト１９を積層し、パター
ニングして開口２０を形成する。
【００２９】次に図１０に示すように、図９の全面に金
属層７０を形成する。
【００３０】次に図１１に示すように、金属層７０を異
方性エッチングしてメタルサイドウォール１７を形成し
、しかる後該メタルサイドウォール１７をマスクとして
スペーサ層２８をエッチングして部分的に除去し、半導
体活性層１２が露出する開口３２を形成する。
【００３１】次に図１１の全面に第２のフォトレジスト
を積層した後、パターニングして図１２に示すような第
２のフォトレジスト２２を形成する。次にメタルサイド
ウォール１７およびスペーサ層２８をマスクとして半導
体活性層１２をエッチングし、リセス領域１３を形成す
る。高出力ＦＥＴのように高耐圧が必要なときには、リ
セス領域１３の幅を広げる方法が採られるが、その場合
、スペーサ層２８のみを選択的にエッチングできるエッ
チャントにより図１２に示すようにスペーサ層２８を所
定量サイドエッチングした後、このスペーサ層２８をマ
スクとしてリセス領域１３を形成すればよい。
【００３２】以下、図６、図７と同様な工程で図１３に
示すような構造のゲート電極１６が形成される。図１３
に示す構造のゲート電極によれば、リセス領域１３を形
成するためのエッチングが多少不足していてもメタルサ
イドウォール１７と半導体活性層１２とが接触すること
はなく、図８に示すようなゲート電極が形成される心配
はない。
【００３３】
【発明の効果】以上説明したように、この発明のゲート
電極によれば、頭部が拡大したマッシュルーム形ゲート
電極の下部にメタルサイドウォール１７を設けたことに
より、有効ゲート長Ｌｇの短縮と同時に断面積を拡大す
ることができ、優れた素子特性、特に優れたＮＦ特性が
得られる。また、この発明のゲート電極の製造方法によ
れば、第２のフォトレジスト２２の厚み、該第２のフォ
トレジスト２２に形成される開口部２４の幅　ｔ４　、
さらに金属層７０の厚みを自由に選定して、上記有効ゲ
ート長Ｌｇを任意に選定することができると共に、メタ
ルサイドウォール１７の存在によりゲート電極の実効断
面積を任意に選定することができるから、所望のＮＦ特
性をもったゲート電極を容易に形成することができると
いう効果が得られる。
【図面の簡単な説明】
【図１】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第１段階における断面
図である。
【図２】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第２段階における断面
図である。
【図３】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第３段階における断面
図である。
【図４】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第４段階における断面
図である。
【図５】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第５段階における断面
図である。
【図６】図７に示す本発明の第１の実施例によるゲート
電極を製造するための製造方法の第６段階における断面
図である。
【図７】本発明の第１の実施例によるゲート電極の構造
を示す主要部の断面図である。
【図８】図７に示す本発明の第１の実施例によるゲート
電極で生ずる可能性のある問題点を説明する断面図であ
る。
【図９】図１３に示す本発明の第２の実施例によるゲー
ト電極を製造するための製造方法の第１段階における断
面図である。
【図１０】図１３に示す本発明の第２の実施例によるゲ
ート電極を製造するための製造方法の第２段階における
断面図である。
【図１１】図１３に示す本発明の第２の実施例によるゲ
ート電極を製造するための製造方法の第３段階における
断面図である。
【図１２】図１３に示す本発明の第２の実施例によるゲ
ート電極を製造するための製造方法の第４段階における
断面図である。
【図１３】本発明の第２の実施例によるゲート電極の構
造を示す主要部の断面図である。
【図１４】図１７に示す従来のゲート電極を製造するた
めの製造方法の第１段階における断面図である。
【図１５】図１７に示す従来のゲート電極を製造するた
めの製造方法の第２段階における断面図である。
【図１６】図１７に示す従来のゲート電極を製造するた
めの製造方法の第３段階における断面図である。
【図１７】従来のゲート電極の主要部の構造を示す断面
図である。
【符号の説明】
１０　　半導体基板 １２　　半導体活性層 １３　　リセス領域 １６　　ゲート電極 １７　　メタルサイドウォール １８　　頭部 １９　　第１のフォトレジスト ２０　　開口部 ２２　　第２のフォトレジスト ２４　　開口部 ２８　　スペーサ層 ３０　　フォトレジスト ３２　　開口 ６０　　ゲート電極金属

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板上の半導体活性層に形成さ
    れたリセス領域に下端部が接触して形成された頭部が拡
    大したマッシュルーム形ゲート電極において、上記頭部
    の下の細くなった部分にメタルサイドウォールが形成さ
    れていることを特徴とする半導体装置のゲート電極。
  2. 【請求項２】　　ゲート電極はＴｉ／Ｐｔ／Ａｕ、ＷＳ
    ｉ　等の金属で形成され、メタルサイドウォールはＡｌ
    、Ａｕ、Ａｇ、Ｍｏ、Ｐｔ、Ｔｉ、Ｗ　、ＷＳｉ　等の
    金属のうちの１あるいは２以上の組合せにより形成され
    ることを特徴とする請求項１の半導体装置のゲート電極
    。
  3. 【請求項３】　　有効ゲート長を決定する頭部の下の細
    くなった部分の寸法は０．１　μｍ　〜０．３　μｍ　
    であり、メタルサイドウォールの厚みは０．２　μｍ　
    〜０．３　μｍであることを特徴とする請求項１の半導
    体装置のゲート電極。
  4. 【請求項４】　　半導体基板上の半導体活性層上に第１
    のフォトレジストを形成した後パターニングによって所
    定の寸法の開口を形成する工程と、上記第１のフォトレ
    ジスト上および開口内にメタルサイドウォールを形成す
    るための金属層をスパッタ等により全面被着する工程と
    、反応性イオンエッチング、反応性イオンビームエッチ
    ング、電子サイクロトロン共鳴エッチング等のドライエ
    ッチング法による異方性エッチングにより上記金属層を
    異方性エッチングして上記第１のフォトレジストの開口
    の側壁にメタルサイドウォールとなる金属を残存させる
    工程と、上記第１のフォトレジスト上にパターニングに
    より上記メタルサイドウォール用金属が露出した開口部
    をもち、上記第１のフォトレジストと感度が異なる第２
    のフォトレジストを形成する工程と、上記メタルサイド
    ウォール用金属をマスクとして上記半導体活性層をエッ
    チングして該半導体活性層を堀込み、リセス領域を形成
    する工程と、真空蒸着法等により上記第２のフォトレジ
    スト、メタルサイドウォール用金属、上記リセス領域の
    上記メタルサイドウォール用金属相互間の露出部分全面
    にゲート電極金属を所定の厚みに被着する工程と、リフ
    トオフ法により上記第１のフォトレジスト、第２のフォ
    トレジストおよび該第２のフォトレジスト上の不要のゲ
    ート電極金属を選択的に除去する工程とからなる下端部
    が上記リセス領域の底部に接触し、拡大した頭部の下の
    細くなった部分にメタルサイドウォールが形成された請
    求項１の半導体装置のマッシュルーム形ゲート電極の製
    造方法。
  5. 【請求項５】　　半導体基板上の半導体活性層に形成さ
    れたリセス領域に下端部が接触して形成された頭部が拡
    大したマッシュルーム形ゲート電極において、上記頭部
    の下の細くなった部分にメタルサイドウォールが形成さ
    れており、また上記半導体活性層上にＳｉＮｘ、ＳｉＯ
    Ｎ等の絶縁物や、ノンドープの半導体層からなるスペ−
    サ層が形成されていることを特徴とする半導体装置のゲ
    ート電極。
  6. 【請求項６】　　ゲート電極はＴｉ／Ｐｔ／Ａｕ、ＷＳ
    ｉ　等の金属で形成され、メタルサイドウォールはＡｌ
    、Ａｕ、Ａｇ、Ｍｏ、Ｐｔ、Ｔｉ、Ｗ　、ＷＳｉ　等の
    金属のうちの１あるいは２以上の組合せにより形成され
    ていることを特徴とする請求項５の半導体装置のゲート
    電極。
  7. 【請求項７】　　半導体基板上の半導体活性層上にＳｉ
    Ｎｘ、ＳｉＯＮ等の絶縁物やノンドープ半導体層からな
    るスペ−サ層を形成する工程と、該スペーサ層上に第１
    のフォトレジストを形成した後パターニングによって所
    定の寸法の開口を形成する工程と、上記第１のフォトレ
    ジスト上および開口部にメタルサイドウォールを形成す
    るための金属層をスパッタ等により全面被着する工程と
    、反応性イオンエッチング、反応性イオンビームエッチ
    ング、電子サイクロトロン共鳴エッチング等のドライエ
    ッチング法による異方性エッチングにより上記金属層を
    異方性エッチングして上記第１のフォトレジストの開口
    の側壁にメタルサイドウォールとなる金属を残存させる
    と共に上記サイドウォールとなる金属相互間に露出する
    スぺーサ層を除去して上記半導体活性層の一部を露出さ
    せる工程と、上記第１のフォトレジスト上に上記メタル
    サイドウォール用金属が露出した開口をもち、上記第１
    のフォトレジストと感度が異なる第２のフォトレジスト
    を形成する工程と、上記メタルサイドウォール用金属を
    マスクとして上記半導体活性層をエッチングして該半導
    体活性層を堀込み、リセス領域を形成する工程と、真空
    蒸着法等により上記第２のフォトレジスト、メタルサイ
    ドウォール用金属、上記リセス領域の上記メタルサイド
    ウォール用金属相互間の露出部分全面にゲート電極金属
    を所定の厚みに被着する工程と、リフトオフ法により第
    １のフォトレジスト、第２のフォトレジストおよび該第
    ２のフォトレジスト上の不要のゲート電極金属を選択的
    に除去する工程とからなる下端部が上記リセス領域の底
    部に接触し、拡大した頭部の下の細くなった部分にメタ
    ルサイドウォールが形成された請求項５の半導体装置の
    マッシュルーム形電極の製造方法。
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