JPH08130313A - 逆スタガー型薄膜トランジスタ及びその製造方法 - Google Patents
逆スタガー型薄膜トランジスタ及びその製造方法Info
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- JPH08130313A JPH08130313A JP26954294A JP26954294A JPH08130313A JP H08130313 A JPH08130313 A JP H08130313A JP 26954294 A JP26954294 A JP 26954294A JP 26954294 A JP26954294 A JP 26954294A JP H08130313 A JPH08130313 A JP H08130313A
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Landscapes
- Liquid Crystal (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】接触抵抗を低減して特性を改善、安定化させる
とともに絶縁破壊による信頼性低下を抑制した逆スタガ
ー型薄膜トランジスタ、並びに生産性の高い薄膜トラン
ジスタの製造方法を提供する。 【構成】基板１０１上に、少なくともゲート電極１０３
とゲート配線１０４、ゲート絶縁膜１０５、半導体能動
層１０６、ソース電極１０９とドレイン電極１１０、及
び半導体能動層のチャネル部１１１のパッシベーッショ
ン膜が順次形成されており、ソース電極及びドレイン電
極にそれぞれソース配線及びドレイン配線が接続されて
おり、前記ゲート配線と前記ソース配線との交差部で該
配線間に設けられた絶縁膜の膜厚が、前記ゲート絶縁膜
１０５の膜厚と前記パッシベーション膜の膜厚との和に
略等しい。
とともに絶縁破壊による信頼性低下を抑制した逆スタガ
ー型薄膜トランジスタ、並びに生産性の高い薄膜トラン
ジスタの製造方法を提供する。 【構成】基板１０１上に、少なくともゲート電極１０３
とゲート配線１０４、ゲート絶縁膜１０５、半導体能動
層１０６、ソース電極１０９とドレイン電極１１０、及
び半導体能動層のチャネル部１１１のパッシベーッショ
ン膜が順次形成されており、ソース電極及びドレイン電
極にそれぞれソース配線及びドレイン配線が接続されて
おり、前記ゲート配線と前記ソース配線との交差部で該
配線間に設けられた絶縁膜の膜厚が、前記ゲート絶縁膜
１０５の膜厚と前記パッシベーション膜の膜厚との和に
略等しい。
Description
【０００１】
【産業上の利用分野】本発明は、逆スタガー型薄膜トラ
ンジスタ及びその製造方法に係わり、特に駆動能力が高
く、信頼性の高い薄膜トランジスタに関する。
ンジスタ及びその製造方法に係わり、特に駆動能力が高
く、信頼性の高い薄膜トランジスタに関する。
【０００２】
【従来の技術】多数の薄膜トランジスタを有する従来の
薄膜トランジスタ基板及びその製造方法を図３を用いて
説明する。ガラス等の基板３０１上に、１００ｎｍのＣ
ｒからなる外部接続用端子３０２、ゲート電極３０３、
ゲート配線３０４を形成する。次に、ａ−ＳｉＮｘ３０
０ｎｍのゲート絶縁膜３０５、ｉ型ａ−Ｓｉ１００ｎｍ
の半導体能動層３０６，ｎ +型ａ−Ｓｉ２０ｎｍのオー
ミックコンタクト層３０７を成膜し、半導体能動層３０
６及びオーミックコンタクト層３０７を同一のレジスト
マスクを用いてエッチングして、トランジスタ素子間を
分離する（図１（ａ））。
薄膜トランジスタ基板及びその製造方法を図３を用いて
説明する。ガラス等の基板３０１上に、１００ｎｍのＣ
ｒからなる外部接続用端子３０２、ゲート電極３０３、
ゲート配線３０４を形成する。次に、ａ−ＳｉＮｘ３０
０ｎｍのゲート絶縁膜３０５、ｉ型ａ−Ｓｉ１００ｎｍ
の半導体能動層３０６，ｎ +型ａ−Ｓｉ２０ｎｍのオー
ミックコンタクト層３０７を成膜し、半導体能動層３０
６及びオーミックコンタクト層３０７を同一のレジスト
マスクを用いてエッチングして、トランジスタ素子間を
分離する（図１（ａ））。
【０００３】次に、ａ−ＳｉＮｘ３０５をエッチングし
てコンタクトホール３１３を形成した後、Ｃｒ３０８、
Ａｌ（３０９、３１０）をそれぞれ５０ｎｍ，３００ｎ
ｍ成膜し、エッチングしてソース電極及びソース配線、
ドレイン電極及びドレイン配線、及びチャネル３１１を
形成する（図１（ｂ））。最後に、パッシベーション膜
３１２としてａ−ＳｉＮｘを４００ｎｍ形成し、必要な
窓開けを行って、薄膜トランジスタを完成する（図１
（ｃ））。
てコンタクトホール３１３を形成した後、Ｃｒ３０８、
Ａｌ（３０９、３１０）をそれぞれ５０ｎｍ，３００ｎ
ｍ成膜し、エッチングしてソース電極及びソース配線、
ドレイン電極及びドレイン配線、及びチャネル３１１を
形成する（図１（ｂ））。最後に、パッシベーション膜
３１２としてａ−ＳｉＮｘを４００ｎｍ形成し、必要な
窓開けを行って、薄膜トランジスタを完成する（図１
（ｃ））。
【０００４】しかし、このような従来の薄膜トランジス
タの製造方法で作製すると、薄膜トランジスタのオン電
流が設計値に比べて低くしかも素子間でばらつくため、
設計のマージンがとれないという問題があった。そこで
これらの問題を解決するために、本発明者らが製造方法
及び条件の根本的検討を行った結果、この問題の主な原
因は、オーミックコンタクト層と電極層との界面におけ
るオーミックコンタクト層の酸化であることが分かっ
た。即ち、オーミックコンタクト層の酸化が、接触抵抗
の値並びにそのバラツキを増大し、その結果として、ト
ランジスタのオン電流の減少やバラツキが生じることが
分かった。
タの製造方法で作製すると、薄膜トランジスタのオン電
流が設計値に比べて低くしかも素子間でばらつくため、
設計のマージンがとれないという問題があった。そこで
これらの問題を解決するために、本発明者らが製造方法
及び条件の根本的検討を行った結果、この問題の主な原
因は、オーミックコンタクト層と電極層との界面におけ
るオーミックコンタクト層の酸化であることが分かっ
た。即ち、オーミックコンタクト層の酸化が、接触抵抗
の値並びにそのバラツキを増大し、その結果として、ト
ランジスタのオン電流の減少やバラツキが生じることが
分かった。
【０００５】また、ゲート配線３０４とソース配線３０
９との交差部の絶縁膜３１４は、薄いゲート絶縁膜だけ
で構成されるため十分な絶縁耐圧が得られず、製造工程
中の静電気や実使用時の動作の繰り返し等により絶縁破
壊されることが多々起こった。しかし、絶縁の信頼性を
上げるためにゲート絶縁膜を厚くすると、容量が低下す
るためオン電流が不足し、その分薄膜トランジスタを大
きく設計せざるを得なくなり、例えば薄膜トランジスタ
を液晶表示素子に応用した場合結果として開口率が低下
してしまう、また、交差部だけ膜厚を厚くしようとする
と、成膜及びパターニングのプロセスが必要となり工程
数が増えて生産性が低下するという問題がある。
９との交差部の絶縁膜３１４は、薄いゲート絶縁膜だけ
で構成されるため十分な絶縁耐圧が得られず、製造工程
中の静電気や実使用時の動作の繰り返し等により絶縁破
壊されることが多々起こった。しかし、絶縁の信頼性を
上げるためにゲート絶縁膜を厚くすると、容量が低下す
るためオン電流が不足し、その分薄膜トランジスタを大
きく設計せざるを得なくなり、例えば薄膜トランジスタ
を液晶表示素子に応用した場合結果として開口率が低下
してしまう、また、交差部だけ膜厚を厚くしようとする
と、成膜及びパターニングのプロセスが必要となり工程
数が増えて生産性が低下するという問題がある。
【０００６】
【発明が解決しようとする課題】以上の状況において、
本発明は、接触抵抗を低減して特性を改善、安定化させ
るとともに絶縁破壊による信頼性低下を抑制した逆スタ
ガー型薄膜トランジスタ、並びに生産性の高い薄膜トラ
ンジスタの製造方法を提供することを目的とする。
本発明は、接触抵抗を低減して特性を改善、安定化させ
るとともに絶縁破壊による信頼性低下を抑制した逆スタ
ガー型薄膜トランジスタ、並びに生産性の高い薄膜トラ
ンジスタの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の要旨は、
基板上に、少なくともゲート電極とゲート配線、ゲート
絶縁膜、半導体能動層、ソース電極とドレイン電極、及
び前記半導体能動層のチャネル部のパッシベーッション
膜が順次形成されており、前記ソース電極及びドレイン
電極にそれぞれソース配線及びドレイン配線が接続され
ており、前記ゲート配線と前記ソース配線との交差部で
該配線間に設けられた絶縁膜の膜厚が、前記ゲート絶縁
膜の膜厚と前記パッシベーション膜の膜厚との和に略等
しいことを特徴とする逆スタガー型薄膜トランジスタに
存在する。
基板上に、少なくともゲート電極とゲート配線、ゲート
絶縁膜、半導体能動層、ソース電極とドレイン電極、及
び前記半導体能動層のチャネル部のパッシベーッション
膜が順次形成されており、前記ソース電極及びドレイン
電極にそれぞれソース配線及びドレイン配線が接続され
ており、前記ゲート配線と前記ソース配線との交差部で
該配線間に設けられた絶縁膜の膜厚が、前記ゲート絶縁
膜の膜厚と前記パッシベーション膜の膜厚との和に略等
しいことを特徴とする逆スタガー型薄膜トランジスタに
存在する。
【０００８】本発明の第２の要旨は、基板上に、少なく
ともゲート電極とゲート配線、ゲート絶縁膜、半導体能
動層、オーミックコンタクト層、ソース電極とドレイン
電極、及び前記半導体能動層のチャネル部のパッシベー
ション膜を順次形成し、前記ゲート絶縁膜を形成する際
及び前記パッシベーション膜を形成する際には、少なく
とも前記ゲート配線と前記ソース電極に接続されるソー
ス配線との交差部のゲート配線上にも同時に成膜して、
前記交差部のソース配線及びゲート配線間の絶縁膜を前
記ゲート絶縁膜と前記パッシベーション膜とで構成し、
さらに、前記ソース電極及びドレイン電極にそれぞれソ
ース配線及びドレイン配線を接続することを特徴とする
逆スタガー型薄膜トランジスタの製造方法に存在する。
ともゲート電極とゲート配線、ゲート絶縁膜、半導体能
動層、オーミックコンタクト層、ソース電極とドレイン
電極、及び前記半導体能動層のチャネル部のパッシベー
ション膜を順次形成し、前記ゲート絶縁膜を形成する際
及び前記パッシベーション膜を形成する際には、少なく
とも前記ゲート配線と前記ソース電極に接続されるソー
ス配線との交差部のゲート配線上にも同時に成膜して、
前記交差部のソース配線及びゲート配線間の絶縁膜を前
記ゲート絶縁膜と前記パッシベーション膜とで構成し、
さらに、前記ソース電極及びドレイン電極にそれぞれソ
ース配線及びドレイン配線を接続することを特徴とする
逆スタガー型薄膜トランジスタの製造方法に存在する。
【０００９】
【作用】本発明の逆スタガー型薄膜トランジスタの製造
方法においては、半導体能動層のチャネル部にパッシベ
ーション膜を成膜する工程をソース・ドレイン配線形成
前に行うため、チャネル部のパッシベーション膜形成時
にゲート配線とソース配線の交差部にもパッシベーショ
ン膜を形成することが可能となる。従って、工程数を増
やすことなく、交差部の絶縁膜の膜厚をゲート絶縁膜に
パッシベーション膜を加えた膜厚まで増加させることが
可能となる。
方法においては、半導体能動層のチャネル部にパッシベ
ーション膜を成膜する工程をソース・ドレイン配線形成
前に行うため、チャネル部のパッシベーション膜形成時
にゲート配線とソース配線の交差部にもパッシベーショ
ン膜を形成することが可能となる。従って、工程数を増
やすことなく、交差部の絶縁膜の膜厚をゲート絶縁膜に
パッシベーション膜を加えた膜厚まで増加させることが
可能となる。
【００１０】この結果、絶縁膜の絶縁耐圧は十分高くな
り、信頼性の高い薄膜トランジスタが得られる。また、
オーミックコンタクト層とその上の電極層とを連続して
成膜し、酸化し易いオーミックコンタクト層を大気と接
触させない構成とする。これにより、オーミックコンタ
クト層と電極層との接触抵抗は著しく低下するととも
に、そのバラツキも低下し、例えばオン電流の増加及び
素子間でのその均一化を図ることができる。
り、信頼性の高い薄膜トランジスタが得られる。また、
オーミックコンタクト層とその上の電極層とを連続して
成膜し、酸化し易いオーミックコンタクト層を大気と接
触させない構成とする。これにより、オーミックコンタ
クト層と電極層との接触抵抗は著しく低下するととも
に、そのバラツキも低下し、例えばオン電流の増加及び
素子間でのその均一化を図ることができる。
【００１１】上述したように、オーミックコンタクト層
と電極層は連続して成膜するのが好ましいが、清浄な界
面を形成し特性をより一層向上させるためには、ゲート
絶縁膜、半導体能動層、オーミックコンタクト層及び電
極層の４層を連続成膜するのが好ましい。また、薄膜ト
ランジスタ素子間の分離のために行う電極層、オーミッ
クコンタクト層、半導体能動層のエッチング工程、ある
いはチャネル形成のための電極層とオーミックコンタク
ト層のエッチング工程においては、パターン精度を上げ
特性の均一化を図るため、同一マスクでエッチングする
のが好ましい。更に、レジスト剥離を防止し、しかも段
差の無いエッチングを行うために、同一のエッチング液
を用いて一括してエッチングするのが好ましい。金属、
オーミックコンタクト層、半導体能動層の一括エッチン
グ液としては、例えば金属がＷ，Ｍｏ，Ｔｉ等で、半導
体がＳｉの場合、ＨＩＯ3系のエッチング液が用いられ
る。
と電極層は連続して成膜するのが好ましいが、清浄な界
面を形成し特性をより一層向上させるためには、ゲート
絶縁膜、半導体能動層、オーミックコンタクト層及び電
極層の４層を連続成膜するのが好ましい。また、薄膜ト
ランジスタ素子間の分離のために行う電極層、オーミッ
クコンタクト層、半導体能動層のエッチング工程、ある
いはチャネル形成のための電極層とオーミックコンタク
ト層のエッチング工程においては、パターン精度を上げ
特性の均一化を図るため、同一マスクでエッチングする
のが好ましい。更に、レジスト剥離を防止し、しかも段
差の無いエッチングを行うために、同一のエッチング液
を用いて一括してエッチングするのが好ましい。金属、
オーミックコンタクト層、半導体能動層の一括エッチン
グ液としては、例えば金属がＷ，Ｍｏ，Ｔｉ等で、半導
体がＳｉの場合、ＨＩＯ3系のエッチング液が用いられ
る。
【００１２】本発明の薄膜トランジスタのゲート絶縁膜
としてはＳｉ3Ｎ4が好ましい。ＳｉＯ2に比べて誘電率
が高いため、薄膜トランジスタを小さく設計でき一層の
高集積化、高開口率化が可能となる。また、パッシベー
ション膜としても、ＳｉＯ2に比べてＮａ等の透過率が
低いＳｉ3Ｎ4を用いるのが好ましい。これらの絶縁膜及
びパッシベーション膜はプラズマＣＶＤ（ＰＥＣＶＤ）
法で成膜するのが好ましい。ＰＥＣＶＤ法により、比較
的低温で（ガラス基板を用いても）ステップカバレッジ
性、耐圧性に優れた膜を形成することができる。半導体
能動層、オーミックコンタクト層には、ａ−Ｓｉ、ｐｏ
ｌｙ−Ｓｉが好適に用いられるが、他の半導体にも適用
できることは言うまでもない。
としてはＳｉ3Ｎ4が好ましい。ＳｉＯ2に比べて誘電率
が高いため、薄膜トランジスタを小さく設計でき一層の
高集積化、高開口率化が可能となる。また、パッシベー
ション膜としても、ＳｉＯ2に比べてＮａ等の透過率が
低いＳｉ3Ｎ4を用いるのが好ましい。これらの絶縁膜及
びパッシベーション膜はプラズマＣＶＤ（ＰＥＣＶＤ）
法で成膜するのが好ましい。ＰＥＣＶＤ法により、比較
的低温で（ガラス基板を用いても）ステップカバレッジ
性、耐圧性に優れた膜を形成することができる。半導体
能動層、オーミックコンタクト層には、ａ−Ｓｉ、ｐｏ
ｌｙ−Ｓｉが好適に用いられるが、他の半導体にも適用
できることは言うまでもない。
【００１３】また、電極の材料としては、半導体層への
拡散がし難く、かつ酸化しにくい金属あるいはそのシリ
サイド等が好適に用いられる。具体的には例えば、Ｗ，
Ｍｏ，Ｔｉ，Ｃｒ等及びこれらのシリサイドである。配
線の材料としては、比抵抗の小さいＡｌ、Ｃｕ等が用い
られる。
拡散がし難く、かつ酸化しにくい金属あるいはそのシリ
サイド等が好適に用いられる。具体的には例えば、Ｗ，
Ｍｏ，Ｔｉ，Ｃｒ等及びこれらのシリサイドである。配
線の材料としては、比抵抗の小さいＡｌ、Ｃｕ等が用い
られる。
【００１４】
【実施例】本発明の逆スタガー型薄膜トランジスタ及び
その製造方法を、図１及び２を参照してより具体的に説
明する。図１、２は、多数の薄膜トランジスタを有する
基板の一部を示した概念図である。まず、４インチ角の
ガラス基板１０１に、１００ｎｍのＣｒ膜をスパッタ法
により成膜し、エッチングして外部接続用端子１０２、
ゲート電極１０３及びゲート配線１０４を形成した。
その製造方法を、図１及び２を参照してより具体的に説
明する。図１、２は、多数の薄膜トランジスタを有する
基板の一部を示した概念図である。まず、４インチ角の
ガラス基板１０１に、１００ｎｍのＣｒ膜をスパッタ法
により成膜し、エッチングして外部接続用端子１０２、
ゲート電極１０３及びゲート配線１０４を形成した。
【００１５】次に、ゲート絶縁膜（ａ−ＳｉＮｘ３００
ｎｍ）１０５、半導体能動層（ｉ型ａ−Ｓｉ１００ｎ
ｍ）１０６及びオーミックコンタクト層（ｎ+型ａ−Ｓ
ｉ）１０７をＰＥＣＶＤ法で、電極層（Ｗ５０ｎｍ）１
０８をスパッタ法により、大気に曝すこと無く連続して
成膜した（図１（ａ））。尚、これら４層の成膜には、
３個のＰＥＣＶＤ成膜室と１つのスパッタ室を有するイ
ンライン型の成膜装置を用いた。
ｎｍ）１０５、半導体能動層（ｉ型ａ−Ｓｉ１００ｎ
ｍ）１０６及びオーミックコンタクト層（ｎ+型ａ−Ｓ
ｉ）１０７をＰＥＣＶＤ法で、電極層（Ｗ５０ｎｍ）１
０８をスパッタ法により、大気に曝すこと無く連続して
成膜した（図１（ａ））。尚、これら４層の成膜には、
３個のＰＥＣＶＤ成膜室と１つのスパッタ室を有するイ
ンライン型の成膜装置を用いた。
【００１６】次に、電極層１０８、オーミックコンタク
ト層１０７、半導体能動層１０６を同じレジストマスク
を用い、同一エッチング液（ＨＦ０．５ｗｔ％，ＨＩＯ
3１．０ｗｔ％）で一括エッチングしてトランジスタ素
子間の分離を行った（図１（ｂ））。続いて、チャネル
上の電極層１０８とオーミックコンタクト層１０７を同
一マスクで上記エッチング液を用いて一括エッチング
し、ソース電極１０９、ドレイン電極１１０、チャネル
部１１１を形成した（図１（ｃ））。
ト層１０７、半導体能動層１０６を同じレジストマスク
を用い、同一エッチング液（ＨＦ０．５ｗｔ％，ＨＩＯ
3１．０ｗｔ％）で一括エッチングしてトランジスタ素
子間の分離を行った（図１（ｂ））。続いて、チャネル
上の電極層１０８とオーミックコンタクト層１０７を同
一マスクで上記エッチング液を用いて一括エッチング
し、ソース電極１０９、ドレイン電極１１０、チャネル
部１１１を形成した（図１（ｃ））。
【００１７】次に、パッシベーション膜（ａ−ＳｉＮｘ
２００ｎｍ）１１２を全体に成膜した（図２（ａ））。
更にソース・ドレイン配線接続用のコンタクトホール１
１４の窓開け及び外部接続端子のコンタクトホール１１
３の窓開けを行った後（図２（ｂ））、Ａｌ（３００ｎ
ｍ）をスパッタ法により成膜し、パターニングしてソー
ス配線１０９’、ドレイン配線１１０’を形成した（図
２（ｃ））。
２００ｎｍ）１１２を全体に成膜した（図２（ａ））。
更にソース・ドレイン配線接続用のコンタクトホール１
１４の窓開け及び外部接続端子のコンタクトホール１１
３の窓開けを行った後（図２（ｂ））、Ａｌ（３００ｎ
ｍ）をスパッタ法により成膜し、パターニングしてソー
ス配線１０９’、ドレイン配線１１０’を形成した（図
２（ｃ））。
【００１８】尚、本実施例の製造方法では、用いるエッ
チング槽の数が従来の方法に比べて１つ少なくすること
ができる。以上のようにして作製した絶縁膜（ゲート配
線とソース配線の交差部）の膜厚は、４６５ｎｍであ
り、ゲート絶縁膜（３００ｎｍ）とパッシベーション膜
（２００ｎｍ）の膜厚の和と略等しい厚さであった。交
差部での膜厚が５００ｎｍより小さくなったのは、トラ
ンジスタ素子の分離の際のエッチングにより、ゲート絶
縁膜の部分がエッチングされたためと考えられる。
チング槽の数が従来の方法に比べて１つ少なくすること
ができる。以上のようにして作製した絶縁膜（ゲート配
線とソース配線の交差部）の膜厚は、４６５ｎｍであ
り、ゲート絶縁膜（３００ｎｍ）とパッシベーション膜
（２００ｎｍ）の膜厚の和と略等しい厚さであった。交
差部での膜厚が５００ｎｍより小さくなったのは、トラ
ンジスタ素子の分離の際のエッチングにより、ゲート絶
縁膜の部分がエッチングされたためと考えられる。
【００１９】作製したトランジスタのオン抵抗は１０〜
２０％減少した。これはオーミックコンタクト層と金属
との接触抵抗の低減によるものと思われる。また、ばら
つきも従来の１／２に減少した。さらに、ソース配線と
ゲート配線の交差部の絶縁膜の膜厚が４６５ｎｍとなっ
たため絶縁膜の耐圧が向上し、プロセス中の静電気等に
よる絶縁膜破壊は全く無く、しかも、１０回の繰り返し
動作試験を行っても不良発生がなく、歩留まりとともに
信頼性が向上した。
２０％減少した。これはオーミックコンタクト層と金属
との接触抵抗の低減によるものと思われる。また、ばら
つきも従来の１／２に減少した。さらに、ソース配線と
ゲート配線の交差部の絶縁膜の膜厚が４６５ｎｍとなっ
たため絶縁膜の耐圧が向上し、プロセス中の静電気等に
よる絶縁膜破壊は全く無く、しかも、１０回の繰り返し
動作試験を行っても不良発生がなく、歩留まりとともに
信頼性が向上した。
【００２０】
【発明の効果】本発明により、絶縁部の耐圧を大きくで
き、信頼性の高い薄膜トランジスタを提供することが可
能となる。また、接触抵抗を無視できる程度まで低減で
き、その結果オン電流が安定して増加して素子の高速化
が可能となるなど、より高性能な薄膜トランジスタを提
供することが可能となる。
き、信頼性の高い薄膜トランジスタを提供することが可
能となる。また、接触抵抗を無視できる程度まで低減で
き、その結果オン電流が安定して増加して素子の高速化
が可能となるなど、より高性能な薄膜トランジスタを提
供することが可能となる。
【図１】本発明の逆スタガー型薄膜トランジスタの製造
方法を示す概念図である。
方法を示す概念図である。
【図２】本発明の逆スタガー型薄膜トランジスタの製造
方法を示す概念図である。
方法を示す概念図である。
【図３】従来の逆スタガー型薄膜トランジスタの製造方
法を示す概念図である。
法を示す概念図である。
１０１、３０１ ガラス基板、 １０２、３０２ ＩＴＯ、 １０３、３０３ ゲート電極、 １０４、３０４ ゲート配線、 １０５、３０５ ゲート絶縁膜、 １０６、３０６ 半導体能動層（ｉ型ａ−Ｓｉ）、 １０７、３０７ オーミックコンタクト層（ｎ+型ａ−
Ｓｉ）、 １０８ 電極層、 １０９ ソース電極、 １０９’ ソース配線、 １１０ ドレイン電極、 １１０’ ドレイン配線、 １１１、３１１ チャネル、 １１２、３１２ パッシベーション膜、 １１３、１１４、３１３ コンタクトホール、 １１５、３１４ 配線交差部 ３０８ 電極層（バリアメタル層）、 ３０９ ソース電極・配線、 ３１０ ドレイン電極・配線。
Ｓｉ）、 １０８ 電極層、 １０９ ソース電極、 １０９’ ソース配線、 １１０ ドレイン電極、 １１０’ ドレイン配線、 １１１、３１１ チャネル、 １１２、３１２ パッシベーション膜、 １１３、１１４、３１３ コンタクトホール、 １１５、３１４ 配線交差部 ３０８ 電極層（バリアメタル層）、 ３０９ ソース電極・配線、 ３１０ ドレイン電極・配線。
フロントページの続き (72)発明者 福井 洋文 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 笠間 泰彦 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301
Claims (8)
- 【請求項１】 基板上に、少なくともゲート電極とゲー
ト配線、ゲート絶縁膜、半導体能動層、ソース電極とド
レイン電極、及び前記半導体能動層のチャネル部のパッ
シベーッション膜が順次形成されており、前記ソース電
極及びドレイン電極にそれぞれソース配線及びドレイン
配線が接続されており、前記ゲート配線と前記ソース配
線との交差部で該配線間に設けられた絶縁膜の膜厚が、
前記ゲート絶縁膜の膜厚と前記パッシベーション膜の膜
厚との和に略等しいことを特徴とする逆スタガー型薄膜
トランジスタ。 - 【請求項２】 前記ゲート配線と前記ソース配線との間
の絶縁膜は、前記ゲート絶縁膜と前記パッシベーション
膜とから構成されていることを特徴とする請求項１に記
載の逆スタガー型薄膜トランジスタ。 - 【請求項３】 前記ゲート配線と前記ソース配線との間
の絶縁膜、前記ゲート絶縁膜及び前記パッシベーション
膜はプラズマＣＶＤ法で成膜された窒化珪素により構成
されていることを特徴とする請求項１または２に記載の
逆スタガー型薄膜トランジスタ。 - 【請求項４】 前記半導体能動層と前記ソース電極及び
ドレイン電極の間に、オーミックコンタクト層を設けた
ことを特徴とする請求項１〜３のいずれか１項に記載の
逆スタガー型薄膜トランジスタ。 - 【請求項５】 基板上に、少なくともゲート電極とゲ
ート配線、ゲート絶縁膜、半導体能動層、オーミックコ
ンタクト層、ソース電極とドレイン電極、及び前記半導
体能動層のチャネル部のパッシベーション膜を順次形成
し、 前記ゲート絶縁膜を形成する際及び前記パッシベーショ
ン膜を形成する際には、少なくとも前記ゲート配線と前
記ソース電極に接続されるソース配線との交差部のゲー
ト配線上にも同時に成膜して、前記交差部のソース配線
及びゲート配線間の絶縁膜を前記ゲート絶縁膜と前記パ
ッシベーション膜とで構成し、 さらに、前記ソース電極及びドレイン電極にそれぞれソ
ース配線及びドレイン配線を接続することを特徴とする
逆スタガー型薄膜トランジスタの製造方法。 - 【請求項６】 前記オーミックコンタクト層の成膜後
は、大気に曝すことなく連続して前記ソース電極とドレ
イン電極の層を成膜することを特徴とする請求項５に記
載の逆スタガー型薄膜トランジスタの製造方法。 - 【請求項７】 個々の薄膜トランジスタを分離するため
に行う、前記ソース電極とドレイン電極の層、前記オー
ミックコンタクト層及び前記半導体能動層のエッチング
は、同一のレジストマスクを用いて行うことを特徴とす
る請求項５または６に記載の逆スタガー型薄膜トランジ
スタの製造方法。 - 【請求項８】 前記チャネル部を形成するためのに行
う、前記ソース電極とドレイン電極の層及び前記オーミ
ックコンタクト層のエッチングは、同一レジストマスク
を用いて行うことを特徴とする請求項５〜７のいずれか
１項に記載の逆スタガー型薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26954294A JPH08130313A (ja) | 1994-11-02 | 1994-11-02 | 逆スタガー型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26954294A JPH08130313A (ja) | 1994-11-02 | 1994-11-02 | 逆スタガー型薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130313A true JPH08130313A (ja) | 1996-05-21 |
Family
ID=17473833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26954294A Pending JPH08130313A (ja) | 1994-11-02 | 1994-11-02 | 逆スタガー型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130313A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10161152A (ja) * | 1996-11-29 | 1998-06-19 | Seiko Epson Corp | 液晶パネル用基板およびそれを用いた液晶パネル並びに投写型表示装置 |
| JP2004126597A (ja) * | 2003-10-06 | 2004-04-22 | Seiko Epson Corp | 液晶パネル用基板およびそれを用いた液晶パネル並びに投写型表示装置 |
| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH01100518A (ja) * | 1987-10-14 | 1989-04-18 | Hitachi Ltd | アクティブマトリクス基板の製造方法 |
| JPH03187273A (ja) * | 1989-12-16 | 1991-08-15 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JPH04199029A (ja) * | 1990-11-29 | 1992-07-20 | Fuji Xerox Co Ltd | 薄膜トランジスタ及び多層配線の製造方法 |
| JPH05167075A (ja) * | 1991-12-16 | 1993-07-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその保護絶縁膜の成膜方法 |
-
1994
- 1994-11-02 JP JP26954294A patent/JPH08130313A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
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| JPH03187273A (ja) * | 1989-12-16 | 1991-08-15 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JPH04199029A (ja) * | 1990-11-29 | 1992-07-20 | Fuji Xerox Co Ltd | 薄膜トランジスタ及び多層配線の製造方法 |
| JPH05167075A (ja) * | 1991-12-16 | 1993-07-02 | Casio Comput Co Ltd | 薄膜トランジスタおよびその保護絶縁膜の成膜方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10161152A (ja) * | 1996-11-29 | 1998-06-19 | Seiko Epson Corp | 液晶パネル用基板およびそれを用いた液晶パネル並びに投写型表示装置 |
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| JP2019050394A (ja) * | 2018-10-31 | 2019-03-28 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
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