JPS5998363A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS5998363A JPS5998363A JP20886482A JP20886482A JPS5998363A JP S5998363 A JPS5998363 A JP S5998363A JP 20886482 A JP20886482 A JP 20886482A JP 20886482 A JP20886482 A JP 20886482A JP S5998363 A JPS5998363 A JP S5998363A
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- 230000000694 effects Effects 0.000 description 2
- 229910018173 Al—Al Inorganic materials 0.000 description 1
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- G11C—STATIC STORES
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は複数の番地にわたるデータを処理単位とするデ
ータ処理システムにおけるメモリ装置に関する。
ータ処理システムにおけるメモリ装置に関する。
（従来技術）
従来、固定長のデータ幅を有するメモリ装置において、
メモリ装置に対する１回のアクセスでは−メモリ装置の
データ構成ビット幅に等しいデータのみ得ることができ
た。この基本的なビット長ｎを有するデータを以下単精
度データと称し、第１図（、）に示す。第１図Φ）には
単精度データのビット長のに倍（ただしｋは自然数）の
ビット長を有するデータを示し、以下これをに倍精度デ
ータと称する。ｋ倍精度データをメモリ装置に格納する
方法の１つとして第２図（ａ）に示すように、ｋ倍精度
データをに個の単精度データに分解してｉ −ｉ −１
−に−１までの連続した番地に配置する方法がある。
メモリ装置に対する１回のアクセスでは−メモリ装置の
データ構成ビット幅に等しいデータのみ得ることができ
た。この基本的なビット長ｎを有するデータを以下単精
度データと称し、第１図（、）に示す。第１図Φ）には
単精度データのビット長のに倍（ただしｋは自然数）の
ビット長を有するデータを示し、以下これをに倍精度デ
ータと称する。ｋ倍精度データをメモリ装置に格納する
方法の１つとして第２図（ａ）に示すように、ｋ倍精度
データをに個の単精度データに分解してｉ −ｉ −１
−に−１までの連続した番地に配置する方法がある。
この方法では１つのに倍精度データを得るためにメモリ
に対してに回のアクセスを必要とするためデータ転送速
度が遅いという欠点を有している。
に対してに回のアクセスを必要とするためデータ転送速
度が遅いという欠点を有している。
ｋ倍精度データをメモリ装置に格納するもう１つの方法
として第２図（ｂ）に示すように、ｋ倍精度データをた
だ１回のアクセスで得られるように、メモリ装置の構成
をデータのビット幅をに−ｎに拡げ、ｋ倍精度データに
対して番地を割シ振る方法がある。この方法ではに個の
単精度データに対して同一の番地が割シ振られるため、
単精度データの取扱いが複雑になるという欠点を有して
いる。
として第２図（ｂ）に示すように、ｋ倍精度データをた
だ１回のアクセスで得られるように、メモリ装置の構成
をデータのビット幅をに−ｎに拡げ、ｋ倍精度データに
対して番地を割シ振る方法がある。この方法ではに個の
単精度データに対して同一の番地が割シ振られるため、
単精度データの取扱いが複雑になるという欠点を有して
いる。
従来、単精度データの取扱いが容易でしかもに倍精度デ
ータを高速で得る方法として、メモリ装置（Ｍ Ｂ Ｍ
）のデータのビット幅をに倍精度データのビット幅と等
しくに−ｎビット用意し、第３図（ａ）に示すように単
精度／に倍精度選択信号ｓ／ｍによｊ５に倍精度データ
が要求された場合、アドレス入力信号Ａ１〜Ａｍによっ
て指定されたｉ番地よシ初まるｋａ ｎビットのデータ
がデータ・ノ（スＤ１〜Ｄｋ＊ｎを介してアクセスする
ことができ、第３図（ｂ）に示すように単精度／に倍精
度選択信号ＳＡにより単精度データが要求された場合、
ｉ番地のｎビット・データ・バスＤ１〜Ｄｎを介してア
クセスする方法がとられてきた。
ータを高速で得る方法として、メモリ装置（Ｍ Ｂ Ｍ
）のデータのビット幅をに倍精度データのビット幅と等
しくに−ｎビット用意し、第３図（ａ）に示すように単
精度／に倍精度選択信号ｓ／ｍによｊ５に倍精度データ
が要求された場合、アドレス入力信号Ａ１〜Ａｍによっ
て指定されたｉ番地よシ初まるｋａ ｎビットのデータ
がデータ・ノ（スＤ１〜Ｄｋ＊ｎを介してアクセスする
ことができ、第３図（ｂ）に示すように単精度／に倍精
度選択信号ＳＡにより単精度データが要求された場合、
ｉ番地のｎビット・データ・バスＤ１〜Ｄｎを介してア
クセスする方法がとられてきた。
このようメモリ装置の従来例の基本的な構成ｆｊを第４
図に示す。この従来例は、アドレス入力信号Ａ１〜Ａｍ
によシ指定されるｉ築地のｎビット・データをデータ・
バスＤＩ−Ｄｎを介してアクセスできる他に、ｊ番地（
ｊｉＪｋの自然数倍）よシ初まるに倍精度（ｋは２の１
乗、ｔは自然数）のｋ・ｎビット・データをデータ・ノ
くスＤｉ−Ｄｋ＊ｎを介してアクセスすることによシ、
単精度データおよびに倍精度データをそれぞれ１回のメ
モリ・アクセスで得るためのメモリ装置である。
図に示す。この従来例は、アドレス入力信号Ａ１〜Ａｍ
によシ指定されるｉ築地のｎビット・データをデータ・
バスＤＩ−Ｄｎを介してアクセスできる他に、ｊ番地（
ｊｉＪｋの自然数倍）よシ初まるに倍精度（ｋは２の１
乗、ｔは自然数）のｋ・ｎビット・データをデータ・ノ
くスＤｉ−Ｄｋ＊ｎを介してアクセスすることによシ、
単精度データおよびに倍精度データをそれぞれ１回のメ
モリ・アクセスで得るためのメモリ装置である。
従来例では単精度データを格納し、アドレス入力として
アドレス入力信号Ａ１〜Ａｍが接続されるに個のメモリ
・バンク（Ｍｏ、Ｍ五、・・・Ｍｋ−ｘ）１０ｙ１１・
・・、１ｋ−１を有し、それぞれのメモリ・バンクはア
ドレス入力信号Ａ’ １−Ａ Ａ −１によシ排他的に
アクティブと々る信号８０，８１．・・・、５Ｋ−１を
出力するバンク・セレクタ（ＳＥＬ）２１により、単精
度／に倍精度選択信号ｓｉに よ多重精度データが選択
された場合（Ｓ／富−１）にはただ１つ、ｋ倍精度デー
タが選択された場合（ＳＡ＝Ｏ）にはすべてが選択され
る。またメモリ・バンク１０，１１．・・・。
アドレス入力信号Ａ１〜Ａｍが接続されるに個のメモリ
・バンク（Ｍｏ、Ｍ五、・・・Ｍｋ−ｘ）１０ｙ１１・
・・、１ｋ−１を有し、それぞれのメモリ・バンクはア
ドレス入力信号Ａ’ １−Ａ Ａ −１によシ排他的に
アクティブと々る信号８０，８１．・・・、５Ｋ−１を
出力するバンク・セレクタ（ＳＥＬ）２１により、単精
度／に倍精度選択信号ｓｉに よ多重精度データが選択
された場合（Ｓ／富−１）にはただ１つ、ｋ倍精度デー
タが選択された場合（ＳＡ＝Ｏ）にはすべてが選択され
る。またメモリ・バンク１０，１１．・・・。
ＩＫ−１のデータとデータ・バスＤ１〜Ｄｎとを接続す
るデータ・バッファ（ＢＦＱ、ＥＦＩ、・・・ＢＢ”）
Ｃ−１）３０．３１．・・−，３に−１と１（ｉ＝ｏ〜
に−１）番目のメモリ・バンク１１のデータをデータ・
バスＤｉ＊ｎ＋１−Ｄｉ＋１・ｎと接続するデータ・バ
ッファ（ＢＵＦ）４１を有し、単精度データが指定され
メモリバスＤ１〜Ｄｎと接続され、Ｋ＠精度データが指
定されると各メモリ・バンクのデータはデータ・バッフ
ァ４１を介してデータ・バスＤ１〜Ｄｋ−ｎと接続され
る。
るデータ・バッファ（ＢＦＱ、ＥＦＩ、・・・ＢＢ”）
Ｃ−１）３０．３１．・・−，３に−１と１（ｉ＝ｏ〜
に−１）番目のメモリ・バンク１１のデータをデータ・
バスＤｉ＊ｎ＋１−Ｄｉ＋１・ｎと接続するデータ・バ
ッファ（ＢＵＦ）４１を有し、単精度データが指定され
メモリバスＤ１〜Ｄｎと接続され、Ｋ＠精度データが指
定されると各メモリ・バンクのデータはデータ・バッフ
ァ４１を介してデータ・バスＤ１〜Ｄｋ−ｎと接続され
る。
前記従来例は、ｋの倍数番地に配置されたに倍精度デー
タは第５図（ａ）に示すように、ただ１回のメモリ・ア
クセスによシ得ることができるが、ｋの倍数以外の番地
に配置されたに倍精度データは第５図の）に示すように
依然としてに回の単精度データの転送によシ行なわれね
ばならず、共通なシステムバスを用いたシ、高速なＩｌ
ｏ 装置を用いたシステムにおいて特にに倍精度データ
に対して高速な転送速度を得ようとする場合、ｋ倍精度
データは必ずｋの倍数番地に配置しなければならず２メ
モリの使用効率が低下したり番地管理のためのオーバヘ
ッドを生ずるという欠点を有していた。
タは第５図（ａ）に示すように、ただ１回のメモリ・ア
クセスによシ得ることができるが、ｋの倍数以外の番地
に配置されたに倍精度データは第５図の）に示すように
依然としてに回の単精度データの転送によシ行なわれね
ばならず、共通なシステムバスを用いたシ、高速なＩｌ
ｏ 装置を用いたシステムにおいて特にに倍精度データ
に対して高速な転送速度を得ようとする場合、ｋ倍精度
データは必ずｋの倍数番地に配置しなければならず２メ
モリの使用効率が低下したり番地管理のためのオーバヘ
ッドを生ずるという欠点を有していた。
（発明の目的）
本発明は上記の不都合な点に鑑みてなされたものであシ
、メモリ装置の基本処理単位となる単精度データの自然
数に倍のビット幅を有する多重精度データを転送すると
きに、単精度用のメモリ・バンクをに個用意し、指定さ
れた番地に対して連続したに個の単精度データを常時ア
クセスするととで、ｋ倍精度データを番地に依存せず常
に１回のメモリ・アクセスによシ得ることのできる高速
データ転送用のメモリ装置を提供することを目的とする
。
、メモリ装置の基本処理単位となる単精度データの自然
数に倍のビット幅を有する多重精度データを転送すると
きに、単精度用のメモリ・バンクをに個用意し、指定さ
れた番地に対して連続したに個の単精度データを常時ア
クセスするととで、ｋ倍精度データを番地に依存せず常
に１回のメモリ・アクセスによシ得ることのできる高速
データ転送用のメモリ装置を提供することを目的とする
。
（発明の構成）
本発明の装置は、ｎ（ｎは自然数）ピットを基本単位と
するデータおよび基本単位のｋ（ｋは自然数）倍長のデ
ータをｎ−にピット幅の共通データ・バスを用い転送す
るメモリ装置において、外部アドレス信号によシメモリ
・アドレスが指定されるｎビット幅を有し並列に動作可
能なに個のメモリ・バンクＭＯ，Ｍｌ、・・・、Ｍｋ−
１と、前記メモリ・アドレス１増加するインクリメンタ
と、前記に個のメモリ・バンク単位にデータを前記共通
データ・バスの所定の位置に選択接続する選択接続手段
と、前記メモリ・アドレス信号の指定する番地をｍ（ｍ
は自然数）、ｎｌをｋで割った剰数をｍ ＭＯＤ ｋ
とするとき、ｍ番地のｎピット・データはｍ ＭＯＤ
ｋ番目の前記メモリ・バンクに配置し条件式ｉ≧ｍＭ
ＯＤｋ を満たす前記メモリ・バンクＭｉ（ｉ−ｏ−に
−１）の番地は前記メモリ・アドレス信号で指定し前記
条件式を満足し々い前記メモリ・バンクの番地は前記イ
ンクリメンタの出力で指定するよう制御する制御手段と
を含むことからなっている。
するデータおよび基本単位のｋ（ｋは自然数）倍長のデ
ータをｎ−にピット幅の共通データ・バスを用い転送す
るメモリ装置において、外部アドレス信号によシメモリ
・アドレスが指定されるｎビット幅を有し並列に動作可
能なに個のメモリ・バンクＭＯ，Ｍｌ、・・・、Ｍｋ−
１と、前記メモリ・アドレス１増加するインクリメンタ
と、前記に個のメモリ・バンク単位にデータを前記共通
データ・バスの所定の位置に選択接続する選択接続手段
と、前記メモリ・アドレス信号の指定する番地をｍ（ｍ
は自然数）、ｎｌをｋで割った剰数をｍ ＭＯＤ ｋ
とするとき、ｍ番地のｎピット・データはｍ ＭＯＤ
ｋ番目の前記メモリ・バンクに配置し条件式ｉ≧ｍＭ
ＯＤｋ を満たす前記メモリ・バンクＭｉ（ｉ−ｏ−に
−１）の番地は前記メモリ・アドレス信号で指定し前記
条件式を満足し々い前記メモリ・バンクの番地は前記イ
ンクリメンタの出力で指定するよう制御する制御手段と
を含むことからなっている。
（実施例の説明）
以下、図面を参照して本発明について詳細に説明する。
第６図は基本処理単位として８ビツト・データいわゆる
バイト・データを持ち、Ｋ倍精度データとして、［＝＝
２の場合の１６ビツト・データいわゆるワード・データ
を供給する本発明の一実施例のブロック図である。本実
施例は、偶数番地（ＡＯ＝＝０）のバイト・データを格
納する偶数メモリ・バンク５０、奇数番地（Ａｏ＝１）
のバイト・データを格納する奇数メモリ・バンク５１、
奇数番地に配置されたワード・データをアクセスする際
に偶数メモリ・バンクに接続されるアドレスに外部アド
レス信号Ａ ｌ−Ａｍ０値に１を加えた値を、それ以外
の場合は外部アドレス信号Ａｌ〜Ａｍの値をその−ｉｔ
出力することを選択できるインクリメンタ５２、偶数番
地のバイト・データあるいは偶数番地から配置されるワ
ード・データがアクセスされた際に偶数メモリ・バンク
５０のデータ・バスを外部データ・バスＤＯ〜Ｄ７に接
続する双方向バス・バッファ５３、奇数番地のバイト・
データあるいは奇数番地から配置されるワード・データ
がアクセスされた際に奇数メモリ・バンク５１のデータ
・バスを外部データ・バスＤｏ〜Ｄ７に接続する８ビツ
ト双方向性バス・バッファ５４、偶数番地から配置され
るワード・データがアクセスされた際に前記奇数メモリ
・バンク５１のデータ・バスを外部データ・バスＤ８〜
Ｄ１５に接続する８ビツト双方向バス・バッファ５５、
奇数番地から配置されるワード・データがアクセスされ
た際に偶数メモリ・バンク５０のデータ・バスを外部デ
ータ・バスＤ８〜Ｉｈｓに接続する８ビツト双方向バス
・バッファ５６および前記構成要素の制御信号を生成す
る制御回路５７を有した構成をしていることが特徴であ
る。
バイト・データを持ち、Ｋ倍精度データとして、［＝＝
２の場合の１６ビツト・データいわゆるワード・データ
を供給する本発明の一実施例のブロック図である。本実
施例は、偶数番地（ＡＯ＝＝０）のバイト・データを格
納する偶数メモリ・バンク５０、奇数番地（Ａｏ＝１）
のバイト・データを格納する奇数メモリ・バンク５１、
奇数番地に配置されたワード・データをアクセスする際
に偶数メモリ・バンクに接続されるアドレスに外部アド
レス信号Ａ ｌ−Ａｍ０値に１を加えた値を、それ以外
の場合は外部アドレス信号Ａｌ〜Ａｍの値をその−ｉｔ
出力することを選択できるインクリメンタ５２、偶数番
地のバイト・データあるいは偶数番地から配置されるワ
ード・データがアクセスされた際に偶数メモリ・バンク
５０のデータ・バスを外部データ・バスＤＯ〜Ｄ７に接
続する双方向バス・バッファ５３、奇数番地のバイト・
データあるいは奇数番地から配置されるワード・データ
がアクセスされた際に奇数メモリ・バンク５１のデータ
・バスを外部データ・バスＤｏ〜Ｄ７に接続する８ビツ
ト双方向性バス・バッファ５４、偶数番地から配置され
るワード・データがアクセスされた際に前記奇数メモリ
・バンク５１のデータ・バスを外部データ・バスＤ８〜
Ｄ１５に接続する８ビツト双方向バス・バッファ５５、
奇数番地から配置されるワード・データがアクセスされ
た際に偶数メモリ・バンク５０のデータ・バスを外部デ
ータ・バスＤ８〜Ｉｈｓに接続する８ビツト双方向バス
・バッファ５６および前記構成要素の制御信号を生成す
る制御回路５７を有した構成をしていることが特徴であ
る。
次に、本実施例の動作について説明する。本実施例では
バイト・データの要求はバイト／ワード指定信号Ｂ／Ｗ
がルベル、ワード□データの要求はバイト／ワード指定
信号Ｂ／ＷがＯレベルで示される。バイト・データが要
求されると、すなわちＢ／Ｗ＝１のとき４７２９７７２
５２０機能選択信号ＩＮＣは０となシ、偶数メモリ・バ
ンク５゜および奇数メモリーバンク５１のアドレス入力
には共に外部アドレス入力信号Ａ ｌ−Ａｍが指定する
１（ｉ＝Ｑ〜に−１）が加えられる。この時外部アドレ
ス入力信号Ａ１〜Ａｍが偶数番地を指定している場合、
すなわちＡＯ＝Ｏのとき偶数メモリーバンク５０の選択
信号８ＥＬＥおよび８ピツト双方向バツフア５３の選択
信号５ＢＬＥＬがアクティブとなシ、偶数メモリ・バン
ク５０のデータ・バスは８ビツト・ハス拳バッファ５３
を介して外部データ・バスＤＯ〜Ｄ７と接続される。ま
た外部アドレス入力信号Ａ ｌ−Ａｍが奇数番地を指定
している場合、すなわちＡｏ＝１のとき奇数メモリ・バ
ンク５１の選択信号５ＥＬＯおよび８ビツト双方向バツ
フア５４の選択信号８ＥＬＯＬがアクティブとなシ、奇
数メモリ・バンク５１のデータ・バスは８ビツト双方向
バツフア５４を介して外部データ・バスＤＯ〜Ｄ７と接
続される。
バイト・データの要求はバイト／ワード指定信号Ｂ／Ｗ
がルベル、ワード□データの要求はバイト／ワード指定
信号Ｂ／ＷがＯレベルで示される。バイト・データが要
求されると、すなわちＢ／Ｗ＝１のとき４７２９７７２
５２０機能選択信号ＩＮＣは０となシ、偶数メモリ・バ
ンク５゜および奇数メモリーバンク５１のアドレス入力
には共に外部アドレス入力信号Ａ ｌ−Ａｍが指定する
１（ｉ＝Ｑ〜に−１）が加えられる。この時外部アドレ
ス入力信号Ａ１〜Ａｍが偶数番地を指定している場合、
すなわちＡＯ＝Ｏのとき偶数メモリーバンク５０の選択
信号８ＥＬＥおよび８ピツト双方向バツフア５３の選択
信号５ＢＬＥＬがアクティブとなシ、偶数メモリ・バン
ク５０のデータ・バスは８ビツト・ハス拳バッファ５３
を介して外部データ・バスＤＯ〜Ｄ７と接続される。ま
た外部アドレス入力信号Ａ ｌ−Ａｍが奇数番地を指定
している場合、すなわちＡｏ＝１のとき奇数メモリ・バ
ンク５１の選択信号５ＥＬＯおよび８ビツト双方向バツ
フア５４の選択信号８ＥＬＯＬがアクティブとなシ、奇
数メモリ・バンク５１のデータ・バスは８ビツト双方向
バツフア５４を介して外部データ・バスＤＯ〜Ｄ７と接
続される。
一方ワード・データが要求されると、すなわちＢ／Ｗ＝
Ｑのとき、外部アドレス入力信号Ａ１〜Ａｍに偶数番地
（Ａｏ＝Ｑ）が指定された場合、前記インクリメンタ５
２の機能選択信号ＩＮＣは０となシ、偶数メモリ・バン
ク５０および奇数メモリーバンク５１のアドレスには共
に外部アドレス入力信号Ａ ｌ−Ａｍが指定するｉが加
えられる。この時偶数メモリ・バンク５０の選択信号５
ＥＬＥおよび８ビツト双方向バス・バッファ５３の選択
信号５ＥＬＥＬがアクティブとなシ、偶数メモリ・バン
ク５０のデータ・バスは８ビツト双方向バス・バッファ
５３を介して外部データΦバスＤ ｏ −Ｄ ｙに接続
される。また奇数メモリ・バンク５１の選択信号８ＥＬ
Ｏおよび８ビツト双方向バス・バッファ５５の選択信号
８ＥＬＯＨがアクティブとなシ、奇数メモリ・バンク５
１のデータ・バスは８ビツト双方向バス・バッファ５５
を介して外部データバスＤ８〜Ｄ１５に接続される。
Ｑのとき、外部アドレス入力信号Ａ１〜Ａｍに偶数番地
（Ａｏ＝Ｑ）が指定された場合、前記インクリメンタ５
２の機能選択信号ＩＮＣは０となシ、偶数メモリ・バン
ク５０および奇数メモリーバンク５１のアドレスには共
に外部アドレス入力信号Ａ ｌ−Ａｍが指定するｉが加
えられる。この時偶数メモリ・バンク５０の選択信号５
ＥＬＥおよび８ビツト双方向バス・バッファ５３の選択
信号５ＥＬＥＬがアクティブとなシ、偶数メモリ・バン
ク５０のデータ・バスは８ビツト双方向バス・バッファ
５３を介して外部データΦバスＤ ｏ −Ｄ ｙに接続
される。また奇数メモリ・バンク５１の選択信号８ＥＬ
Ｏおよび８ビツト双方向バス・バッファ５５の選択信号
８ＥＬＯＨがアクティブとなシ、奇数メモリ・バンク５
１のデータ・バスは８ビツト双方向バス・バッファ５５
を介して外部データバスＤ８〜Ｄ１５に接続される。
ワード−データが要求されかつ外部アドレスが奇数番地
を指定した場合（Ｂ／Ｗ＝０ 、ＡＯ＝１）インクリメ
ンタ５１の機能選択信号ＩＮＣが１となシ奇数メモリ・
バンク５１のアドレス入力には外部アドレス入力信号Ａ
１〜Ａｍが指定するｉが加えられるが、偶数メモリ・バ
ンク５０のアドレス入力にはインクリメンタ５２により
ｉに１増加したｉ ＋１が加えられる。この時部数メモ
リ・バンク５０の選択信号５ＥＬＥおよび８ビツト双方
向バス・バッファ５６の選択信号８ＥＬＥＨがアクティ
ブとなυ、偶数メモリ・バンク５０のデータ・バスは８
ビツト双方向バス・バッファ５６を介して外部データ・
バスＤ８〜Ｄｚｓに接続される。また奇数メモリ・バン
ク５１の選択信号５ＥＬＯおよび８ビツト双方向バス・
バッファ５４の選択信号５ＥＬＯＬがアクティブとなシ
、奇数メモリ・バンク５１のデータ・バスは８ビツト双
方向バス・バッファ５４を介して外部データ・バスＤＯ
〜Ｄ７に接続される。
を指定した場合（Ｂ／Ｗ＝０ 、ＡＯ＝１）インクリメ
ンタ５１の機能選択信号ＩＮＣが１となシ奇数メモリ・
バンク５１のアドレス入力には外部アドレス入力信号Ａ
１〜Ａｍが指定するｉが加えられるが、偶数メモリ・バ
ンク５０のアドレス入力にはインクリメンタ５２により
ｉに１増加したｉ ＋１が加えられる。この時部数メモ
リ・バンク５０の選択信号５ＥＬＥおよび８ビツト双方
向バス・バッファ５６の選択信号８ＥＬＥＨがアクティ
ブとなυ、偶数メモリ・バンク５０のデータ・バスは８
ビツト双方向バス・バッファ５６を介して外部データ・
バスＤ８〜Ｄｚｓに接続される。また奇数メモリ・バン
ク５１の選択信号５ＥＬＯおよび８ビツト双方向バス・
バッファ５４の選択信号５ＥＬＯＬがアクティブとなシ
、奇数メモリ・バンク５１のデータ・バスは８ビツト双
方向バス・バッファ５４を介して外部データ・バスＤＯ
〜Ｄ７に接続される。
次に、本実施例を用いた場合のデータ転送動作について
第７図を用いて詳細に説明する。
第７図を用いて詳細に説明する。
第７図（ａ）は８番地のバイト・データをアクセスする
時のデータの流れを示す。偶数メモリ・バンク５０の４
番目に配置された８番地のバイト・データは８ビツト双
方向データーバツフア５３を介して外部データ・バスＤ
ｏ −Ｄ ｒに接続される。
時のデータの流れを示す。偶数メモリ・バンク５０の４
番目に配置された８番地のバイト・データは８ビツト双
方向データーバツフア５３を介して外部データ・バスＤ
ｏ −Ｄ ｒに接続される。
第７図の）は９番地のバイト・データをアクセスする時
のデータの流れを示す。奇数メモリ・バンク５１の４番
目に配置された９番地のバイト・データは８ビツト双方
向データ・バッファ５４を介して外部データ・バスＤ
ｏ −Ｄ ｙに接続される。
のデータの流れを示す。奇数メモリ・バンク５１の４番
目に配置された９番地のバイト・データは８ビツト双方
向データ・バッファ５４を介して外部データ・バスＤ
ｏ −Ｄ ｙに接続される。
第７図（Ｃ）は８番地から配置されたワード・データを
アクセスする時のデータの流れを示す。この時ワード・
データは下位のバイト・データが偶数メモリ・バンク５
０の４番目、上位のバイト・データが奇数メモリ・バン
ク５１０４番目に配置され、偶数メモリ・バンク５ｏに
格納された下位バイト・データは８ビツト双方向バス・
バッファ５３を介して外部データ・バスＤｏ−Ｄ７と、
奇数メモリ・バンク５１に格納された上位バイト・デー
タは８ビツト双方向バス・バッファ５５を介して外部デ
ータ・バスＤ８〜Ｄ１５に接続される。
アクセスする時のデータの流れを示す。この時ワード・
データは下位のバイト・データが偶数メモリ・バンク５
０の４番目、上位のバイト・データが奇数メモリ・バン
ク５１０４番目に配置され、偶数メモリ・バンク５ｏに
格納された下位バイト・データは８ビツト双方向バス・
バッファ５３を介して外部データ・バスＤｏ−Ｄ７と、
奇数メモリ・バンク５１に格納された上位バイト・デー
タは８ビツト双方向バス・バッファ５５を介して外部デ
ータ・バスＤ８〜Ｄ１５に接続される。
第７図（ｄ）は９番地から配置されたワード・データを
アクセスする時のデータの流れを示す。この時ワード・
データは下位のバイト・データが奇数メモリ・バンク５
１の４番目、上位のバイト・データが偶数メモリ・バン
ク５０の５番目に配置され、奇数メモリ・バンク５１に
格納された下位バイト・データは８ビツト双方向バス・
バッファ５３を介して外部データ・バスＤｏ〜Ｄ７と接
続される。
アクセスする時のデータの流れを示す。この時ワード・
データは下位のバイト・データが奇数メモリ・バンク５
１の４番目、上位のバイト・データが偶数メモリ・バン
ク５０の５番目に配置され、奇数メモリ・バンク５１に
格納された下位バイト・データは８ビツト双方向バス・
バッファ５３を介して外部データ・バスＤｏ〜Ｄ７と接
続される。
一方偶数メモリ・バンク５０のアドレス入力はインクリ
メンタ５２によシ奇数メモリ０バンク５１に加えら、れ
るアドレスよシも１大きいものが加えられ、５番目に格
納された上位のバイト・データは８ビツト双方向バス・
バッファ５６を介して外部データ・バスＤ８〜Ｄ１５に
接続される。
メンタ５２によシ奇数メモリ０バンク５１に加えら、れ
るアドレスよシも１大きいものが加えられ、５番目に格
納された上位のバイト・データは８ビツト双方向バス・
バッファ５６を介して外部データ・バスＤ８〜Ｄ１５に
接続される。
以上述べたように本実施例においては、指定された番地
に対して必ず１つ上位の番地に対応するメモリをアクセ
スすることで、偶数番地に配置されたワード・データ、
奇数番地に配置されたワード・データともにただ１回の
メモリ・アクセスで得られることは明らかである。
に対して必ず１つ上位の番地に対応するメモリをアクセ
スすることで、偶数番地に配置されたワード・データ、
奇数番地に配置されたワード・データともにただ１回の
メモリ・アクセスで得られることは明らかである。
また本尖施例は倍精度データを対象としたものであるが
、４倍精度、８倍精度データに関しても同様の構成を取
ることで本発明Ｓ容易に実施できることは明白であり、
特に精度が増加する程に倍精度データのアクセスに対す
る従来のメモリ装置における平均転送回数は比例的に増
加するのに対して、本発明を用いると常に転送口θは１
回であるため非常に高速動作が可能となシその効果は一
層大となる。
、４倍精度、８倍精度データに関しても同様の構成を取
ることで本発明Ｓ容易に実施できることは明白であり、
特に精度が増加する程に倍精度データのアクセスに対す
る従来のメモリ装置における平均転送回数は比例的に増
加するのに対して、本発明を用いると常に転送口θは１
回であるため非常に高速動作が可能となシその効果は一
層大となる。
（発明の効果）
以上詳細に説明したように本発明によると、上記の構成
をとることによシ、指定された番地に対して常に精度分
の単精度データを用意することで、ｋ倍精度データの転
送を番地に依存せず常にただ１回のメモリ・アクセスに
よシ得ることでき、従って高速でしかも汎用性のあるメ
モリ装置を得ることができその効果は大きい。
をとることによシ、指定された番地に対して常に精度分
の単精度データを用意することで、ｋ倍精度データの転
送を番地に依存せず常にただ１回のメモリ・アクセスに
よシ得ることでき、従って高速でしかも汎用性のあるメ
モリ装置を得ることができその効果は大きい。
第１図（ａ）は単精度データの１例、第１図Φ）は多重
精度データの１例を示す図、第２図（ａ）および第一や ２図の）は多重精度データメモリへの格納方法の１例を
示す図、第３図（ａ）および第３図（ｂ）は従来のメモ
リ装置を用いたデータ転送におけるデータの流れを示す
図、第４図は従来のメモリ装置の１構成例を示すブロッ
ク図、第５図（ａ）および第５図（ｂ）は前記従来例に
おけるデータ転送の順序を示す図、第６図は本発明の一
実施例を示すブロック図、第７図（ａ）、第７図（ｂ）
、第７図（Ｃ）および第７図（ｄ）は前記実施例におけ
る動作の１例を示す図である。 ５０・・・・・・偶数メモリ・バンク、５１・・・・・
・奇数メモリ・バンク、５２・・・・・・インクリメン
タ、５３〜５６・・・・・・８ビツト双方向バス・バッ
ファ、５７・・・・・・制御回路。 ）’ＩＩ 「 （θ） 躬 （凶 （Ｆ）） 第 Ｚ 区 （θ〕 （トノ 第 ３ 図 アｌ−ｂス １ １＋櫂
ｒ−Ｉ−に−７ア゛−り ’ＡＢ−ＷＫ （（１）滓に峰動蒔＋ Ｄｌ−ＤＫハ ＼ ＤＩ−Ｄｎ ρＩ−Ｄｎ、ＤＩ−Ｄｎ第、５図 Ａｌ−Ａｌ’ｌｌ Ｓ１
Ｍ［１）ｌ−ＤＫ−ｎ 菓４区 Ｂ／Ｗ
精度データの１例を示す図、第２図（ａ）および第一や ２図の）は多重精度データメモリへの格納方法の１例を
示す図、第３図（ａ）および第３図（ｂ）は従来のメモ
リ装置を用いたデータ転送におけるデータの流れを示す
図、第４図は従来のメモリ装置の１構成例を示すブロッ
ク図、第５図（ａ）および第５図（ｂ）は前記従来例に
おけるデータ転送の順序を示す図、第６図は本発明の一
実施例を示すブロック図、第７図（ａ）、第７図（ｂ）
、第７図（Ｃ）および第７図（ｄ）は前記実施例におけ
る動作の１例を示す図である。 ５０・・・・・・偶数メモリ・バンク、５１・・・・・
・奇数メモリ・バンク、５２・・・・・・インクリメン
タ、５３〜５６・・・・・・８ビツト双方向バス・バッ
ファ、５７・・・・・・制御回路。 ）’ＩＩ 「 （θ） 躬 （凶 （Ｆ）） 第 Ｚ 区 （θ〕 （トノ 第 ３ 図 アｌ−ｂス １ １＋櫂
ｒ−Ｉ−に−７ア゛−り ’ＡＢ−ＷＫ （（１）滓に峰動蒔＋ Ｄｌ−ＤＫハ ＼ ＤＩ−Ｄｎ ρＩ−Ｄｎ、ＤＩ−Ｄｎ第、５図 Ａｌ−Ａｌ’ｌｌ Ｓ１
Ｍ［１）ｌ−ＤＫ−ｎ 菓４区 Ｂ／Ｗ
Claims (1)
- 【特許請求の範囲】 ｎ（ｎは自然数）ビットを基本単位とするデータおよび
基本単位のｋ（ｋは自然数）倍長のデータをｎ−にビッ
ト幅の共通データ・バスを用い転送するメモリ装置にお
いて、外部アドレス信号によりメモリ・アドレスが指定
されるｎビット幅を有し並列に動作可能なに個のメモリ
・バンクＭｏ。 Ｍｌ、・・・・・−、Ｍｘ−１と、前記メモリ・アドレ
スを１増加するインクリメンタと、前記に個のメモリ・
バンク単位にデータを前記共通データ・バスの所定の位
置に選択接続する選択接続手段と、前記メモリ・アドレ
ス信号の指定する番地をｍ （ｍは自然数）、ｍをｋで
割った剰余をｍ ＭＯＤ ｋ とするとき、ｍ番地の
ｎビット・データはｍＭＯＤｋ番目の前記メモリ・バン
クに配置し条件式ｉ≧ｍＭ−ＯＤｋを満たす前記メモリ
・バンクＭｉ（１＝Ｏ−ＪＣ−１’）の番地は前記メモ
リ・アドレス信号で指定し前記条件式を満足しない前記
メモリ・バンクの番地は前記インクリメンタの出力で指
定するよう制御する制御手段とを含むことを特徴とする
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20886482A JPS5998363A (ja) | 1982-11-29 | 1982-11-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20886482A JPS5998363A (ja) | 1982-11-29 | 1982-11-29 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998363A true JPS5998363A (ja) | 1984-06-06 |
| JPS6322379B2 JPS6322379B2 (ja) | 1988-05-11 |
Family
ID=16563378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20886482A Granted JPS5998363A (ja) | 1982-11-29 | 1982-11-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2748595A1 (fr) * | 1996-05-10 | 1997-11-14 | Sgs Thomson Microelectronics | Memoire a acces parallele |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS5487035U (ja) * | 1977-12-02 | 1979-06-20 | ||
| JPS5532270A (en) * | 1978-08-30 | 1980-03-06 | Oki Electric Ind Co Ltd | Read control circuit for memory unit |
-
1982
- 1982-11-29 JP JP20886482A patent/JPS5998363A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344130A (en) * | 1976-10-05 | 1978-04-20 | Toshiba Corp | Floating access memory device |
| JPS5487035U (ja) * | 1977-12-02 | 1979-06-20 | ||
| JPS5532270A (en) * | 1978-08-30 | 1980-03-06 | Oki Electric Ind Co Ltd | Read control circuit for memory unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2748595A1 (fr) * | 1996-05-10 | 1997-11-14 | Sgs Thomson Microelectronics | Memoire a acces parallele |
| US6085280A (en) * | 1996-05-10 | 2000-07-04 | Sgs-Thomson Microelectronics S.A. | Parallel-access memory and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322379B2 (ja) | 1988-05-11 |
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