JPH08138375A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置の消費電力を低減することお
よび半導体記憶装置の昇圧電位のオーバシュートを防ぐ
ことである。 【構成】 レベル判定回路３が、昇圧電位ノード１００
の電位のレベル判定を行なう。判定制御回路２が、レベ
ル判定回路３のレベル判定タイミングを制御するために
設けられる。判定制御回路２は、チャージポンプ５が動
作していない場合に、長い周期の制御パルス信号Ｓ２を
レベル判定回路３へ供給し、チャージポンプ５が動作し
ている場合に、短い周期の制御パルス信号Ｓ２をレベル
判定回路３へ供給する。レベル判定回路３は、判定制御
回路２から供給された制御パルス信号Ｓ２で規定される
タイミングでレベル判定を行なう。その判定結果に応答
して、チャージポンプ５が駆動される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、昇圧電位を出力する回路を有する半導体記憶
装置に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置には、たと
えばワード線等に対して昇圧した電位を与えるための昇
圧電位発生回路が設けられている。

【０００３】図１１は、従来の半導体記憶装置における
昇圧電位発生回路の構成を示すブロック図である。図１
１を参照して、この昇圧電位発生回路は、発振回路１
０、レベル判定回路３０、発振回路４０、チャージポン
プ５０および昇圧電位ノード１００を含む。

【０００４】発振回路１０は、第１の所定周期のパルス
信号Ｓ１１を発振する。レベル判定回路３０は、パルス
信号Ｓ１１、昇圧電位ノード１００の電位Ｖｐｐおよび
基準電位Ｖｒｅｆを受ける。基準電位Ｖｒｅｆは、所定
の電位発生回路（図示せず）から供給される。

【０００５】レベル判定回路３０は、パルス信号Ｓ１１
で規定される周期で電位Ｖｐｐと、基準電位Ｖｒｅｆと
を比較する。レベル判定回路３０は、その比較によっ
て、基準電位Ｖｒｅｆに対する電位Ｖｐｐの高低を判定
し、その判定結果を示す信号Ｓ１２を出力する。このレ
ベル判定回路３０では、パルス信号Ｓ１１の立下りエッ
ジに応答して電位Ｖｐｐのレベルの判定を行なう。

【０００６】発振回路４０は、信号Ｓ１２を受け、その
信号Ｓ１２に応答して第２の所定周期のパルス信号Ｓ１
３を発振する。チャージポンプ５０は、パルス信号Ｓ１
３を受ける。チャージポンプ５０は、そのパルス信号Ｓ
１３に応答して駆動され、昇圧電位ノード１００に電荷
を供給する。昇圧電位ノード１００から昇圧された電位
が出力される。

【０００７】次に、図１１の昇圧電位発生回路の動作に
ついて説明する。図１２は、図１１の昇圧電位発生回路
の動作時の各部の信号を示すタイミングチャートであ
る。この図１２においては、電位Ｖｐｐ、パルス信号Ｓ
１１、信号Ｓ１２およびパルス信号Ｓ１３が示される。

【０００８】図１２を参照して、時刻ｔ１１において、
電流のリーク等により電位Ｖｐｐのレベルが基準電位Ｖ
ｒｅｆよりも低くなる。そして、次のレベル判定が行な
われる時刻ｔ１２において、レベル判定回路３０によ
り、電位Ｖｐｐが基準電位Ｖｒｅｆよりも低くなったと
判定される。

【０００９】これにより、レベル判定回路３０から出力
される信号Ｓ１２がＨレベルになる。この信号Ｓ１２の
Ｈレベルは、電位Ｖｐｐが基準電位Ｖｒｅｆよりも低い
と判定されたことを示すレベルである。

【００１０】信号Ｓ１２がＨレベルになったことに応答
して、発振回路４０がパルス信号Ｓ１３の発振を開始す
る。これにより、チャージポンプ５０が動作を開始す
る。そのチャージポンプ５０の動作によって、昇圧電位
ノード１００の電位Ｖｐｐのレベルが、段階的に上昇さ
れていく。

【００１１】そして、時刻ｔ１３において電位Ｖｐｐが
基準電位Ｖｒｅｆよりも高くなる。しかし、レベル判定
回路３０から出力される信号Ｓ１２は、次のレベル判定
が行なわれる時刻ｔ１４までＨレベルに保持される。し
たがって、チャージポンプ５０は、次のレベル判定が行
なわれるまで動作を継続する。

【００１２】

【発明が解決しようとする課題】しかし、前述のような
従来の昇圧電位発生回路では、一旦チャージポンプ５０
が動作を開始すると、判定周期の途中で電位Ｖｐｐが基
準電位Ｖｒｅｆ以上に回復しても、その次の判定タイミ
ングまでは、チャージポンプ５０が動作を停止しない。
したがって、チャージポンプ５０が無駄な動作をする。
このため、従来の昇圧電位発生回路では、昇圧電位ノー
ドの電位Ｖｐｐがオーバシュートするという問題および
消費電力が多くなるという問題があった。

【００１３】この発明はこのような問題を解決するため
になされたものである。この発明の目的は、半導体記憶
装置の消費電力を低減することである。この発明の他の
目的は、半導体記憶装置の昇圧電位のオーバシュートを
防ぐことである。

【００１４】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、昇圧電位ノード、判定周
期制御手段、レベル判定手段、駆動パルス発振手段およ
びチャージポンプ手段を備える。

【００１５】昇圧電位ノードは、昇圧した電位を出力す
るためのものである。判定周期制御手段は、昇圧電位ノ
ードの電位のレベルを判定する周期を規定するための制
御可能な周期を有する制御パルス信号を出力する。

【００１６】レベル判定手段は、判定周期制御手段から
出力される制御パルス信号によって規定される判定周期
で昇圧電位ノードの電位と、所定の基準電位とを比較
し、その基準電位に対する昇圧電位ノードの電位のレベ
ルの高低を判定する。

【００１７】駆動パルス発振手段は、レベル判定手段に
よって昇圧電位ノードの電位が基準電位よりも低いと判
定された場合に、駆動パルス信号を発振する。チャージ
ポンプ手段は、駆動パルス発振手段から出力された駆動
パルス信号に応答して駆動され、昇圧電位ノードの電位
を上昇させるための電荷を昇圧電位ノードに供給する。

【００１８】そして、判定周期制御手段は、レベル判定
手段によって昇圧電位ノードの電位が基準電位以上であ
ると判定されたことに応答して第１の周期の制御パルス
信号を出力し、レベル判定手段によって昇圧電位ノード
の電位が基準電位よりも低いと判定されたことに応答し
て第１の周期よりも短い第２の周期の制御パルス信号を
出力する。

【００１９】請求項２に記載の本発明は、請求項１に記
載の半導体記憶装置において、第１の周期を有する基準
パルス信号を発振するための基準パルス発振手段をさら
に備え、判定周期制御手段が、基準パルス信号および駆
動パルス信号を受け、レベル判定手段によって昇圧電位
ノードの電位が基準電位以上であると判定されたことに
応答して基準パルス信号と同じ周期の信号を第１の周期
の制御パルス信号として出力し、レベル判定手段によっ
て昇圧電位ノードの電位が基準電位よりも低いと判定さ
れたことに応答して駆動パルス信号と同じ周期の信号を
第２の周期の制御パルス信号として出力する。

【００２０】請求項３に記載の本発明は、請求項２記載
の半導体記憶装置において、レベル判定手段が、昇圧電
位ノードの電位が基準電位以上である場合に第１のレベ
ルになり、昇圧電位ノードの電位が基準電位よりも低い
場合に第２のレベルになる信号を出力する。さらに、判
定周期制御手段が、第１のゲート手段および第２のゲー
ト手段を含む。

【００２１】第１のゲート手段は、基準パルス信号と、
レベル判定手段の出力信号とを受け、レベル判定手段の
出力信号が第１のレベルである場合に、基準パルス信号
を出力する。第２のゲート手段は、第１のゲート手段の
出力信号と、駆動パルス信号とを受け、それらの信号の
論理和を示す信号を制御パルス信号として出力する。

【００２２】請求項４に記載の本発明は、請求項３に記
載の半導体記憶装置において、第１のゲート手段が、イ
ンバータ手段および論理ゲート手段を含む。第１のゲー
ト手段は、レベル判定手段の出力信号を反転して出力す
る。論理ゲート手段は、インバータ手段の出力信号およ
び基準パルス信号を受け、それらの信号の論理積を示す
信号を出力する。

【００２３】

【作用】請求項１記載の本発明によれば、レベル判定手
段が、判定周期制御手段から出力される制御パルス信号
によって規定される判定周期で昇圧電位ノードの電位
と、基準電位とを比較する。そして、昇圧電位ノードの
電位が基準電位よりも低いと判定さた場合には、その判
定結果に応答して駆動パルス発振手段が駆動パルス信号
を発振する。その駆動パルス信号に応答してチャージポ
ンプ手段が駆動される。

【００２４】判定周期制御手段は、昇圧電位ノードの電
位が基準電位以上であるとレベル判定手段によって判定
された場合に第１の周期の制御パルス信号を出力し、昇
圧電位ノードの電位が基準電位よりも低いと判定された
場合に第２の周期の制御パルス信号を出力する。このよ
うにして、制御パルス信号の周期が切換えられる。

【００２５】制御パルス信号の第２の周期は、第１の周
期よりも短い。したがって、昇圧電位ノードの電位が基
準電位よりも低くなったと判定されると、昇圧電位ノー
ドの電位が基準電位以上であると判定された場合よりも
制御パルス信号の周期が短くされる。

【００２６】このため、チャージポンプが駆動されてい
る場合には、チャージポンプが駆動されていない場合よ
りも、レベル判定手段によるレベル判定周期が短くな
る。このように、チャージポンプ手段の駆動中には、短
い周期でレベルの判定が行なわれるため、昇圧電位ノー
ドの電位が基準電位以上に回復すると、速やかにチャー
ジポンプ手段が停止される。このため、昇圧電位ノード
の電位のオーバシュートが抑制される。

【００２７】請求項２に記載の本発明によれば、判定周
期制御手段においては、基準パルス発振手段から発振さ
れた基準パルス信号と同じ周期の信号と、駆動パルス発
振手段から発振された駆動パルス信号と同じ周期の信号
とが、選択的に制御パルス信号として出力される。

【００２８】基準パルス信号と同じ周期の信号は、レベ
ル判定手段によって昇圧電位ノードの電位が基準電位以
上であると判定された場合に制御パルス信号として出力
される。基準パルス信号よりも周期が短い駆動パルス信
号と同じ周期の信号は、レベル判定手段によって昇圧電
位ノードの電位が基準電位よりも低いと判定された場合
に制御パルス信号として出力される。

【００２９】このように、チャージポンプ手段を駆動す
るための駆動パルス信号が、昇圧電位ノードの電位のレ
ベル判定周期を規定するために用いられる。

【００３０】請求項３に記載の本発明によれば、レベル
判定手段の出力信号が第１のレベルである場合、すなわ
ち、昇圧電位ノードの電位が基準電位以上である場合
に、第１のゲート手段から基準パルス信号が出力され
る。また、駆動パルス信号は、昇圧電位ノードの電位が
基準電位よりも低いと判定された場合に駆動パルス発振
手段から発振される。

【００３１】第２のゲート手段では、第１のゲート手段
の出力信号と、駆動パルス信号との論理和を取り、その
論理和を示す信号を制御パルス信号として出力する。し
たがって、制御パルス信号は、昇圧電位ノードの電位が
基準電位以上であると判定された場合に基準パルス信号
と同じ周期になり、昇圧電位ノードの電位が基準電位よ
りも低いと判定された場合に駆動パルス信号と同じ周期
になる。

【００３２】請求項４に記載の本発明によれば、第１の
ゲート手段内において、インバータ手段で反転されたレ
ベル判定手段の出力信号と、入力された基準パルス信号
との論理積を示す信号が、論理ゲート手段から出力され
る。これにより、入力されるレベル判定手段の出力信号
が、第１のレベルである場合に、論理ゲート手段から基
準パルス信号と同じ周期の信号が出力される。

【００３３】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【００３４】図１は、この発明の実施例による半導体記
憶装置における昇圧電位発生回路の構成を示すブロック
図である。

【００３５】図１を参照して、この昇圧電位発生回路
は、発振回路１、判定制御回路２、レベル判定回路３、
発振回路４、チャージポンプ５および昇圧電位ノード１
００を含む。発振回路１は、基準パルス発振手段を構成
する。判定制御回路２は、判定周期制御手段を構成す
る。発振回路４は駆動パルス信号発振手段を構成する。

【００３６】図１の昇圧電位発生回路と、図１１のもの
との主な相違点は、判定制御回路２が設けられているこ
とである。

【００３７】発振回路１は、所定の第１の周期の基準パ
ルス信号Ｓ１を発振する。判定制御回路２は、基準パル
ス信号Ｓ１、レベル判定回路３から出力される信号Ｓ３
および発振回路４から出力される駆動パルス信号Ｓ４を
受ける。判定制御回路２は、それらの信号に応答して、
レベル判定回路３の判定周期（判定タイミング）を規定
する制御パルス信号Ｓ２を出力する。

【００３８】レベル判定回路３は、制御パルス信号Ｓ
２、昇圧電位ノード１００の電位Ｖｐｐおよび基準電位
Ｖｒｅｆを受ける。基準電位Ｖｒｅｆは、所定の電位発
生回路（図示せず）から供給される。

【００３９】レベル判定回路３は、制御パルス信号Ｓ２
で規定される周期で電位Ｖｐｐと、基準電位Ｖｒｅｆと
のレベルを比較する。レベル判定回路３は、その電位の
レベルの比較によって、基準電位Ｖｒｅｆに対する電位
Ｖｐｐの高低を判定し、その判定結果を示す信号Ｓ３を
出力する。

【００４０】発振回路４は、信号Ｓ３を受ける。発振回
路４は、信号Ｓ３のレベルに応答して、発振回路１の発
振周期よりも短い第２の周期のパルス信号になり得る駆
動パルス信号Ｓ４を発振する。この駆動パルス信号Ｓ４
は、チャージポンプ５を駆動するための信号である。

【００４１】チャージポンプ５は、駆動パルス信号Ｓ４
を受ける。チャージポンプ５は、駆動パルス信号Ｓ４の
パルスに応答して動作し、昇圧電位ノード１００に電荷
を供給する。

【００４２】図２は、図１の第１の発振回路１の構成を
示す回路図である。図２を参照して、この発振回路１
は、奇数個のインバータ１１〜１５を含む。これらのイ
ンバータ１１〜１５は、リング状に直列に接続される。
この発振回路１は、インバータの接続が安定点を持たな
いために発振することを利用したものである。

【００４３】この発振回路１では、所定周期のパルス信
号である基準パルス信号Ｓ１を出力する。基準パルス信
号Ｓ１の周期は、たとえば、発振回路１が有するインバ
ータの数によって規定される。

【００４４】図３は、図１の判定制御回路２の構成を示
す回路図である。図３を参照して、この判定制御回路２
は、インバータ２１、ＡＮＤゲート２２およびＯＲゲー
ト２３を含む。

【００４５】ＡＮＤゲート２２は、基準パルス信号Ｓ１
と、信号Ｓ３がＯＲゲート２３で反転された信号とを受
ける。ＡＮＤゲート２２は、それらの信号の論理積を示
す信号Ｓ２２を出力する。ＯＲゲート２３は、信号Ｓ２
２および駆動パルス信号Ｓ４を受け、それらの信号の論
理和を制御パルス信号Ｓ２として出力する。

【００４６】図４は、図３の判定制御回路２の動作時の
各部の波形を示すタイミングチャートである。

【００４７】図４を参照して、レベル判定回路３から出
力される信号Ｓ３のレベルがＨレベルである場合に、判
定制御回路２は、次のように制御パルス信号Ｓ２を出力
する。すなわち、判定制御回路２は、発振回路１から出
力される基準パルス信号Ｓ１をマスクし、発振回路４か
ら出力される駆動パルス信号Ｓ４に同期した制御パルス
信号Ｓ２を出力する。

【００４８】一方、レベル判定回路３から出力される信
号Ｓ３のレベルがＬレベルである場合に、判定制御回路
２は、次のように制御パルス信号Ｓ２を出力する。すな
わち、判定制御回路２は、発振回路１から出力される基
準パルス信号Ｓ１をマスクせず、発振回路１から出力さ
れる基準パルス信号Ｓ１に同期した制御パルス信号Ｓ２
を出力する。それは、後述するように、信号Ｓ３のレベ
ルがＬレベルである場合には、駆動パルス信号Ｓ４が発
振されないからである。

【００４９】図５は、レベル判定回路３の構成を示す回
路図である。図５を参照して、このレベル判定回路３
は、ＰチャネルＭＯＳトランジスタ３１〜３４、Ｎチャ
ネルＭＯＳトランジスタ３５〜３９、ＮＡＮＤゲート３
２１，３２２およびインバータ３１０を含む。

【００５０】電源ノードＮ１は、電源電位Ｖｃｃを受け
る。接地ノードＮ２は、接地電位（０Ｖ）を受ける。電
源ノードＮ１と、接地ノードＮ２との間にトランジスタ
３１，３５，３７および３９が直列に接続される。電源
ノードＮ１と、トランジスタ３９との間にトランジスタ
３２，３６および３８が直列に接続される。

【００５１】トランジスタ３２および３６は、ともにゲ
ート電極がトランジスタ３１および３５の間のノードＮ
３に接続される。トランジスタ３１および３５は、とも
にゲート電極がトランジスタ３２および３６の間のノー
ドＮ４に接続される。このように接続されたトランジス
タ３１，３２，３５および３６によって、ダイナミック
ラッチ回路が構成される。

【００５２】トランジスタ３７は、ゲート電極に基準電
位Ｖｒｅｆを受ける。トランジスタ３８は、ゲート電極
に昇圧電位ノード１００の電位Ｖｐｐを受ける。トラン
ジスタ３７および３８は、同じサイズで構成される。ト
ランジスタ３９は、ゲート電極に、制御パルス信号Ｓ２
がインバータ３１０で反転された信号を受ける。

【００５３】電源ノードＮ１と、ＮＡＮＤゲート３２２
の一方の入力端子との間にトランジスタ３３が接続され
る。トランジスタ３３のドレイン電極と、ノードＮ３と
が接続される。トランジスタ３３は、制御パルス信号Ｓ
２がインバータ３１０で反転された信号をゲート電極に
受ける。

【００５４】電源ノードＮ１と、ＮＡＮＤゲート３２１
の一方の入力端子との間にトランジスタ３４が接続され
る。トランジスタ３４のドレイン電極とノードＮ４とが
接続される。トランジスタ３４は、制御パルス信号Ｓ２
がインバータ３１０で反転された信号をゲート電極に受
ける。

【００５５】ＮＡＮＤゲート３２２の他方の入力端子
と、ＮＡＮＤゲート３２１の出力端子とが接続される。
ＮＡＮＤゲート３２１の他方の入力端子と、ＮＡＮＤゲ
ート３２２の出力端子とが接続される。ＮＡＮＤゲート
３２１および３２２によってラッチ回路３２０が構成さ
れる。

【００５６】次に、図５のレベル判定回路の動作につい
て説明する。図６は、図１のレベル判定回路３の動作時
の各部の波形を示すタイミングチャートである。以下、
図５および図６を参照して動作を説明する。

【００５７】図６を参照して、制御パルス信号Ｓ２がＨ
レベルである場合に、トランジスタ３３および３４がと
もにオンする。これにより、ノードＮ３およびノードＮ
４がともにＨレベルにプリチャージされる。そして、制
御パルス信号Ｓ２がＬレベルになると、トランジスタ３
３および３４がともにオフし、それとともにトランジス
タ３９がオンする。

【００５８】この場合、前述したように、トランジスタ
３７および３８は同じサイズである。このため、トラン
ジスタ３７および３８は、それぞれのゲート電極に印加
される電位が異なると、ドレイン電流が異なる。すなわ
ち、昇圧電位ノード１００の電位Ｖｐｐと、基準電位Ｖ
ｒｅｆとが異なると、トランジスタ３７および３８は、
生じるドレイン電流が異なる。

【００５９】たとえば、図６の時刻ｔａに示されるよう
に、入力される信号Ｓ２がＬレベルに立下った際に、電
位Ｖｐｐが基準電位Ｖｒｅｆよりも高いと、ゲート電極
に電位Ｖｐｐを受けるトランジスタ３８のドレイン電流
値が、ゲート電極に基準電位Ｖｒｅｆを受けるトランジ
スタ３７のドレイン電流値よりも大きくなる。

【００６０】これにより、トランジスタ３１，３２，３
５および３６で構成されたダイナミックラッチ回路にお
いては、ノードＮ３がＨレベルになり、ノードＮ４がＬ
レベルになる。この場合、ラッチ回路３２０にＬレベル
のデータがセットされる。これにより、ラッチ回路３２
０から出力される信号Ｓ３は、Ｌレベルになる。

【００６１】そして、図６の時刻ｔｂにおいて、入力さ
れる制御パルス信号Ｓ２がＨレベルになると、ラッチ回
路３２０は、保持動作を行なう。これにより、ラッチ回
路３２０は、前述のようにセットされたＬレベルのデー
タを保持する。したがって、ラッチ回路３２０から出力
される信号Ｓ３は、Ｌレベルに保持され続ける。

【００６２】また、図６の時刻ｔｃに示されるように、
電位Ｖｐｐが基準電位Ｖｒｅｆよりも低くなると、ゲー
ト電極に基準電位Ｖｒｅｆを受けるトランジスタ３７の
ドレイン電流値が、ゲート電極に電位Ｖｐｐを受けるト
ランジスタ３８のドレイン電流値よりも大きくなる。

【００６３】これにより、トランジスタ３１，３２，３
５および３６で構成されたダイナミックラッチ回路にお
いては、ノードＮ４がＨレベルになり、ノードＮ３がＬ
レベルになる。この場合、ラッチ回路３２０にＨレベル
のデータがセットされる。これにより、ラッチ回路３２
０から出力される信号Ｓ３は、Ｈレベルになる。

【００６４】そして、図６の時刻ｔｄにおいて、その
後、入力される制御パルス信号Ｓ２がＨレベルになる
と、ラッチ回路３２０は、保持動作を行なう。これによ
り、ラッチ回路３２０は、前述のようにセットされたＨ
レベルのデータを保持する。したがって、ラッチ回路３
２０から出力される信号Ｓ３は、Ｈレベルに保持され
る。

【００６５】このように、このレベル判定回路３におい
ては、入力される制御パルス信号Ｓ２の立上りエッジの
タイミングで、昇圧電位ノード１００の電位Ｖｐｐのレ
ベル判定を行なう。

【００６６】図７は、図１の発振回路４の構成を示す回
路図である。図７を参照して、この発振回路４は、ＮＡ
ＮＤゲート４１と、２つのインバータ４２および４３と
を含む。

【００６７】ＮＡＮＤゲート４１の出力端子と、そのＮ
ＡＮＤゲート４１の一方の入力端子との間にインバータ
４２および４３が直列に接続される。ＮＡＮＤゲート４
１は、他方の入力端子に、レベル判定回路３から出力さ
れた信号Ｓ３を受ける。駆動パルス信号Ｓ４は、ＮＡＮ
Ｄゲート４１から出力される。

【００６８】次に、発振回路４の動作を説明する。図４
を参照して、入力される信号Ｓ３がＬレベルである場
合、ＮＡＮＤゲート４１から出力される駆動パルス信号
Ｓ４は、Ｈレベルに固定される。したがって、この場合
には、駆動パルス信号Ｓ４のパルスが発振されない。

【００６９】一方、入力される信号Ｓ３がＨレベルであ
る場合、ＮＡＮＤゲート４１は、信号Ｓ３に対してイン
バータとして働く。ＮＡＮＤゲート４１がインバータの
機能を有する場合、この発振回路４は、３つのインバー
タを有する発振回路と同じ機能を有することになる。し
たがって、この場合、発振回路４は５つのインバータを
有する図２の発振回路１よりも周期が短い駆動パルス信
号Ｓ４を発振する機能を有する回路となる。

【００７０】このため、この発振回路４は、入力される
信号Ｓ３がＨレベルである場合に、図２に示される発振
回路１と同様の原理でパルス信号を発振する。したがっ
てこの場合には、発振回路４から出力される駆動パルス
信号Ｓ４が、パルス状の信号になる。

【００７１】図８は、図１のチャージポンプ５の構成を
示す回路図である。図８を参照して、このチャージポン
プ５は、キャパシタ５１，５３、インバータ５２および
ＮチャネルＭＯＳトランジスタ５４，５５，５６を含
む。

【００７２】チャージポンプ５においては、入力ノード
Ｎ０と、出力ノードＮ８との間にキャパシタ５１および
トランジスタ５６が直列に接続される。トランジスタ５
６は、キャパシタ５１およびトランジスタ５６の間のノ
ードＮ７の側にあるドレイン電極と、ゲート電極とが接
続されることにより、ダイオード接続されている。

【００７３】電源電位Ｖｃｃを受ける電源ノードＮ１
と、ノードＮ７との間にトランジスタ５５が接続され
る。入力ノードＮ０と、トランジスタ５５のゲート電極
との間にインバータ５２およびキャパシタ５３が直列に
接続される。

【００７４】以下の説明において、インバータ５２およ
びキャパシタ５３の間のノードをノードＮ５と呼び、キ
ャパシタ５３と、トランジスタ５５のゲート電極との間
のノードをノードＮ６と呼ぶ。

【００７５】電源ノードＮ１と、ノードＮ６との間にト
ランジスタ５４が接続される。このトランジスタ５４
は、ゲート電極と、電源ノードＮ１の側にあるドレイン
電極とが接続されることによって、ダイオード接続され
ている。

【００７６】次に、図８のチャージポンプ５の動作を説
明する。図９は、図８のチャージポンプの動作時の各部
の波形を示すタイミングチャートである。

【００７７】図９を参照して、パルス信号として入力さ
れる駆動パルス信号Ｓ４がＬレベルである場合に、ノー
ドＮ５の電位が電源電位Ｖｃｃになる。ノードＮ６は、
予めＶｃｃ−Ｖｔｈにプリチャージされている。ここ
で、Ｖｔｈは、トランジスタのしきい値電圧である。

【００７８】このようなプリチャージが先に行なわれて
いるので、この場合においては、キャパシタ５３による
カップリングのために、ノードＮ６の電位が、２・Ｖｃ
ｃ−Ｖｔｈにブーストされる。これにより、トランジス
タ５５がオンし、ノードＮ７が電源電位Ｖｃｃにプリチ
ャージされる。

【００７９】そして、駆動パルス信号Ｓ４がＨレベルに
立上ると、ノードＮ５の電位が電源電位Ｖｃｃから０Ｖ
に変化し、それとともに、ノードＮ６の電位がＶｃｃ−
Ｖｔｈに戻る。

【００８０】この場合においては、キャパシタ５１によ
るカップリングのために、ノードＮ７の電位が、２・Ｖ
ｃｃまでブーストされる。そして、トランジスタ５６を
介して、電流が出力ノードＮ８に流れる。それに応答し
て、ノードＮ７の電位が減少していく。この場合、トラ
ンジスタ５５は、ゲート・ソース間電圧が−Ｖｔｈにな
るため、オフする。

【００８１】このように、チャージポンプ５は、発振回
路４から出力される駆動パルス信号Ｓ４のパルスに応答
して昇圧電位ノード１００に電荷を供給し、その電位Ｖ
ｐｐを上昇させる。

【００８２】次に、このように構成された昇圧電位発生
回路の全体的な動作について説明する。図１０は、図１
の昇圧電位発生回路の全体的な動作を示すタイミングチ
ャートである。この図１０においては、昇圧電位ノード
１００の電位Ｖｐｐ、基準パルス信号Ｓ１、制御パルス
信号Ｓ２、信号Ｓ３および駆動パルス信号Ｓ４が示され
る。

【００８３】図１０を参照して、発振回路１から基準パ
ルス信号Ｓ１が発振される。チャージポンプ５が動作し
ていない場合には、判定制御回路２から出力される制御
パルス信号Ｓ２が基準パルス信号Ｓ１と同じ周期にな
る。したがって、レベル判定回路３では、この基準パル
ス信号Ｓ１のパルスの周期で電位Ｖｐｐのレベル判定が
行なわれる。

【００８４】そして、時刻ｔ１において、昇圧電位ノー
ド１００の電位Ｖｐｐが、基準電位Ｖｒｅｆよりも低く
なる。すると、制御パルス信号Ｓ２の次の立下りエッジ
の時刻ｔ２、すなわち、次のレベル判定時において、レ
ベル判定回路３で電位Ｖｐｐのレベル判定がなされる。
その判定の結果として、レベル判定回路３から出力され
る信号Ｓ３がＨレベルになる。

【００８５】それに応答して、発振回路４から出力され
る信号Ｓ４がパルス信号になる。これにより、チャージ
ポンプ５が動作を開始する。このため、図１０におい
て、Ａ，Ｂ，Ｃに示されるように、電位Ｖｐｐが、上昇
していき、基準電位Ｖｒｅｆに向けて回復していく。

【００８６】このようにチャージポンプ５が動作中であ
る場合には、判定制御回路２から出力される制御パルス
信号Ｓ２が駆動パルス信号Ｓ４のパルスと同じ周期にな
る。したがって、レベル判定回路３では、この駆動パル
ス信号Ｓ４に基づく短いパルスの周期で電位Ｖｐｐのレ
ベル判定が行なわれる。このため、チャージポンプ５が
動作中である場合には、それが動作していない場合より
も短い周期で電位Ｖｐｐのレベル判定が行なわれる。

【００８７】この場合のレベル判定回路３における電位
Ｖｐｐのレベル判定の結果、電位Ｖｐｐが基準電位Ｖｒ
ｅｆよりも低い場合は、信号Ｓ３がＨレベルに保持され
る。一方、時刻ｔ３における電位Ｖｐｐのように、電位
Ｖｐｐが基準電位Ｖｒｅｆよりも高くなると、制御パル
ス信号Ｓ２の次の立下りエッジの時刻ｔ４、すなわち、
その次のレベル判定時において、レベル判定回路３で電
位Ｖｐｐのレベル判定がなされる。その判定の結果とし
て、レベル判定回路３から出力される信号Ｓ３が、Ｌレ
ベルに立下がる。

【００８８】それに応答して、発振回路４から出力され
る駆動パルス信号Ｓ４のパルスの発振が止まる。これに
より、チャージポンプ５が動作を停止する。

【００８９】このように、図１の昇圧電位発生回路で
は、チャージポンプ５が停止している場合は、長い周期
で電位Ｖｐｐのレベル判定が実行され、チャージポンプ
５が動作中である場合には、短い周期で電位Ｖｐｐのレ
ベル判定が実行される。

【００９０】このため、昇圧電位発生回路では、チャー
ジポンプ５の動作により昇圧電位ノード１００の電位Ｖ
ｐｐが、基準電位Ｖｒｅｆまで回復すると、速やかにチ
ャージポンプ５を停止することができる。このため、電
位Ｖｐｐのオーバシュートを防ぐことができ、その結
果、半導体記憶装置の消費電力を低減することができ
る。

【００９１】

【発明の効果】請求項１記載の本発明によれば、判定周
期制御手段による制御パルス信号の周期の制御によっ
て、チャージポンプが動作されている場合の昇圧電位ノ
ードの電位のレベル判定周期が、チャージポンプ手段が
駆動されていない場合のそのレベル判定周期よりも短く
される。

【００９２】このため、昇圧電位ノードの電位が、基準
電位以上になると、速やかにチャージポンプ手段を停止
させることができる。したがって、昇圧電位ノードの電
位のオーバシュートを防ぐことができる。その結果、半
導体記憶装置の消費電力を低減することができる。

【００９３】請求項２に記載の本発明によれば、判定周
期制御手段が、基準パルス信号に基づく第１の周期の信
号と、駆動パルス信号に基づく第２の周期の信号とを選
択的に制御パルス信号として用いる。これにより、判定
周期制御手段において、制御パルス信号の周期を制御す
ることができる。

【００９４】請求項３に記載の本発明によれば、レベル
判定手段によって昇圧電位ノードの電位が基準電位以上
であると判定された場合は、第１のゲート手段から基準
パルス信号が出力され、その出力された基準パルス信号
と同じ周期の信号が、第２のゲート手段から制御パルス
信号として出力される。

【００９５】一方、レベル判定手段により昇圧電位ノー
ドの電位が基準電位よりも低いと判定された場合は、第
１のゲート手段において基準パルス信号がマスクされ、
かつ、第２のゲート手段から駆動パルス信号と同じ周期
の信号が制御パルス信号として出力される。

【００９６】したがって、制御パルス信号は、昇圧電位
ノードの電位が基準電位以上である場合に、周期が長い
基準パルス信号に応答するパルス信号となり、昇圧電位
ノードの電位が基準電位よりも低い場合に、周期が短い
駆動パルス信号に応答する信号になるようにすることが
できる。

【００９７】請求項４に記載の本発明によれば、第１の
ゲート手段において、インバータ手段で判定されたレベ
ル判定手段の出力信号と、入力された基準パルス信号と
の論理積を示す信号が、論理ゲート手段から出力され
る。

【００９８】したがって、昇圧電位ノードの電位が基準
電位以上であると判定された場合に、制御パルス信号を
出力するために、基準パルス信号に応答する信号を第２
のゲート手段に供給することができる。

【図面の簡単な説明】

【図１】 この発明の実施例による半導体記憶装置にお
ける昇圧電位発生回路の構成を示すブロック図である。

【図２】 図１の第１の発振回路の構成を示す回路図で
ある。

【図３】 図１の判定制御回路の構成を示す回路図であ
る。

【図４】 図３の判定制御回路の動作時の各部の波形を
示すタイミングチャートである。

【図５】 図１のレベル判定回路の構成を示す回路図で
ある。

【図６】 図５のレベル判定回路の動作時の各部の波形
を示すタイミングチャートである。

【図７】 図１の第２の発振回路の構成を示す回路図で
ある。

【図８】 図１のチャージポンプの構成を示す回路図で
ある。

【図９】 図８のチャージポンプの動作時の各部の波形
を示すタイミングチャートである。

【図１０】 図１の昇圧電位発生回路の全体的な動作を
示すタイミングチャートである。

【図１１】 従来の半導体記憶装置における昇圧電位発
生回路の構成を示すブロック図である。

【図１２】 図１１の昇圧電位発生回路の動作時の各部
の信号を示すタイミングチャートである。

【符号の説明】

１，４ 発振回路、２ 判定制御回路、３ レベル判定
回路、５ チャージポンプ、２１ インバータ、２２
ＡＮＤゲート、２３ ＯＲゲート。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 昇圧した電位を出力するための昇圧電位
   ノードと、 前記昇圧電位ノードの電位のレベルを判定する周期を規
   定するための制御可能な周期を有する制御パルス信号を
   出力する判定周期制御手段と、 前記判定周期制御手段から出力される制御パルス信号に
   よって規定される判定周期で、前記昇圧電圧ノードの電
   位と、所定の基準電位とを比較し、その基準電位に対す
   る前記昇圧電圧ノードの電位のレベルの高低を判定する
   レベル判定手段と、 前記レベル判定手段によって前記昇圧電位ノードの電位
   が前記基準電位よりも低いと判定された場合に、駆動パ
   ルス信号を発振する駆動パルス発振手段と、 前記駆動パルス発振手段から出力された駆動パルス信号
   に応答して駆動され、前記昇圧電位ノードの電位を上昇
   させるための電荷を前記昇圧電位ノードに供給するチャ
   ージポンプ手段とを備え、 前記判定周期制御手段は、前記レベル判定手段によって
   前記昇圧電位ノードの電位が前記基準電位以上であると
   判定されたことに応答して第１の周期の制御パルス信号
   を出力し、前記レベル判定手段によって前記昇圧電位ノ
   ードの電位が前記基準電位よりも低いと判定されたこと
   に応答して前記第１の周期よりも短い第２の周期の制御
   パルス信号を出力する、半導体記憶装置。
2. 【請求項２】 前記第１の周期を有する基準パルス信号
   を発振する基準パルス発振手段をさらに備え、 前記判定周期制御手段は、前記基準パルス信号および前
   記駆動パルス信号を受け、前記レベル判定手段によって
   前記昇圧電位ノードの電位が前記基準電位以上であると
   判定されたことに応答して前記基準パルス信号と同じ周
   期の信号を前記第１の周期の制御パルス信号として出力
   し、前記レベル判定手段によって前記昇圧電位ノードの
   電位が前記基準電位よりも低いと判定されたことに応答
   して前記駆動パルス信号と同じ周期の信号を前記第２の
   周期の制御パルス信号として出力する、請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記レベル判定手段は、前記昇圧電位ノ
   ードの電位が前記基準電位以上である場合に第１のレベ
   ルになり、前記昇圧電位ノードの電位が前記基準電位よ
   りも低い場合に第２のレベルになる信号を出力し、 前記判定周期制御手段は、 前記基準パルス信号と、前記レベル判定手段の出力信号
   とを受け、前記レベル判定手段の出力信号が前記第１の
   レベルである場合に、前記基準パルス信号を出力する第
   １のゲート手段と、 前記第１のゲート手段の出力信号と、前記駆動パルス信
   号とを受け、それらの信号の論理和を示す信号を前記制
   御パルス信号として出力する第２のゲート手段とを含
   む、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記第１のゲート手段は、 前記レベル判定手段の出力信号を反転させて出力するイ
   ンバータ手段と、 前記インバータ手段の出力信号および前記基準パルス信
   号を受け、それらの信号の論理積を示す信号を出力する
   論理ゲート手段とを含む、請求項３記載の半導体記憶装
   置。