JPH08315570A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08315570A
JPH08315570A JP7116021A JP11602195A JPH08315570A JP H08315570 A JPH08315570 A JP H08315570A JP 7116021 A JP7116021 A JP 7116021A JP 11602195 A JP11602195 A JP 11602195A JP H08315570 A JPH08315570 A JP H08315570A
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JP
Japan
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mode
signal
internal voltage
voltage
generating
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Application number
JP7116021A
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Takeshi Hamamoto
武史 濱本
Kiyohiro Furuya
清広 古谷
Kiichi Morooka
毅一 諸岡
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 ＣＢＲモード時のＶｐｐ電源電位の変動を防
ぐことが可能な半導体記憶装置を提供する。 【構成】 外部／ＲＡＳと外部／ＣＡＳとがＲＡＳバッ
ファ１１５とＣＡＳバッファ１１７とに入力されると内
部／ＲＡＳと内部／ＣＡＳとが生成され、内部／ＲＡＳ
はクロック生成回路１１９とＣＢＲモード判定回路１２
１に内部／ＣＡＳはＣＢＲモード判定回路１２１に入力
される。クロック生成回路１１９は内部／ＲＡＳが入力
されるとＷＬポンプ１２３，１２５にポンプクロックＡ
を出力し、ＷＬポンプ１２３はＶｐｐ電源に電荷を供給
する。リフレッシュ動作時に／ＲＡＳの前に／ＣＡＳが
入力されると、ＣＢＲモード判定回路１２１はＷＬポン
プ１２５にＣＢＲモード信号を入力し、ＷＬポンプ１２
５はポンプクロックＡとＣＢＲモード信号とを入力され
るとＷＬポンプ１２３とともにＶｐｐ電源に電荷を供給
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、内部電圧を発生するダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、ＲＡＭに代
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。ＤＲＡＭは、ロウアドレスストロ
ーブ信号（以下、／ＲＡＳと称す）とコラムアドレスス
トローブ信号（以下、／ＣＡＳと称す）とを入力するこ
とによってチップ内部の動作を活性化している。／ＲＡ
Ｓおよび／ＣＡＳは、Ｈ（論理ハイ）がスタンバイ状態
で、Ｌ（論理ロー）が活性状態である。／ＲＡＳを活性
化することによって入力アドレスをロウアドレスとして
取込み、／ＣＡＳを活性化することによって入力アドレ
スをコラムアドレスとして取込む。
【０００３】図１５は、通常の動作モード時の／ＲＡＳ
および／ＣＡＳの入力を示すタイミングチャートであ
り、（ａ）は、ロウおよびコラムアドレスを取込む場合
の通常の／ＲＡＳおよび／ＣＡＳの入力を示すタイミン
グチャート、（ｂ）は、ロウアドレスのみを取込む場合
の／ＲＡＳおよび／ＣＡＳの入力を示すタイミングチャ
ートである。
【０００４】図１５（ａ）を参照して、ロウおよびコラ
ムアドレスを取込む場合、まず／ＲＡＳを活性化してロ
ウアドレスを取込んでから、引続き／ＣＡＳを活性化し
てコラムアドレスを取込む。
【０００５】図１５（ｂ）を参照して、ロウアドレスの
みを取込む場合は、／ＣＡＳをスタンバイ状態に保持し
たまま／ＲＡＳのみを活性化してロウアドレスのみを取
込む。
【０００６】図１５（ａ），（ｂ）いずれの場合も、チ
ップ内部では取込んだロウアドレスに対応してメモリア
レイのワード線をＮ本活性化する。Ｎは、チップの構成
によって決まる定数であり、通常Ｎ＝１，２，４，８，
１６，…である。
【０００７】ＤＲＡＭでは、さらに、リフレッシュ動作
を行なう際に使用されるＣＢＲモード（ＣＡＳ−Ｂｅｆ
ｏｒｅ−ＲＡＳ−モード）と呼ばれる入力方法がある。
【０００８】図１６は、ＣＢＲモード時の入力を示すタ
イミングチャートである。図１６を参照して、図１５
（ａ）とは逆に、まず／ＣＡＳを活性化してから、引続
き／ＲＡＳを活性化する。ＣＢＲモードでは、ロウアド
レス、コラムアドレスのいずれもチップの外部から取込
まれず、／ＲＡＳに同期してチップ内部のアドレスカウ
ンタで生成される内部ロウアドレスに対応して、メモリ
アレイ上のワード線をＭ×Ｎ本活性化する。ここで、Ｎ
は上記Ｎと同一の数である。Ｍは通常、Ｍ＝１，２，
４，８，１６，…で、これもまたチップの構成によって
決まる定数である。
【０００９】図１７は、従来の一般的なＤＲＡＭに含ま
れるメモリアレイ１６００の一例を示す図である。
【００１０】図１７を参照して、メモリアレイ１６００
は、１辺の長さが１ワード線の長さ（１ＷＬ長）、もう
１辺の長さが１ビット線の長さ（１ＢＬ長）の長方形の
メモリブロック♯０〜１５に分割されている。各メモリ
ブロック♯０〜１５は、それぞれワード線ＷＬ０〜１５
を含む（ただし、ＷＬ１，３，５，７，９，１１，１
３，１５は図示せず）。
【００１１】図１５（ａ），（ｂ）に示された通常の動
作モードでは、たとえば、ワード線ＷＬ０，４，１０，
１４の４本が活性化される。一方、ＣＢＲモードでは、
ワード線ＷＬ０，４，１０，１４に加えて、ワード線Ｗ
Ｌ２，６，８，１２の合計８本が活性化される。したが
って、図１７に示された例は、Ｎ＝４，Ｍ＝２の場合で
ある。
【００１２】上記ワード線は、スタンバイ時はＧＮＤで
あり、活性化時には電源電位Ｖｃｃより高い電位Ｖｐｐ
に充電される。図１５（ａ），（ｂ）に示した通常の動
作モードでは、１サイクル（／ＲＡＳが１回活性化され
るサイクル）当たりに消費される電荷Ｑ（Ｎｏｒｍａ
ｌ）は、ワード線１本当たりの容量Ｃｗを用いて、Ｑ
（Ｎｏｒｍａｌ）＝Ｎ×Ｃｗ×Ｖｐｐで表わされ、チッ
プ内部で生成される内部電圧電源（Ｖｐｐ電源）により
充電される。
【００１３】さらに、図１７に示したように、図１５
（ａ），（ｂ）に示された通常の動作モードでは、メモ
リブロック♯０，４，１０，１４のＮ＝４個のメモリブ
ロックが動作している。すなわち、上記メモリブロック
のビット線は充放電され、それらメモリブロックに対応
するセンスアンプが動作している。一方、図１６に示さ
れたＣＢＲモードでは、メモリブロック♯０，４，１
０，１４に加えて、メモリブロック♯２，６，８，１２
の合計Ｎ×Ｍ＝８個のメモリブロックが動作し、上記メ
モリブロックのビット線が充放電され、それらメモリブ
ロックに対応するセンスアンプが動作している。
【００１４】
【発明が解決しようとする課題】しかしながら、図１６
に示したＣＢＲモードでは、１サイクル当たりに消費さ
れる電荷Ｑ（ＣＢＲ）はＱ（ＣＢＲ）＝Ｎ×Ｍ×Ｃｗ×
Ｖｐｐで、通常動作モード時と同じくＶｐｐ電源により
充電される。したがって、ＣＢＲモードでは通常モード
のＭ倍の電荷を消費することとなる。
【００１５】また、図８のＤＲＡＭ１００に含まれるメ
モリセルアレイの一部構成を示す図を参照して、トラン
スファゲート制御線ＴＧ１もＶｐｐ電源、あるいはＶｐ
ｐとは異なるノードでやはり電源電位Ｖｃｃより高い電
位Ｖｐｐ′に充電される場合がある。このとき、通常動
作モードでは１サイクル当たりの消費電荷Ｑ（Ｎｏｒｍ
ａｌ）は、トランスファゲート制御線１本当たりの容量
Ｃｔｇを用いて、Ｑ（Ｎｏｒｍａｌ）＝Ｎ×Ｃｔｇ×Ｖ
ｐｐ（または、Ｑ（Ｎｏｒｍａｌ）＝Ｎ×Ｃｔｇ×Ｖｐ
ｐ′）であるが、ＣＢＲモードではＱ（ＣＢＲ）＝Ｎ×
Ｍ×Ｃｔｇ×Ｖｐｐ（または、Ｑ（ＣＢＲ）＝Ｎ×Ｍ×
Ｃｔｇ×Ｖｐｐ′）で、通常の動作モードのＭ倍の電荷
をＶｐｐ電源（または、Ｖｐｐ′電源）から消費するこ
ととなる。
【００１６】これら内部電源電位Ｖｐｐ（Ｖｐｐ′）は
Ｖｐｐ（Ｖｐｐ′）生成回路で発生される。
【００１７】図１８は、Ｖｐｐ生成回路として用いられ
る一般的な昇圧ポンプ１８００の回路図である。
【００１８】図１８を参照して、ポンプ部分１８０１に
含まれているポンプキャパシタ１８０３の容量Ｃｐを用
いると、Ｖｐｐ生成回路が１サイクル当たりに発生でき
る電荷はＱ＝（２Ｖｃｃ−Ｖｐｐ）×Ｃｐである。した
がって、通常の動作モードに合わせてＶｐｐ生成回路を
設計した場合、ＣＢＲモードに入るとワード線を充電す
るために必要な電荷が不足する状態が起こり得るという
問題点があった。
【００１９】さらに、上記メモリアレイはＰ型半導体基
板の上に形成されており、Ｐ型半導体基板はＧＮＤより
低い電位Ｖｂｂにまで下げられている。ＣＢＲモードで
は前述のように通常の動作モードより動作するメモリブ
ロックの数がＭ倍多い。したがって、ビット線充放電時
のセンスアンプ部分でのＰ型半導体基板への基板電流が
ＣＢＲモードでは通常の動作モードよりＭ倍多い。内部
電源電位ＶｂｂはＶｂｂ生成回路で発生されるが、Ｖｂ
ｂ生成回路が生成できる１サイクル当たりの電荷は上記
Ｖｐｐ生成回路と同様に決まっており、通常の動作モー
ドに合わせてＶｂｂ生成回路を設計した場合、ＣＢＲモ
ードに入ると基板電流が増大するためにＶｂｂ電位が所
定の電位より浅く（高く）なる状態が起こり得るという
問題点があった。
【００２０】本発明は、以上のような問題点を解決する
ためになされたもので、動作中のメモリブロックの数が
増加しても、内部電圧の電位の変動を防止することが可
能な半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行および列からなるマトリックス状に
配置された複数のメモリセルを含む複数のメモリブロッ
クと、外部から入力された外部制御信号に応答して第１
および第１のモードと異なる第２のモードを選択的に示
すモード信号を生成するモード信号生成手段と、モード
信号に応答してモード信号が第１のモードを示すとき複
数のメモリブロックのうちの第１の数のメモリブロック
を動作させ、モード信号が第２のモードを示すとき第１
の数よりも多い第２の数のメモリブロックを動作させる
分割動作手段と、外部から与えられた外部電源電圧に基
づいて内部電圧を生成して複数のメモリブロックのうち
分割動作手段により動作中のメモリブロックに供給する
内部電圧生成手段とを設けたものである。内部電圧供給
手段は、モード信号に応答して第１のモードのとき第１
の供給能力を有し、第２のモードのとき第１の供給能力
よりも大きい第２の供給能力を有する。
【００２２】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、内部電圧生成手段に、モ
ード信号にかかわらず分割動作手段により動作中のメモ
リセルブロックに供給するための内部電圧を生成する第
１電圧生成手段と、モード信号が第１のモードを示すと
き不活性状態で動作せずモード信号が第２のモードを示
すとき活性化され分割動作手段により動作中の第２の数
のメモリブロックに供給するための内部電圧を第１電圧
生成手段とともに生成する第２電圧生成手段と、第１お
よび第２電圧生成手段に内部電圧を生成するためのクロ
ック信号を生成するクロック信号生成手段とを設けたも
のである。
【００２３】請求項３に係る半導体記憶装置は、請求項
１の半導体記憶装置において、内部電圧生成手段に、モ
ード信号にかかわらず分割動作手段により動作中のメモ
リブロックに供給する内部電圧を生成する第１および第
３電圧生成手段と、モード信号が第１のモードを示すと
きは不活性状態で動作せずモード信号が第２のモードを
示すとき活性化され分割動作手段により動作中の第２の
数のメモリブロックに供給する内部電圧を第１および第
３電圧生成手段とともに生成する第２および第４電圧生
成手段と、第１および第２電圧生成手段に与える第１の
クロック信号を生成する第１クロック信号生成手段と、
第３および第４電圧生成手段に与える第２のクロック信
号を生成する第２クロック信号生成手段とを設けたもの
である。
【００２４】請求項４に係る半導体記憶装置は、請求項
１の半導体記憶装置において、内部電圧生成手段に、モ
ード信号にかかわらず分割動作手段により動作中のメモ
リブロックの第１の機能回路に供給する第１の内部電圧
を生成する第１電圧生成手段と、モード信号が第１のモ
ードを示すときは不活性状態で動作せずモード信号が第
２のモードを示すとき活性化され分割動作手段により動
作中の第２の数のメモリブロックの第１の機能回路に供
給する第１の内部電圧を生成する第２電圧生成手段と、
モード信号にかかわらず分割動作手段により動作中のメ
モリブロックの第２の機能回路に供給する第２の内部電
圧を生成する第３電圧生成手段と、モード信号が第１の
モードを示すときは不活性状態で動作せずモード信号が
第２のモードを示すとき活性化され分割動作手段により
動作中の第２の数のメモリブロックの第２の機能回路に
供給する第２の内部電圧を生成する第４電圧生成手段と
を設けたものである。
【００２５】請求項５に係る半導体記憶装置は、請求項
１ないし４のいずれかの半導体記憶装置において、外部
制御信号がロウアドレスストローブ信号とコラムアドレ
スストローブ信号とであって、モード信号生成手段は、
ロウアドレスストローブ信号が入力された後にコラムア
ドレスストローブ信号が入力されるとモード信号が第１
のモードを示し、ロウアドレスストローブ信号が入力さ
れる前にコラムアドレスストローブ信号が入力されると
モード信号が第２のモードを示すようにされる。
【００２６】
【作用】請求項１に係る半導体記憶装置は、モード信号
が第１のモードを示すとき、複数のメモリブロックのう
ちの第１の数のメモリブロックが動作し、第１の供給能
力により、動作中のメモリブロックに内部電圧が供給さ
れ、モード信号が第２のモードを示すとき、上記第１の
数よりも多い第２の数のメモリブロックが動作し、上記
第１の供給能力よりも大きい第２の供給能力により、動
作中のメモリブロックに内部電圧が供給されるので、モ
ード信号が第２のモードを示すとき、動作中のメモリブ
ロックの数が増加しても、内部電圧もまたそれに応じて
供給される。
【００２７】請求項２に係る半導体記憶装置において
は、請求項１の半導体記憶装置において、モード信号に
かかわらず動作中のメモリブロックに供給するための内
部電圧が生成され、モード信号が第２のモードを示すと
きのみ動作中の第２の数のメモリブロックに供給する内
部電圧が生成され、内部電圧を生成するためのクロック
信号が生成されるので、第２のモードを示すときには、
第１のモードを示すときに生成される内部電圧に加え
て、さらに大きな内部電圧が生成され、それらの内部電
圧はクロック信号を用いて生成される。
【００２８】請求項３に係る半導体記憶装置において
は、請求項１の半導体記憶装置において、モード信号に
かかわらず動作中のメモリブロックに供給する内部電圧
の基となる第１および第３電圧が生成され、モード信号
が第２のモードを示すときのみ動作中の第２の数のメモ
リブロックに供給する内部電圧の基となる第２および第
４電圧がさらに生成され、第１および第２電圧を生成す
るための第１クロック信号が生成され、第３および第４
電圧を生成するための第２クロック信号が生成されるの
で、第１クロック信号によるタイミングでモード信号に
かかわらず第１電圧が生成され、動作中のメモリブロッ
クに内部電圧が供給され、第２のモードのときさらに第
２電圧が生成され動作中の第２の数のメモリブロックに
内部電圧が供給され、第２クロック信号によるタイミン
グでモード信号にかかわらず第３電圧が生成され、動作
中のメモリブロックに内部電圧が供給され、第２のモー
ドのときさらに第４電圧が生成され、動作中の第２の数
のメモリブロックに内部電圧が供給される。
【００２９】請求項４に係る半導体記憶装置において
は、請求項１の半導体記憶装置において、モード信号に
かかわらず動作中のメモリブロックの第１の機能回路に
供給する第１の内部電圧が生成され、モード信号が第２
のモードを示すときのみ動作中の第２の数のメモリブロ
ックの第１の機能回路に供給する第１の内部電圧が生成
され、モード信号にかかわらず動作中のメモリブロック
の第２の機能回路に供給する第２の内部電圧が生成さ
れ、モード信号が第２のモードを示すときのみ動作中の
第２の数のメモリブロックの第２の機能回路に供給する
第２の内部電圧が生成されるので、モード信号が第１の
モードから第２のモードとなって動作中のメモリブロッ
クの数が増加しても、それに応じて各メモリブロックに
おける第１および第２の機能回路の各々にそれぞれ第１
および第２の内部電圧が供給される。
【００３０】請求項５に係る半導体記憶装置において
は、請求項１ないし４のいずれかの半導体記憶装置にお
いて、ロウアドレスストローブ信号が入力された後にコ
ラムアドレスストローブ信号が入力されるとモード信号
が第１のモードを示し、ロウアドレスストローブ信号が
入力される前にコラムアドレスストローブ信号が入力さ
れるとモード信号が第２のモードを示すようにされるの
で、ロウアドレスストローブ信号が入力された後にコラ
ムアドレスストローブ信号が入力されるとモード信号が
上記第１のモードを示すときの動作が行なわれ、ロウア
ドレスストローブ信号が入力される前にコラムアドレス
ストローブ信号が入力されるとモード信号が上記第２の
モードを示すときの動作が行なわれる。
【００３１】
【実施例】図１は、本発明の実施例によるＤＲＡＭ１０
０の全体構成を示すブロック図である。
【００３２】図１を参照して、このＤＲＡＭ１００は、
メモリセルアレイ１０１と、ロウデコーダ１０３と、コ
ラムデコーダ１０５と、ワード線（ＷＬ）ドライバ１０
７と、センスアンプ列１０９と、センスアンプ列コント
ローラ１１１と、行および列アドレスバッファ１１３
と、ＲＡＳバッファ１１５と、ＣＡＳバッファ１１７
と、内部電圧生成回路１３０とを含む。
【００３３】メモリセルアレイ１０１には、複数のワー
ド線（図示せず）が行（ロウ）方向に沿って配置され、
複数のビット線対（図示せず）が列（コラム）方向に沿
って配置されている。ワード線の１ワード線長およびビ
ット線の１ビット線長で分割されたメモリブロック（図
１８参照）が行および列方向にマトリックス状に配置さ
れている。さらに、複数のメモリセル（図示せず）がワ
ード線およびビット線対の交点に配置されている。
【００３４】行および列アドレスバッファ１１３は、外
部から供給されたアドレス信号Ａ０〜Ａ１１をロウデコ
ーダ１０３およびコラムデコーダ１０５に選択的に供給
する。ロウデコーダ１０３は、行および列アドレスバッ
ファ１１３から供給されるロウアドレス信号に応答し
て、複数のワード線のうち１つを選択する。コラムデコ
ーダ１０５は、行および列アドレスバッファ１１３から
供給されるコラムアドレス信号に応答して、複数のビッ
ト線対のうち１つを選択する。ＷＬドライバ１０７は、
ロウデコーダ１０３により選択されたワード線に内部電
源電圧Ｖｐｐを供給することにより駆動する。センスア
ンプ列１０９は、複数のセンスアンプを含む。複数のセ
ンスアンプは複数のビット線対に対応して設けられる。
各センスアンプはその対応するビット線対間の電位差を
増幅する。
【００３５】図２は、図１のＲＡＳバッファ１１５とＣ
ＡＳバッファ１１７と内部電圧生成回路１３０との構成
を示すブロック図である。
【００３６】図２を参照して、内部電圧生成回路１３０
は、クロック生成回路１１９と、ＣＢＲモード判定回路
１２１と、ワード線（ＷＬ）ポンプ１２３，１２５とを
含む。
【００３７】ＣＢＲモード判定回路１２１は、ＲＡＳバ
ッファ１１５とＣＡＳバッファ１１７とに接続されてい
る。クロック生成回路１１９はＲＡＳバッファ１１５に
接続されている。ＷＬポンプ１２３はクロック生成回路
１１９に接続され、ＷＬポンプ１２５はクロック生成回
路１１９とＣＢＲモード判定回路１２１とに接続されて
いる。
【００３８】図２において、ＲＡＳバッファ１１５は、
外部から入力された／ＲＡＳに基づいて内部ロウアドレ
スストローブ信号（以下、内部／ＲＡＳと称す）を生成
し、クロック生成回路１１９とＣＢＲモード判定回路１
２１とに入力する。また、ＣＡＳバッファ１１７は、外
部から入力された／ＣＡＳに基づいて内部コラムアドレ
スストローブ信号（以下、内部／ＣＡＳと称す）を生成
し、ＣＢＲモード判定回路１２１に入力する。
【００３９】クロック生成回路１１９は、入力された内
部／ＲＡＳに基づいてポンプクロックＡを生成し、ＷＬ
ポンプ１２３，１２５に入力する。ＣＢＲモード判定回
路１２１は、入力された内部／ＲＡＳと内部／ＣＡＳと
の入力のタイミングからＣＢＲモードのタイミングを判
定すると、ＣＢＲモード信号を生成しＷＬポンプ１２５
に入力する（ＣＢＲモードについては図１５で説明した
とおりである。）。
【００４０】ＷＬポンプ１２３は、たとえば図１８に示
された昇圧ポンプ１８００あるいはそれと同様の内部電
源電圧（Ｖｐｐ）生成回路である。
【００４１】ＷＬポンプ１２３は、クロック生成回路１
１９で生成されるポンプクロックＡに同期して電源電圧
Ｖｃｃを基に電荷を蓄えＶｐｐ電源に電荷を供給する。
これにより内部電源電圧Ｖｐｐが昇圧される。
【００４２】この他、図１８と同様な機能を有する回路
であれば、ＷＬポンプ１２３に用いることができる。
【００４３】図３は、図２のＷＬポンプ１２５の一例で
あるＶｐｐ生成回路（昇圧ポンプ）１２５′を示す図で
ある。
【００４４】図３を参照して、ポンプ部分１８０１は図
１８と同様の回路であり、ＡＮＤゲート３０３をさらに
含む。ＡＮＤゲート３０３の入力は図２のクロック生成
回路１１９とＣＢＲモード判定装置１２１とに接続され
ている。ＡＮＤゲート３０３の出力はポンプ部分１８０
１に含まれているキャパシタ１８０３に接続されてい
る。
【００４５】図３において、クロック生成回路１１９で
発生されるポンプクロックＡとＣＢＲモード判定回路１
２１で発生されるＣＢＲモード信号とがＡＮＤゲート３
０３に入力される。このとき、ポンプクロックＡとＣＢ
Ｒモード信号のＡＮＤ信号に同期して、Ｖｐｐ電源に電
荷が供給される。したがって、ＣＢＲモード信号が活性
（ＣＢＲモード）のときのみＷＬポンプ１２３に加えて
ＷＬポンプ１２５が動作してＶｐｐ電源に十分な電荷を
供給することができる。
【００４６】これにより、通常の動作時と比較して多数
のメモリブロックが動作する場合でも内部電源電圧Ｖｐ
ｐのへたりをなくすことが可能となる。
【００４７】図４および５は、図３のＶｐｐ生成回路１
２５′の動作を示すタイミングチャートであり、図４は
通常の動作モード時の、図５はＣＢＲモード時のタイミ
ングチャートである。
【００４８】図３のＶｐｐ生成回路３００の動作を図４
のタイミングチャートを参照して詳細に説明する。
【００４９】まず、ＷＬポンプ１２３のみが動作する場
合（通常の動作モード時）について説明する。
【００５０】図４に示されるように、／ＣＡＳが立下が
る前に／ＲＡＳが立下がる場合は、／ＲＡＳの立下がり
に応答して／ＲＡＳの立下がりから時間Δｔ＝ｄ1 後に
クロック生成回路１１９でポンプクロックＡが生成され
ＷＬポンプ１２３に入力される。したがって、ＷＬポン
プ１２３が動作し、Ｖｐｐ電源に電荷が供給される。
【００５１】次に、ＷＬポンプ１２５が動作する場合
（ＣＢＲモード時）について説明する。
【００５２】図５に示されるように、／ＲＡＳが立下が
る前に／ＣＡＳが立下がる場合は、ＣＢＲモード判定回
路１２１によりＣＢＲモードであることが判定され、／
ＲＡＳの立下がりに応答して、時間Δｔ＝ｄ2 （ただ
し、ｄ1 ＞ｄ2 ）後にＣＢＲモード信号が生成され、Ｗ
Ｌポンプ１２５内のＡＮＤゲート３０３に入力される。
また、時間Δｔ＝ｄ1 後にポンプクロックＡが生成さ
れ、ＷＬポンプ１２３とＷＬポンプ１２５内のＡＮＤゲ
ート３０３とに入力される。したがって、ＷＬポンプ１
２３は、入力されたポンプクロックＡによりＶｐｐ電源
に電荷を供給する。ＷＬポンプ１２５は、入力されたポ
ンプクロックＡとＣＢＲモード信号とによりＡＮＤゲー
ト３０３のＡＮＤ出力が立上がり、Ｖｐｐ電源に電荷を
供給する。ＷＬポンプ１２５はさらに、／ＲＡＳが立上
がると、ＣＢＲモード信号とポンプクロックＡとが立下
がり、それによってＡＮＤゲート３０３のＡＮＤ出力が
立下がり、Ｖｐｐ電源に電荷を供給しなくなる。
【００５３】（２） 第２実施例 図６は、本発明の第２実施例によるＲＡＳバッファ１１
５とＣＡＳバッファ１１７と内部電圧生成回路１３０と
の構成を示すブロック図である。
【００５４】図６を参照して、内部電圧生成回路１３０
は、クロック生成回路１１９，１２９と、ＣＢＲモード
判定回路１２１と、ＷＬポンプ１２３，１２５と、トラ
ンスファゲート制御線（ＴＧ）ポンプ１３３，１３５と
を含む。
【００５５】クロック生成回路１１９とＣＢＲモード判
定回路１２１とＷＬポンプ１２３，１２５は図２と同様
に接続されている。クロック生成回路１２９は、ＲＡＳ
バッファ１１５に接続されている。ＴＧポンプ１３３は
クロック生成回路１２９に接続され、ＴＧポンプ１３５
はクロック生成回路１２９とＣＢＲモード判定回路１２
１とに接続されている。
【００５６】すなわち、第２実施例の内部電圧生成回路
１３０は、図２に示された第１実施例の内部電圧生成回
路１３０にクロック生成回路１２９とトランスファゲー
ト制御線用の内部電圧の昇圧に使用されるＴＧポンプ１
３３，１３５とが付加された構成となっている。
【００５７】クロック生成回路１２９は、ポンプクロッ
クＢを生成し、ＴＧポンプ１３３，１３５に入力する。
ＣＢＲモード判定回路１２１は、外部から入力された／
ＲＡＳと／ＣＡＳとに基づいて、それぞれＲＡＳバッフ
ァ１１５とＣＡＳバッファ１１７とで生成された内部／
ＲＡＳと内部／ＣＡＳとの入力のタイミングを判定し、
ＣＢＲモード時にはＣＢＲモード信号をＷＬポンプ１２
５とＴＧポンプ１３５とに出力する。
【００５８】ＴＧポンプ１３３は図１８のＶｐｐ発生回
路と同様の回路である。図７は、図６のＴＧポンプ１３
５の一例であるＶｐｐ生成回路３５′を示す図である。
【００５９】図７のＶｐｐ生成回路は、図３のＶｐｐ生
成回路のＣＢＲモード信号が入力されるＡＮＤゲート３
０３の入力端子に遅延回路７０１を接続したものであ
る。
【００６０】図７において、遅延回路７０１によりＣＢ
Ｒモード信号の入力タイミングを遅らすことができる。
【００６１】図８は、本発明の実施例のＤＲＡＭ１００
に含まれるメモリセルアレイの一部の構成を示す図であ
る。
【００６２】図８を参照して、メモリセルアレイ８００
は、センスアンプ８０１と、ビット線ＢＬ１，ＢＬ２
と、反転ビット線／ＢＬ１，／ＢＬ２と、トランスファ
ゲート制御線ＴＧ１，ＴＧ２と、ワード線ＷＬと、メモ
リセル８０３と、トランジスタＱ１，Ｑ１′，Ｑ２，Ｑ
２′と、キャパシタＣｔｇ，Ｃｗとを含む。
【００６３】ビット線ＢＬ１にメモリセル８０３に含ま
れているトランジスタのドレイン電極が接続され、ワー
ド線ＷＬにゲート電極が接続されている。センスアンプ
８０１とビット線ＢＬ１および反転ビット線／ＢＬ１は
それぞれトランジスタＱ１およびＱ１′のソースまたは
ドレイン電極により接続されている。センスアンプ８０
１とビット線ＢＬ２および反転ビット線／ＢＬ２はそれ
ぞれトランジスタＱ２およびＱ２′のソースまたはドレ
イン電極により接続されている。トランジスタＱ１，Ｑ
１′のゲート電極はトランスファゲート制御線ＴＧ１に
接続され、トランジスタＱ２，Ｑ２′のゲート電極はト
ランスファゲート制御線ＴＧ２に接続されている。２つ
のキャパシタＣｔｇは一方の電極がトランスファゲート
制御線ＴＧ１，ＴＧ２にそれぞれ接続され他方の電極は
接地されている。キャパシタＣｗは一方の電極がワード
線ＷＬに接続され、他方の電極は接地されている。
【００６４】図６の内部電圧生成回路１３０により生成
された内部電圧Ｖｐｐは、図１のＷＬドライバ１０７お
よびセンスアンプ列コントローラ１１１に供給される。
ＷＬドライバ１０７は、ロウデコーダ１０３により選択
されたワード線に内部電圧Ｖｐｐを供給することにより
駆動する。センスアンプ列コントローラ１１１は、行お
よび列アドレスバッファ１１３からのロウアドレス信号
に応答して、図８のトランジスタ制御線ＴＧ１およびＴ
Ｇ２に内部電圧Ｖｐｐを選択的に供給する。
【００６５】図９および図１０は、ＷＬポンプ１２５の
一例であるＶｐｐ生成回路およびＴＧポンプ１３５の一
例であるＶｐｐ生成回路の動作を示すタイミングチャー
トであり、図９は通常の動作モード時の、図１０はＣＢ
Ｒモード時の動作を示すタイミングチャートである。
【００６６】第２実施例のＷＬポンプ１２５とＴＧポン
プ１３５の動作を図９および図１０のタイミングチャー
トを参照して説明する。
【００６７】まず、通常の動作モード時の動作について
説明する。図９に示されるように、／ＲＡＳの立下がり
の後に／ＣＡＳが立下がる場合は、／ＲＡＳの立下がり
に応答して／ＲＡＳの立下がりからΔｔ＝ｄ1 後にクロ
ック生成回路１１９でポンプクロックＡが生成され、Ｗ
Ｌポンプ１２３に入力される。続いて、／ＲＡＳの立上
がりに応答してポンプクロックＡに代わってポンプクロ
ックＢが生成されＴＧポンプ１３３に入力される。した
がって、ＷＬポンプ１２３とＴＧポンプ１３３とが順に
動作し、Δｔ＝ｄ1 後にワード線ＷＬに、Δｔ＝ｄ3 後
にトランスファゲート制御線ＴＧ１に内部電圧Ｖｐｐが
供給される。
【００６８】次に、ＣＢＲモード時の動作について説明
する。図１０に示されるように、／ＲＡＳの立下がりの
前に／ＣＡＳが立下がる場合は、／ＲＡＳの立下がりに
応答して／ＲＡＳの立下がりから時間Δｔ＝ｄ2 後にＣ
ＢＲモード判定回路１２１でＣＢＲモード信号が生成さ
れ、ＷＬポンプ１２５とＴＧポンプ１３５とに入力され
る。そして、時間Δｔ＝ｄ1 （ｄ2 ＜ｄ1 ）後にクロッ
ク生成回路１１９でポンプクロックＡが生成されＷＬポ
ンプ１２３，１２５に入力される。ＷＬポンプ１２５内
のＡＮＤゲート４０３のＡＮＤ出力がＨ（論理ハイ）と
なりＷＬポンプ１２３に加えてＷＬポンプ１２５が動作
し、リフレッシュ動作中のワード線ＷＬに十分な内部電
圧Ｖｐｐが供給される。一方、／ＲＡＳの立上がりに応
答して、クロック生成回路１２９でポンプクロックＢが
生成され、ＴＧポンプ１３３，１３５に入力される。遅
延回路７０１で遅延されて時間Δｔ＝ｄ3 （ｄ1 ＜
ｄ3 ）にＴＧポンプ１３５に入力されたＣＢＲモード信
号によりＡＮＤゲート４０３のＡＮＤ出力はＨになり、
ＴＧポンプ１３３に加えてＴＧポンプ１３５が動作し、
リフレッシュ動作中のトランスファゲート制御線ＴＧ１
に十分な内部電圧Ｖｐｐが供給される。
【００６９】ここで、図８を用いて、クロック生成回路
１１９からのポンプクロックＡのＷＬポンプ１２５への
入力とクロック生成回路１２９からのポンプクロックＢ
のＴＧポンプ１３５への入力のタイミングを異ならせる
ことについての利点を説明する。
【００７０】図８において、始めトランスファゲート制
御線ＴＧ１，ＴＧ２は電位Ｖｐｐにプリチャージされて
おり、ワード線ＷＬはＧＮＤである。外部／ＲＡＳが立
下がるのに応答して、まずトランスファゲート制御線Ｔ
Ｇ２がＧＮＤに放電され、トランジスタＱ２およびＱ
２′がＯＦＦする。続いてワード線ＷＬが活性化し電位
Ｖｐｐに充電されメモリセルの記憶データが反転ビット
線／ＢＬ１に読出され、トランジスタＱ１およびＱ１′
を介してセンスアンプ８０１に読出電位が伝達される。
センスアンプ８０１が活性化されて読出電位が増幅し、
メモリセルに記憶データがリストアされる。その後、外
部／ＲＡＳが立上がるのに応答して、ワード線ＷＬがＧ
ＮＤに放電され、トランスファゲート制御線ＴＧ２が電
位Ｖｐｐにプリチャージされる。つまり、上記の動作に
より、Ｖｐｐ電源より電荷が消費されるのは／ＲＡＳが
立下がった直後と／ＲＡＳが立上がった直後である。し
たがって、ＲＡＳが立下がった直後にＷＬポンプ１２５
が動作し／ＲＡＳが立上がった直後にＴＧポンプ１３５
が動作するようにＷＬ充電用のポンプクロックＡとＴＧ
充電用のポンプクロックＢのタイミングを変化させる
と、Ｖｐｐ電源の変動より少なくすることが可能であ
る。
【００７１】これにより、ワード線ＷＬに加えて、さら
にトランスファゲート制御線ＴＧ１の電圧のへたりをな
くすことが可能となる。
【００７２】（３） 第３実施例 図１１は、本発明の第３実施例によるＤＲＡＭ１００の
ＲＡＳバッファ１１５とＣＡＳバッファ１１７と内部電
圧生成回路１３０との構成を示すブロック図である。
【００７３】図１１を参照して、内部電圧生成回路１３
０の構成は図６の第２実施例と同様である。ただし、第
２実施例の場合と異なり、ＷＬポンプ１２３とＷＬポン
プ１２５との出力ノードが接続され、ＴＧポンプ１３３
とＴＧポンプ１３５との出力ノードが接続されている。
【００７４】図１１において、ＷＬポンプ１２３，１２
５の生成電荷はＶｐｐ電源に供給され、ＴＧポンプ１３
３，１３５の生成電荷はＶｐｐ電源と異なるノードのＶ
ｐｐ′電源に供給される。
【００７５】したがって、第２実施例のようにポンプク
ロックＡとポンプクロックＢとのタイミングを異ならせ
る必要はなく、ポンプクロックＡ，Ｂのタイミングを調
整するための遅延回路などの構成が不必要となって、装
置の簡易化を図ることが可能である。
【００７６】（４） 第４実施例 図１２は、本発明の第４実施例によるＤＲＡＭ１００の
ＲＡＳバッファ１１５とＣＡＳバッファ１１７と内部電
圧生成回路１４０との構成を示すブロック図である。
【００７７】図１２を参照して、内部電圧生成回路１４
０は、ＣＢＲモード判定回路１２１と、クロック生成回
路１４９と、Ｖｂｂポンプ１４３，１４５とを含む。
【００７８】ＣＢＲモード判定回路１２１はＲＡＳバッ
ファ１１５とＣＡＳバッファ１１７とに接続されてい
る。クロック生成回路１４９はＲＡＳバッファ１１５に
接続されている。Ｖｂｂポンプ１４３はクロック生成回
路１４９に接続され、Ｖｂｂポンプ１４５はクロック生
成回路１４９とＣＢＲモード判定回路１２１とに接続さ
れている。
【００７９】すなわち、図２に示された第１実施例の内
部電圧生成回路１３０と比較して、クロック生成回路１
１９の代わりにクロック生成回路１４９が、ＷＬポンプ
１２３，１２５の代わりにＶｂｂポンプ１４３，１４５
が接続されている。
【００８０】図１２において、第１実施例から第３実施
例の場合と同様に、ＣＢＲモード判定回路１２１は外部
／ＲＡＳおよび外部／ＣＡＳに基づいてＲＡＳバッファ
１１５とＣＡＳバッファ１１７とで生成された内部／Ｒ
ＡＳおよび内部／ＣＡＳの入力のタイミングからＣＢＲ
モードのタイミングを判定し、ＣＢＲモード信号を生成
してＶｂｂポンプ１４５に出力する。外部／ＲＡＳに基
づいて生成される内部／ＲＡＳによりクロック生成回路
１４９でポンプクロックＣが生成される。Ｖｂｂポンプ
１４３，１４５はポンプクロックＣを受けてＶｂｂ電源
より電荷を引き抜く。ただし、Ｖｂｂポンプ１４５はＣ
ＢＲモード信号が活性化されている場合のみ（ＣＢＲモ
ードである場合のみ）動作する。したがって、ＣＢＲモ
ード信号が活性（ＣＢＲモード）のときＶｂｂ電源から
十分に電荷を引き抜き、ＣＢＲモード時の基板電流の増
大による電位Ｖｂｂの変動を抑えることが可能となる。
【００８１】図１３は、図１２のＶｂｂポンプ１４３の
一例であるＶｂｂ生成回路１４３′の図である。
【００８２】図１４は、図１２のＶｂｂポンプ１４５の
一例であるＶｂｂ生成回路１４５′の図である。
【００８３】図１４を参照して、ポンプ部分１８０２は
図１３に示されたＶｂｂ生成回路と同一の回路であり、
第１実施例のＷＬポンプ１２５，第２，第３実施例のＴ
Ｇポンプ１３５の場合とほぼ同様の動作により、ポンプ
クロックＣとＣＢＲモード信号とのＡＮＤ出力に同期し
てＶｂｂ電源から電荷を引き抜く。
【００８４】すなわち、ポンプクロックＣを受けてＧＮ
Ｄからの負電荷をキャパシタＣｐに充電し、Ｖｂｂ電源
に負電荷を供給することによってＶｂｂ電源の電位を下
げる。
【００８５】このようにして、ＣＢＲモード時に基板に
流れ込む基板電流が増大することによってＶｂｂ電源の
電位が浅くなる（高くなる）ことを防ぐことが可能とな
る。
【００８６】
【発明の効果】請求項１に係る半導体記憶装置は、モー
ド信号が第１のモードを示すとき、複数のメモリブロッ
クのうちの第１の数のメモリブロックが動作し、第１の
供給能力により、動作中のメモリブロックに内部電圧が
供給され、モード信号が第２のモードを示すとき、上記
第１の数よりも多い第２の数のメモリブロックが動作
し、上記第１の供給能力よりも大きい第２の供給能力に
より、動作中のメモリブロックに内部電圧が供給される
ので、モード信号が第２のモードを示すとき、動作中の
メモリブロックの数が増加しても、内部電圧もまたそれ
に応じて供給される。
【００８７】その結果、動作中のメモリブロックの数が
増加してもモード信号に基づいて内部電圧の電位の変動
を防止することが可能な半導体記憶装置を提供すること
ができる。請求項２に係る半導体記憶装置は、請求項１
の半導体記憶装置において、モード信号にかかわらず動
作中のメモリブロックに供給するための内部電圧が生成
され、モード信号が第２のモードを示すときのみ動作中
の第２の数のメモリブロックに供給する内部電圧が生成
され、内部電圧を生成するためのクロック信号が生成さ
れるので、第２のモードを示すときには、第１のモード
を示すときに生成される内部電圧に加えて、さらに大き
な内部電圧が生成され、それらの内部電圧はクロック信
号を用いて生成される。
【００８８】その結果、モード信号に基づいて、動作中
のメモリブロックの数に応じた内部電圧を生成し、各メ
モリブロックに供給することが可能となる。
【００８９】請求項３に係る半導体記憶装置は、請求項
１の半導体記憶装置において、モード信号にかかわら
ず、動作中のメモリブロックに供給する内部電圧の基と
なる第１および第３電圧が生成され、モード信号が第２
のモードを示すときのみ動作中の第２の数のメモリブロ
ックに供給する内部電圧の基となる第２および第４電圧
がさらに生成され、第１および第２電圧を生成するため
の第１クロック信号が生成され、第３および第４電圧を
生成するための第２クロック信号が生成されるので、第
１クロック信号によるタイミングでモード信号にかかわ
らず第１電圧が生成し、動作中のメモリブロックに内部
電圧が供給され、第２のモードのときさらに第２電圧が
生成され、動作中の第２の数のメモリブロックに十分な
内部電圧が供給され、第２クロック信号によるタイミン
グで、モード信号にかかわらず第３電圧が生成され、動
作中のメモリブロックに内部電圧が供給され、第２のモ
ードのときさらに第４電圧が生成され、動作中の第２の
数のメモリブロックに内部電圧が供給される。
【００９０】その結果、異なるタイミングで電圧を生成
し、内部電圧を各メモリブロックに供給することが可能
となる。
【００９１】請求項４に係る半導体記憶装置は、請求項
１の半導体記憶装置において、モード信号にかかわら
ず、動作中のメモリブロックの第１の機能回路に供給す
る第１の内部電圧が生成され、モード信号が第２のモー
ドを示すときのみ、動作中の第２の数のメモリブロック
の第１の機能回路に供給する第１の内部電圧が生成さ
れ、モード信号にかかわらず、動作中のメモリブロック
の第２の機能回路に供給する第２の内部電圧が生成さ
れ、モード信号が第２のモードを示すときのみ、動作中
の第２の数のメモリブロックの第２の機能回路に供給す
る第２の内部電圧が生成されるので、モード信号が第１
のモードから第２のモードとなって動作中のメモリブロ
ックの数が増加してもそれに応じて各メモリブロックに
おける第１および第２の機能回路の各々に、それぞれ第
１および第２の内部電圧が供給される。
【００９２】その結果、メモリブロックの第１および第
２の機能回路の各々において、それぞれ第１および第２
の内部電圧の低下を防止することが可能となる。
【００９３】請求項５に係る半導体記憶装置は、請求項
１ないし４のいずれかの半導体記憶装置において、ロウ
アドレスストローブ信号が入力された後にコラムアドレ
スストローブ信号が入力されるとモード信号が第１のモ
ードを示し、ロウアドレスストローブ信号が入力される
前にコラムアドレスストローブ信号が入力されるとモー
ド信号が第２のモードを示すようにされるので、ロウア
ドレスストローブ信号が入力された後にコラムアドレス
ストローブ信号が入力されるとモード信号が上記第１の
モードを示すときの動作が行なわれ、ロウアドレススト
ローブ信号が入力される前にコラムアドレスストローブ
信号が入力されるとモード信号が上記第２のモードを示
すときの動作が行なわれる。
【００９４】その結果、ロウアドレスストローブ信号が
入力される前にコラムアドレスストローブ信号が入力さ
れるリフレッシュ動作時において、ロウアドレスストロ
ーブ信号が入力された後にコラムアドレスストローブ信
号が入力される通常動作時と比較して、動作中のメモリ
ブロックの数が増加しても、内部電圧が十分に生成され
内部電圧の変動を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施例によるＤＲＡＭ１００の全体
構成を示すブロック図である。
【図２】 図１のＲＡＳバッファ１１５とＣＡＳバッフ
ァ１１７と内部電圧生成回路１３０との構成を示すブロ
ック図である。
【図３】 図２のＷＬポンプ１２５の一例であるＶｐｐ
生成回路（昇圧ポンプ）３００を示す図である。
【図４】 図３のＶｐｐ生成回路３０の動作を示すタイ
ミングチャートである。
【図５】 図３のＶｐｐ生成回路３０の動作を示すタイ
ミングチャートである。
【図６】 本発明の第２実施例によるＲＡＳバッファ１
１５とＣＡＳバッファ１１７と内部電圧生成回路１３０
との構成を示すブロック図である。
【図７】 図６のＴＧポンプ１３５の一例であるＶｐｐ
生成回路を示す図である。
【図８】 本発明の実施例のＤＲＡＭ１００に含まれる
メモリセルアレイの一部構成を示す図である。
【図９】 第２実施例のＷＬポンプ１２５の一例である
Ｖｐｐ生成回路とＴＧポンプ１３５の一例であるＶｐｐ
生成回路の動作を示すタイミングチャートである。
【図１０】 第２実施例のＷＬポンプ１２５の一例であ
るＶｐｐ生成回路とＴＧポンプ１３５の一例であるＶｐ
ｐ生成回路の動作を示すタイミングチャートである。
【図１１】 本発明の第３実施例によるＤＲＡＭ１００
のＲＡＳバッファ１１５とＣＡＳバッファ１１７と内部
電圧生成回路１３０との構成を示すブロック図である。
【図１２】 本発明の第４実施例によるＤＲＡＭ１００
のＲＡＳバッファ１１５とＣＡＳバッファ１１７と内部
電圧生成回路１４０との構成を示すブロック図である。
【図１３】 図１２のＶｂｂポンプ１４３の一例である
Ｖｂｂ生成回路の図である。
【図１４】 図１２のＶｂｂポンプ１４５の一例である
Ｖｂｂ生成回路の図である。
【図１５】 通常の動作モード時の／ＲＡＳおよび／Ｃ
ＡＳの入力を示すタイミングチャートである。
【図１６】 ＣＢＲモード時の入力を示すタイミングチ
ャートである。
【図１７】 従来の一般的なＤＲＡＭに含まれるメモリ
アレイ１６００の一例を示す図である。
【図１８】 Ｖｐｐ生成回路として用いられる一般的な
昇圧ポンプ１８００の回路図である。
【符号の説明】
１００ ＤＲＡＭ、１１５ ＲＡＳバッファ、１１７
ＣＡＳバッファ、１１９，１２９，１４９ クロック生
成回路、１２１ ＣＢＲモード判定回路、１２３，１２
５ ＷＬポンプ、１３３，１３５ ＴＧポンプ、１４
３，１４５ Ｖｂｂポンプ、１３０，１４０ 内部電圧
生成回路、１８０１，１８０２ ポンプ部分、３０３
ＡＮＤゲート、１８００，１２５′，１３５′ Ｖｐｐ
生成回路、１４３′，１４５′ Ｖｂｂ生成回路、／Ｒ
ＡＳ ロウアドレスストローブ信号、／ＣＡＳ コラム
アドレスストローブ信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸岡 毅一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 各々が行および列からなるマトリックス
    状に配置された複数のメモリセルを含む複数のメモリブ
    ロックと、 外部から入力された外部制御信号に応答して第１および
    第１のモードと異なる第２のモードを選択的に示すモー
    ド信号を生成するモード信号生成手段と、 前記モード信号に応答して前記モード信号が第１のモー
    ドを示すとき前記複数のメモリブロックのうちの第１の
    数のメモリブロックを動作させ、前記モード信号が前記
    第２のモードを示すとき前記第１の数よりも多い第２の
    数のメモリブロックを動作させる分割動作手段と、 外部から与えられた外部電源電圧に基づいて内部電圧を
    生成して前記複数のメモリブロックのうち前記分割動作
    手段により動作中のメモリブロックに供給する内部電圧
    生成手段とを含み、前記内部電圧生成手段は、前記モー
    ド信号に応答して前記第１のモードのとき第１の供給能
    力を有し、前記第２のモードのとき前記第１の供給能力
    よりも大きい第２の供給能力を有する半導体記憶装置。
  2. 【請求項２】 前記内部電圧生成手段は、 前記モード信号にかかわらず前記分割動作手段により動
    作中の前記メモリブロックに供給するための内部電圧を
    生成する第１電圧生成手段と、 前記モード信号が前記第１のモードを示すとき不活性状
    態で動作せず前記モード信号が前記第２のモードを示す
    とき活性化され前記分割動作手段により動作中の前記第
    ２の数のメモリブロックに供給するための内部電圧を前
    記第１電圧生成手段とともに生成する第２電圧生成手段
    と、 前記第１および第２電圧生成手段に前記内部電圧を生成
    するためのクロック信号を生成するクロック信号生成手
    段とを含む請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記内部電圧生成手段は、 前記モード信号にかかわらず前記分割動作手段により動
    作中の前記メモリブロックに供給する内部電圧を生成す
    る第１および第３電圧生成手段と、 前記モード信号が前記第１のモードを示すときは不活性
    状態で動作せず前記モード信号が前記第２のモードを示
    すとき活性化され前記分割動作手段により動作中の前記
    第２の数のメモリブロックに供給する内部電圧を前記第
    １および第３電圧生成手段とともに生成する第２および
    第４電圧生成手段と、 前記第１および第２電圧生成手段に与える第１のクロッ
    ク信号を生成する第１クロック信号生成手段と、 前記第３および第４電圧生成手段に与える第２のクロッ
    ク信号を生成する第２クロック信号生成手段とを含む請
    求項１に記載の半導体記憶装置。
  4. 【請求項４】 前記複数のメモリブロックの各々が第１
    の機能回路と前記第１の機能回路と異なる第２の機能回
    路とを含み、 前記内部電圧生成手段は、 前記モード信号にかかわらず前記分割動作手段により動
    作中の前記メモリブロックの前記第１の機能回路に供給
    する第１の内部電圧を生成する第１電圧生成手段と、 前記モード信号が前記第１のモードを示すときは不活性
    状態で動作せず前記モード信号が前記第２のモードを示
    すとき活性化され前記分割動作手段により動作中の前記
    第２の数のメモリブロックの前記第１の機能回路に供給
    する第１の内部電圧を生成する第２電圧生成手段と、 前記モード信号にかかわらず前記分割動作手段により動
    作中の前記メモリブロックの前記第２の機能回路に供給
    する第２の内部電圧を生成する第３電圧生成手段と、 前記モード信号が前記第１のモードを示すときは不活性
    状態で動作せず前記モード信号が前記第２のモードを示
    すとき活性化され前記分割動作手段により動作中の前記
    第２の数のメモリブロックの前記第２の機能回路に供給
    する第２の内部電圧を生成する第４電圧生成手段とを含
    む請求項１に記載の半導体記憶装置。
  5. 【請求項５】 前記外部制御信号がロウアドレスストロ
    ーブ信号とコラムアドレスストローブ信号とであって、
    前記モード信号生成手段は前記ロウアドレスストローブ
    信号が入力された後に前記コラムアドレスストローブ信
    号が入力されると前記モード信号が前記第１のモードを
    示し、前記ロウアドレスストローブ信号が入力される前
    に前記コラムアドレスストローブ信号が入力されると前
    記モード信号が前記第２のモードを示すようにされる請
    求項１から４のいずれかに記載の半導体記憶装置。
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