JPH08139089A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08139089A JPH08139089A JP6298756A JP29875694A JPH08139089A JP H08139089 A JPH08139089 A JP H08139089A JP 6298756 A JP6298756 A JP 6298756A JP 29875694 A JP29875694 A JP 29875694A JP H08139089 A JPH08139089 A JP H08139089A
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- JP
- Japan
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- wiring
- semiconductor device
- polycrystalline
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 金属配線を少なくすることなく全体的なパタ
ーンを微細化することができる様にして、高集積化と高
速化とを両立させる。 【構成】 一方が他方の分路になっている下層側の多結
晶Ｓｉ層２２ａ及び上層側のポリサイド層２３ａが、多
結晶Ｓｉ層２６ｂを介して互いに電気的に接続されてい
る。このため、多結晶Ｓｉ層２６ｂとＡｌ層３４ｃとを
立体的に配置することができ、Ａｌ層３４ｃの本数を少
なくすることなく全体的なパターンを微細化することが
できる。
ーンを微細化することができる様にして、高集積化と高
速化とを両立させる。 【構成】 一方が他方の分路になっている下層側の多結
晶Ｓｉ層２２ａ及び上層側のポリサイド層２３ａが、多
結晶Ｓｉ層２６ｂを介して互いに電気的に接続されてい
る。このため、多結晶Ｓｉ層２６ｂとＡｌ層３４ｃとを
立体的に配置することができ、Ａｌ層３４ｃの本数を少
なくすることなく全体的なパターンを微細化することが
できる。
Description
【０００１】
【産業上の利用分野】本願の発明は、下層側及び上層側
の配線の一方が他方の分路になっている半導体装置に関
するものである。
の配線の一方が他方の分路になっている半導体装置に関
するものである。
【０００２】
【従来の技術】図２は、ＤＩＮＯＲ型のフラッシュＥＥ
ＰＲＯＭの等価回路を示している。ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭの一つの群１１は単一の選択トラン
ジスタ１２と複数のメモリセルトランジスタ１３とで構
成されており、互いに並列に接続されている複数のメモ
リセルトランジスタ１３が選択トランジスタ１２に直列
に接続されている。選択トランジスタ１２を用いる主な
目的は、選択されていないメモリセルトランジスタ１３
がそのドレインからディスターブを受けることを防止す
るためである。
ＰＲＯＭの等価回路を示している。ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭの一つの群１１は単一の選択トラン
ジスタ１２と複数のメモリセルトランジスタ１３とで構
成されており、互いに並列に接続されている複数のメモ
リセルトランジスタ１３が選択トランジスタ１２に直列
に接続されている。選択トランジスタ１２を用いる主な
目的は、選択されていないメモリセルトランジスタ１３
がそのドレインからディスターブを受けることを防止す
るためである。
【０００３】選択トランジスタ１２は選択ゲート１４に
よって制御され、メモリセルトランジスタ１３は制御ゲ
ートとしてのワード線１５によって制御される。また、
選択トランジスタ１２のドレインには主ビット線１６が
接続されており、選択トランジスタ１２のソースと各メ
モリセルトランジスタ１３のドレインとが副ビット線１
７によって接続されている。また、各メモリセルトラン
ジスタ１３のソースには、共通ソース線１８が接続され
ている。
よって制御され、メモリセルトランジスタ１３は制御ゲ
ートとしてのワード線１５によって制御される。また、
選択トランジスタ１２のドレインには主ビット線１６が
接続されており、選択トランジスタ１２のソースと各メ
モリセルトランジスタ１３のドレインとが副ビット線１
７によって接続されている。また、各メモリセルトラン
ジスタ１３のソースには、共通ソース線１８が接続され
ている。
【０００４】図３は、この様なＤＩＮＯＲ型のフラッシ
ュＥＥＰＲＯＭの一従来例を示している。この一従来例
では、Ｓｉ基板の素子分離領域に、ＬＯＣＯＳ法でＳｉ
Ｏ2膜２１が選択的に形成されており、ＳｉＯ2 膜２１
に囲まれている格子状の素子活性領域の表面に、トラン
ジスタ１２、１３のゲート酸化膜としてのＳｉＯ2 膜
（図示せず）が形成されている。
ュＥＥＰＲＯＭの一従来例を示している。この一従来例
では、Ｓｉ基板の素子分離領域に、ＬＯＣＯＳ法でＳｉ
Ｏ2膜２１が選択的に形成されており、ＳｉＯ2 膜２１
に囲まれている格子状の素子活性領域の表面に、トラン
ジスタ１２、１３のゲート酸化膜としてのＳｉＯ2 膜
（図示せず）が形成されている。
【０００５】Ｓｉ基板上の第１層目の配線層である多結
晶Ｓｉ層２２ａ、２２ｂで、選択ゲート１４の下層側の
配線と、メモリセルトランジスタ１３の浮遊ゲートとが
形成されており、これらの多結晶Ｓｉ層２２ａ、２２ｂ
は絶縁膜（図示せず）に覆われている。そして、Ｓｉ基
板上の第２層目の配線層であるポリサイド層２３ａ、２
３ｂで、選択ゲート１４の上層側の配線と、ワード線１
５とが形成されている。
晶Ｓｉ層２２ａ、２２ｂで、選択ゲート１４の下層側の
配線と、メモリセルトランジスタ１３の浮遊ゲートとが
形成されており、これらの多結晶Ｓｉ層２２ａ、２２ｂ
は絶縁膜（図示せず）に覆われている。そして、Ｓｉ基
板上の第２層目の配線層であるポリサイド層２３ａ、２
３ｂで、選択ゲート１４の上層側の配線と、ワード線１
５とが形成されている。
【０００６】ポリサイド層２３ａ、２３ｂの両側の素子
活性領域には、選択トランジスタ１２のドレインとして
の拡散層２４ａと、選択トランジスタ１２のソース及び
メモリセルトランジスタ１３のドレインとしての拡散層
２４ｂと、メモリセルトランジスタ１３のソースとして
の拡散層２４ｃとが形成されており、ポリサイド層２３
ａ、２３ｂ等は層間絶縁膜に覆われている。この層間絶
縁膜等には、拡散層２４ｂに達する接続孔２５が設けら
れている。
活性領域には、選択トランジスタ１２のドレインとして
の拡散層２４ａと、選択トランジスタ１２のソース及び
メモリセルトランジスタ１３のドレインとしての拡散層
２４ｂと、メモリセルトランジスタ１３のソースとして
の拡散層２４ｃとが形成されており、ポリサイド層２３
ａ、２３ｂ等は層間絶縁膜に覆われている。この層間絶
縁膜等には、拡散層２４ｂに達する接続孔２５が設けら
れている。
【０００７】Ｓｉ基板上の第３層目の配線層である多結
晶Ｓｉ層２６ａで、接続孔２５を介して拡散層２４ｂに
接続する副ビット線１７が形成されている。なお、多結
晶Ｓｉ層２６ａの代わりに、ポリサイド層が用いられて
いる場合もある。
晶Ｓｉ層２６ａで、接続孔２５を介して拡散層２４ｂに
接続する副ビット線１７が形成されている。なお、多結
晶Ｓｉ層２６ａの代わりに、ポリサイド層が用いられて
いる場合もある。
【０００８】多結晶Ｓｉ層２６ａ等は層間絶縁膜に覆わ
れており、この層間絶縁膜等には、拡散層２４ａに達す
る接続孔３１と、多結晶Ｓｉ層２２ａに達する接続孔３
２と、拡散層２４ｃに達する接続孔３３とが設けられて
いる。そして、Ｓｉ基板上の第４層目の配線層であるＡ
ｌ層３４ａ〜３４ｃで、接続孔３１を介して拡散層２４
ａに接続する主ビット線１６と、接続孔３２を介して多
結晶Ｓｉ層２２ａとポリサイド層２３ａとの両方に接続
する分路配線層と、接続孔３３を介して拡散層２４ｃに
接続する共通ソース線１８とが形成されている。
れており、この層間絶縁膜等には、拡散層２４ａに達す
る接続孔３１と、多結晶Ｓｉ層２２ａに達する接続孔３
２と、拡散層２４ｃに達する接続孔３３とが設けられて
いる。そして、Ｓｉ基板上の第４層目の配線層であるＡ
ｌ層３４ａ〜３４ｃで、接続孔３１を介して拡散層２４
ａに接続する主ビット線１６と、接続孔３２を介して多
結晶Ｓｉ層２２ａとポリサイド層２３ａとの両方に接続
する分路配線層と、接続孔３３を介して拡散層２４ｃに
接続する共通ソース線１８とが形成されている。
【０００９】次の表１は、選択された群１１における動
作電圧を示している。
作電圧を示している。
【表１】
【００１０】次の表２は、非選択の群１１における動作
電圧を示している。
電圧を示している。
【表２】
【００１１】次の表３は、主ビット線１６及びＳｉ基板
における動作電圧を示している。
における動作電圧を示している。
【表３】
【００１２】
【発明が解決しようとする課題】ところが、図３に示し
た一従来例では、主ビット線１６と分路配線層と共通ソ
ース線１８とが、同一層のＡｌ層３４ａ〜３４ｃで形成
されている。このため、これらのＡｌ層３４ａ〜３４ｃ
をワード線１５の延在方向へ互いに離間させて配置する
必要があり、しかもＡｌ層は微細なパターニングが困難
であるので、ワード線１５の延在方向におけるパターン
のピッチが大きい。
た一従来例では、主ビット線１６と分路配線層と共通ソ
ース線１８とが、同一層のＡｌ層３４ａ〜３４ｃで形成
されている。このため、これらのＡｌ層３４ａ〜３４ｃ
をワード線１５の延在方向へ互いに離間させて配置する
必要があり、しかもＡｌ層は微細なパターニングが困難
であるので、ワード線１５の延在方向におけるパターン
のピッチが大きい。
【００１３】一方、動作速度を向上させるために、共通
ソース線１８は主ビット線１６の１６本に１本の割合で
形成されており、また、選択ゲート１４の下層側の配線
が比較的高抵抗の多結晶Ｓｉ層２２ａで形成されている
ので、動作速度を低下させないために、分路配線層も主
ビット線１６の１６本に１個の割合で必要である。
ソース線１８は主ビット線１６の１６本に１本の割合で
形成されており、また、選択ゲート１４の下層側の配線
が比較的高抵抗の多結晶Ｓｉ層２２ａで形成されている
ので、動作速度を低下させないために、分路配線層も主
ビット線１６の１６本に１個の割合で必要である。
【００１４】従って、共通ソース線１８または分路配線
層の何れかの数を少なくして、ワード線１５の延在方向
におけるパターンのピッチを小さくすると、動作速度が
低下する。つまり、上述の一従来例では、高集積化と高
速化との両立が困難であった。
層の何れかの数を少なくして、ワード線１５の延在方向
におけるパターンのピッチを小さくすると、動作速度が
低下する。つまり、上述の一従来例では、高集積化と高
速化との両立が困難であった。
【００１５】
【課題を解決するための手段】請求項１の半導体装置
は、下層側及び上層側の配線２２ａ、２３ａの一方が他
方の分路になっており、半導体を含有する導電層２６ｂ
を介して前記下層側及び上層側の配線２２ａ、２３ａが
互いに電気的に接続されていることを特徴ととしてい
る。
は、下層側及び上層側の配線２２ａ、２３ａの一方が他
方の分路になっており、半導体を含有する導電層２６ｂ
を介して前記下層側及び上層側の配線２２ａ、２３ａが
互いに電気的に接続されていることを特徴ととしてい
る。
【００１６】請求項２の半導体装置は、請求項１の半導
体装置において、前記接続が行われている領域の上層を
金属配線３４ｃが延在していることを特徴としている。
体装置において、前記接続が行われている領域の上層を
金属配線３４ｃが延在していることを特徴としている。
【００１７】請求項３の半導体装置は、請求項１または
２の半導体装置において、前記導電層２６ｂと同一層の
配線層２６ａを有することを特徴としている。
２の半導体装置において、前記導電層２６ｂと同一層の
配線層２６ａを有することを特徴としている。
【００１８】請求項４の半導体装置は、請求項２及び３
の半導体装置において、前記半導体装置がＤＩＮＯＲ型
で且つ一括消去型の不揮発性半導体記憶装置であり、前
記下層側及び上層側の配線２２ａ、２３ａが選択トラン
ジスタ１２の選択ゲート１４であり、前記金属配線３４
ｃがＡｌを主成分とする共通ソース線１８であり、前記
配線層２６ａが副ビット線１７であることを特徴として
いる。
の半導体装置において、前記半導体装置がＤＩＮＯＲ型
で且つ一括消去型の不揮発性半導体記憶装置であり、前
記下層側及び上層側の配線２２ａ、２３ａが選択トラン
ジスタ１２の選択ゲート１４であり、前記金属配線３４
ｃがＡｌを主成分とする共通ソース線１８であり、前記
配線層２６ａが副ビット線１７であることを特徴として
いる。
【００１９】
【作用】請求項１の半導体装置では、一方が他方の分路
になっている下層側及び上層側の配線２２ａ、２３ａが
半導体を含有する導電層２６ｂを介して互いに電気的に
接続されているので、この半導体装置に金属配線３４ｃ
が用いられていても、半導体を含有する導電層２６ｂと
金属配線３４ｃとを立体的に配置することができる。こ
のため、金属配線３４ｃを少なくすることなく全体的な
パターンを微細化することができる。
になっている下層側及び上層側の配線２２ａ、２３ａが
半導体を含有する導電層２６ｂを介して互いに電気的に
接続されているので、この半導体装置に金属配線３４ｃ
が用いられていても、半導体を含有する導電層２６ｂと
金属配線３４ｃとを立体的に配置することができる。こ
のため、金属配線３４ｃを少なくすることなく全体的な
パターンを微細化することができる。
【００２０】請求項２の半導体装置では、一方が他方の
分路になっている下層側及び上層側の配線２２ａ、２３
ａの接続が行われている領域の上層を金属配線３４ｃが
延在しているので、半導体を含有する導電層２６ｂと金
属配線３４ｃとが立体的に配置されており、全体的なパ
ターンが微細である。
分路になっている下層側及び上層側の配線２２ａ、２３
ａの接続が行われている領域の上層を金属配線３４ｃが
延在しているので、半導体を含有する導電層２６ｂと金
属配線３４ｃとが立体的に配置されており、全体的なパ
ターンが微細である。
【００２１】請求項３の半導体装置では、導電層２６ｂ
と同一層の配線層２６ａが存在しているので、導電層２
６ｂのために新たな配線層を設ける必要がない。
と同一層の配線層２６ａが存在しているので、導電層２
６ｂのために新たな配線層を設ける必要がない。
【００２２】請求項４の半導体装置では、選択ゲート１
４になっている下層側及び上層側の配線２２ａ、２３ａ
が共通ソース線１８毎に互いに接続されているので、選
択ゲート１４が全体として低抵抗である。
４になっている下層側及び上層側の配線２２ａ、２３ａ
が共通ソース線１８毎に互いに接続されているので、選
択ゲート１４が全体として低抵抗である。
【００２３】
【実施例】以下、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯ
Ｍに適用した本願の発明の一実施例を、図１、２を参照
しながら説明する。なお、図１に示す一実施例のうち
で、図３に示した一従来例と対応する構成部分には、図
３と同一の符号を付してある。
Ｍに適用した本願の発明の一実施例を、図１、２を参照
しながら説明する。なお、図１に示す一実施例のうち
で、図３に示した一従来例と対応する構成部分には、図
３と同一の符号を付してある。
【００２４】本実施例を製造するためには、図１に示す
様に、まず、Ｓｉ基板の素子分離領域に、ＬＯＣＯＳ法
でＳｉＯ2 膜２１を選択的に形成し、ＳｉＯ2 膜２１に
囲まれている格子状の素子活性領域の表面に、選択トラ
ンジスタ１２及びメモリセルトランジスタ１３のゲート
酸化膜としてのＳｉＯ2 膜（図示せず）を形成する。
様に、まず、Ｓｉ基板の素子分離領域に、ＬＯＣＯＳ法
でＳｉＯ2 膜２１を選択的に形成し、ＳｉＯ2 膜２１に
囲まれている格子状の素子活性領域の表面に、選択トラ
ンジスタ１２及びメモリセルトランジスタ１３のゲート
酸化膜としてのＳｉＯ2 膜（図示せず）を形成する。
【００２５】その後、後に形成する浮遊ゲートの幅で列
方向へ延在すると共に選択ゲート１４よりも広い幅で行
方向へ延在するパターンに、Ｓｉ基板上の第１層目の配
線層である多結晶Ｓｉ層２２を加工し、この多結晶Ｓｉ
層２２を絶縁膜（図示せず）で覆う。そして、Ｓｉ基板
上の第２層目の配線層であるポリサイド層２３ａ、２３
ｂで、選択ゲート１４の上層側の配線とワード線１５と
を形成する。
方向へ延在すると共に選択ゲート１４よりも広い幅で行
方向へ延在するパターンに、Ｓｉ基板上の第１層目の配
線層である多結晶Ｓｉ層２２を加工し、この多結晶Ｓｉ
層２２を絶縁膜（図示せず）で覆う。そして、Ｓｉ基板
上の第２層目の配線層であるポリサイド層２３ａ、２３
ｂで、選択ゲート１４の上層側の配線とワード線１５と
を形成する。
【００２６】この時、ポリサイド層２３ａ、２３ｂのパ
ターニングに引き続き、多結晶Ｓｉ層２２まで連続的に
パターニングして、選択ゲート１４の上層側の配線とワ
ード線１５とに対して自己整合的に、選択ゲート１４の
下層側の配線とメモリセルトランジスタ１３の浮遊ゲー
トとを、多結晶Ｓｉ層２２ａ、２２ｂで形成する。そし
て、周辺回路部におけるゲート電極（図示せず）をパタ
ーニングすると同時に、ポリサイド層２３ａのうちで後
に分路配線層を形成する部分を除去する。
ターニングに引き続き、多結晶Ｓｉ層２２まで連続的に
パターニングして、選択ゲート１４の上層側の配線とワ
ード線１５とに対して自己整合的に、選択ゲート１４の
下層側の配線とメモリセルトランジスタ１３の浮遊ゲー
トとを、多結晶Ｓｉ層２２ａ、２２ｂで形成する。そし
て、周辺回路部におけるゲート電極（図示せず）をパタ
ーニングすると同時に、ポリサイド層２３ａのうちで後
に分路配線層を形成する部分を除去する。
【００２７】その後、ポリサイド層２３ａ、２３ｂの両
側の素子活性領域に、選択トランジスタ１２のドレイン
としての拡散層２４ａと、選択トランジスタ１２のソー
ス及びメモリセルトランジスタ１３のドレインとしての
拡散層２４ｂと、メモリセルトランジスタ１３のソース
としての拡散層２４ｃとを形成する。そして、ポリサイ
ド層２３ａ、２３ｂ等を層間絶縁膜（図示せず）で覆
い、多結晶Ｓｉ層２２ａ及び拡散層２４ｂに夫々達する
接続孔３５、２５を、層間絶縁膜等に開孔する。
側の素子活性領域に、選択トランジスタ１２のドレイン
としての拡散層２４ａと、選択トランジスタ１２のソー
ス及びメモリセルトランジスタ１３のドレインとしての
拡散層２４ｂと、メモリセルトランジスタ１３のソース
としての拡散層２４ｃとを形成する。そして、ポリサイ
ド層２３ａ、２３ｂ等を層間絶縁膜（図示せず）で覆
い、多結晶Ｓｉ層２２ａ及び拡散層２４ｂに夫々達する
接続孔３５、２５を、層間絶縁膜等に開孔する。
【００２８】次に、Ｓｉ基板上の第３層目の配線層であ
る多結晶Ｓｉ層２６ａ、２６ｂで、接続孔２５を介して
拡散層２４ｂに接続する副ビット線１７と、接続孔３５
を介して多結晶Ｓｉ層２２ａとポリサイド層２３ａとの
両方に接続する分路配線層とを形成する。なお、多結晶
Ｓｉ層２６ａ、２６ｂの代わりに、ポリサイド層を用い
てもよい。
る多結晶Ｓｉ層２６ａ、２６ｂで、接続孔２５を介して
拡散層２４ｂに接続する副ビット線１７と、接続孔３５
を介して多結晶Ｓｉ層２２ａとポリサイド層２３ａとの
両方に接続する分路配線層とを形成する。なお、多結晶
Ｓｉ層２６ａ、２６ｂの代わりに、ポリサイド層を用い
てもよい。
【００２９】その後、多結晶Ｓｉ層２６ａ、２６ｂ等を
層間絶縁膜（図示せず）で覆い、拡散層２４ａ、２４ｃ
に夫々達する接続孔３１、３３を層間絶縁膜等に開孔す
る。そして、Ｓｉ基板上の第４層目の配線層であるＡｌ
層３４ａ、３４ｃで、接続孔３１を介して拡散層２４ａ
に接続する主ビット線１６と、接続孔３３を介して拡散
層２４ｃに接続する共通ソース線１８とを形成する。
層間絶縁膜（図示せず）で覆い、拡散層２４ａ、２４ｃ
に夫々達する接続孔３１、３３を層間絶縁膜等に開孔す
る。そして、Ｓｉ基板上の第４層目の配線層であるＡｌ
層３４ａ、３４ｃで、接続孔３１を介して拡散層２４ａ
に接続する主ビット線１６と、接続孔３３を介して拡散
層２４ｃに接続する共通ソース線１８とを形成する。
【００３０】以上の様にして製造した本実施例では、分
路配線層としての多結晶Ｓｉ層２６ｂの上層をＡｌ層３
４ｃが延在しているので、分路配線層のために平面的な
領域が不要である。しかも、多結晶Ｓｉ層２６ｂは多結
晶Ｓｉ層２６ａと同一の層であるので、製造工程は増加
しておらず、製造コストは増大していない。
路配線層としての多結晶Ｓｉ層２６ｂの上層をＡｌ層３
４ｃが延在しているので、分路配線層のために平面的な
領域が不要である。しかも、多結晶Ｓｉ層２６ｂは多結
晶Ｓｉ層２６ａと同一の層であるので、製造工程は増加
しておらず、製造コストは増大していない。
【００３１】なお、以上の実施例はＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭに本願の発明を適用したものである
が、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭ以外の半導
体装置にも本願の発明を当然に適用することができる。
ッシュＥＥＰＲＯＭに本願の発明を適用したものである
が、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭ以外の半導
体装置にも本願の発明を当然に適用することができる。
【００３２】
【発明の効果】請求項１、２の半導体装置では、金属配
線を少なくすることなく全体的なパターンを微細化する
ことができるので、高集積化と高速化とを両立させるこ
とができる。
線を少なくすることなく全体的なパターンを微細化する
ことができるので、高集積化と高速化とを両立させるこ
とができる。
【００３３】請求項３の半導体装置では、導電層のため
に新たな配線層を設ける必要がないので、導電層が設け
られていても製造コストは増大していない。
に新たな配線層を設ける必要がないので、導電層が設け
られていても製造コストは増大していない。
【００３４】請求項４の半導体装置では、選択ゲートが
全体として低抵抗であるので、選択トランジスタで律速
される動作速度の低下がない。
全体として低抵抗であるので、選択トランジスタで律速
される動作速度の低下がない。
【図１】本願の発明の一実施例の平面図である。
【図２】本願の発明を適用し得るＤＩＮＯＲ型のフラッ
シュＥＥＰＲＯＭの等価回路図である。
シュＥＥＰＲＯＭの等価回路図である。
【図３】本願の発明の一従来例の平面図である。
１２ 選択トランジスタ １４ 選択ゲート １７ 副ビット線 １８ 共通ソース線 ２２ａ 多結晶Ｓｉ層 ２３ａ ポリサイド層 ２６ａ 多結晶Ｓｉ層 ２６ｂ 多結晶Ｓｉ層 ３４ｃ Ａｌ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (4)
- 【請求項１】 下層側及び上層側の配線の一方が他方の
分路になっており、 半導体を含有する導電層を介して前記下層側及び上層側
の配線が互いに電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項２】 前記接続が行われている領域の上層を金
属配線が延在していることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 前記導電層と同一層の配線層を有するこ
とを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記半導体装置がＤＩＮＯＲ型で且つ一
括消去型の不揮発性半導体記憶装置であり、 前記下層側及び上層側の配線が選択トランジスタの選択
ゲートであり、 前記金属配線がＡｌを主成分とする共通ソース線であ
り、 前記配線層が副ビット線であることを特徴とする請求項
２及び３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298756A JPH08139089A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298756A JPH08139089A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139089A true JPH08139089A (ja) | 1996-05-31 |
Family
ID=17863829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298756A Pending JPH08139089A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534355B2 (en) | 1998-11-26 | 2003-03-18 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
-
1994
- 1994-11-08 JP JP6298756A patent/JPH08139089A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534355B2 (en) | 1998-11-26 | 2003-03-18 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
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