JPH08139193A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08139193A JPH08139193A JP6298755A JP29875594A JPH08139193A JP H08139193 A JPH08139193 A JP H08139193A JP 6298755 A JP6298755 A JP 6298755A JP 29875594 A JP29875594 A JP 29875594A JP H08139193 A JPH08139193 A JP H08139193A
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- semiconductor device
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- polycrystalline
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Abstract
(57)【要約】
【目的】 金属配線用の接続孔の面積が小さくてもアス
ペクト比を低くすることができる様にして、高集積化と
高歩留り化とを両立させる。 【構成】 Ｓｉ基板２１の拡散層２６ｃとＡｌ層３７ｂ
とが、中間層としての多結晶Ｓｉ層３３ｄを介して互い
に電気的に接続されている。このため、Ｓｉ基板２１と
Ａｌ層３７ｂとが直接に接続されている構造に比べて、
Ａｌ層３７ｂ用の接続孔４４の面積が小さくても、アス
ペクト比を低くしてＡｌ層３７ｂの段差被覆性を高める
ことができる。
ペクト比を低くすることができる様にして、高集積化と
高歩留り化とを両立させる。 【構成】 Ｓｉ基板２１の拡散層２６ｃとＡｌ層３７ｂ
とが、中間層としての多結晶Ｓｉ層３３ｄを介して互い
に電気的に接続されている。このため、Ｓｉ基板２１と
Ａｌ層３７ｂとが直接に接続されている構造に比べて、
Ａｌ層３７ｂ用の接続孔４４の面積が小さくても、アス
ペクト比を低くしてＡｌ層３７ｂの段差被覆性を高める
ことができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、半導体基板と金属
配線とが互いに電気的に接続されている半導体装置に関
するものである。
配線とが互いに電気的に接続されている半導体装置に関
するものである。
【０００２】
【従来の技術】図４は、ＤＩＮＯＲ型のフラッシュＥＥ
ＰＲＯＭの等価回路を示している。ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭの一つの群１１は単一の選択トラン
ジスタ１２と複数のメモリセルトランジスタ１３とで構
成されており、互いに並列に接続されている複数のメモ
リセルトランジスタ１３が選択トランジスタ１２に直列
に接続されている。選択トランジスタ１２を用いる主な
目的は、選択されていないメモリセルトランジスタ１３
がそのドレインからディスターブを受けることを防止す
るためである。
ＰＲＯＭの等価回路を示している。ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭの一つの群１１は単一の選択トラン
ジスタ１２と複数のメモリセルトランジスタ１３とで構
成されており、互いに並列に接続されている複数のメモ
リセルトランジスタ１３が選択トランジスタ１２に直列
に接続されている。選択トランジスタ１２を用いる主な
目的は、選択されていないメモリセルトランジスタ１３
がそのドレインからディスターブを受けることを防止す
るためである。
【０００３】選択トランジスタ１２は選択ゲート１４に
よって制御され、メモリセルトランジスタ１３は制御ゲ
ートとしてのワード線１５によって制御される。また、
選択トランジスタ１２のドレインには主ビット線１６が
接続されており、選択トランジスタ１２のソースと各メ
モリセルトランジスタ１３のドレインとが副ビット線１
７によって接続されている。また、各メモリセルトラン
ジスタ１３のソースには、共通ソース線１８が接続され
ている。
よって制御され、メモリセルトランジスタ１３は制御ゲ
ートとしてのワード線１５によって制御される。また、
選択トランジスタ１２のドレインには主ビット線１６が
接続されており、選択トランジスタ１２のソースと各メ
モリセルトランジスタ１３のドレインとが副ビット線１
７によって接続されている。また、各メモリセルトラン
ジスタ１３のソースには、共通ソース線１８が接続され
ている。
【０００４】図５、６は、この様なＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭの一先行例を示している。この一先
行例では、Ｓｉ基板２１の素子分離領域に、ＬＯＣＯＳ
法でＳｉＯ2 膜２２が選択的に形成されており、ＳｉＯ
2 膜２２に囲まれている格子状の素子活性領域の表面
に、トランジスタ１２、１３のゲート酸化膜としてのＳ
ｉＯ2 膜２３が形成されている。
ッシュＥＥＰＲＯＭの一先行例を示している。この一先
行例では、Ｓｉ基板２１の素子分離領域に、ＬＯＣＯＳ
法でＳｉＯ2 膜２２が選択的に形成されており、ＳｉＯ
2 膜２２に囲まれている格子状の素子活性領域の表面
に、トランジスタ１２、１３のゲート酸化膜としてのＳ
ｉＯ2 膜２３が形成されている。
【０００５】Ｓｉ基板２１上の第１層目の配線層である
多結晶Ｓｉ層２４ａ、２４ｂで、選択ゲート１４の下層
側の配線と、メモリセルトランジスタ１３の浮遊ゲート
とが形成されており、これらの多結晶Ｓｉ層２４ａ、２
４ｂは絶縁膜（図示せず）に覆われている。そして、Ｓ
ｉ基板２１上の第２層目の配線層であるポリサイド層２
５ａ、２５ｂで、選択ゲート１４の上層側の配線と、ワ
ード線１５とが形成されている。
多結晶Ｓｉ層２４ａ、２４ｂで、選択ゲート１４の下層
側の配線と、メモリセルトランジスタ１３の浮遊ゲート
とが形成されており、これらの多結晶Ｓｉ層２４ａ、２
４ｂは絶縁膜（図示せず）に覆われている。そして、Ｓ
ｉ基板２１上の第２層目の配線層であるポリサイド層２
５ａ、２５ｂで、選択ゲート１４の上層側の配線と、ワ
ード線１５とが形成されている。
【０００６】ポリサイド層２５ａ、２５ｂの両側の素子
活性領域には、選択トランジスタ１２のドレインとして
の拡散層２６ａと、選択トランジスタ１２のソース及び
メモリセルトランジスタ１３のドレインとしての拡散層
２６ｂと、メモリセルトランジスタ１３のソースとして
の拡散層２６ｃとが形成されており、ポリサイド層２５
ａ、２５ｂ等は層間絶縁膜２７に覆われている。層間絶
縁膜２７等には、ポリサイド層２４ａ及び拡散層２６ｂ
に夫々達する接続孔３１、３２が設けられている。
活性領域には、選択トランジスタ１２のドレインとして
の拡散層２６ａと、選択トランジスタ１２のソース及び
メモリセルトランジスタ１３のドレインとしての拡散層
２６ｂと、メモリセルトランジスタ１３のソースとして
の拡散層２６ｃとが形成されており、ポリサイド層２５
ａ、２５ｂ等は層間絶縁膜２７に覆われている。層間絶
縁膜２７等には、ポリサイド層２４ａ及び拡散層２６ｂ
に夫々達する接続孔３１、３２が設けられている。
【０００７】Ｓｉ基板２１上の第３層目の配線層である
多結晶Ｓｉ層３３ａ、３３ｂで、接続孔３１を介して多
結晶Ｓｉ層２４ａとポリサイド層２５ａとの両方に接続
する分路配線層と、接続孔３２を介して拡散層２６ｂに
接続する副ビット線１７とが形成されている。なお、多
結晶Ｓｉ層３３ａ、３３ｂの代わりに、ポリサイド層が
用いられている場合もある。
多結晶Ｓｉ層３３ａ、３３ｂで、接続孔３１を介して多
結晶Ｓｉ層２４ａとポリサイド層２５ａとの両方に接続
する分路配線層と、接続孔３２を介して拡散層２６ｂに
接続する副ビット線１７とが形成されている。なお、多
結晶Ｓｉ層３３ａ、３３ｂの代わりに、ポリサイド層が
用いられている場合もある。
【０００８】多結晶Ｓｉ層３３ａ、３３ｂ等は層間絶縁
膜３４に覆われており、拡散層２６ａ、２６ｃに夫々達
する接続孔３５、３６が層間絶縁膜３４等に設けられて
いる。そして、Ｓｉ基板２１上の第４層目の配線層であ
るＡｌ層３７ａ、３７ｂで、接続孔３５を介して拡散層
２６ａに接続する主ビット線１６と、接続孔３６を介し
て拡散層２６ｃに接続する共通ソース線１８とが形成さ
れている。
膜３４に覆われており、拡散層２６ａ、２６ｃに夫々達
する接続孔３５、３６が層間絶縁膜３４等に設けられて
いる。そして、Ｓｉ基板２１上の第４層目の配線層であ
るＡｌ層３７ａ、３７ｂで、接続孔３５を介して拡散層
２６ａに接続する主ビット線１６と、接続孔３６を介し
て拡散層２６ｃに接続する共通ソース線１８とが形成さ
れている。
【０００９】次の表１は、選択された群１１における動
作電圧を示している。
作電圧を示している。
【表１】
【００１０】次の表２は、非選択の群１１における動作
電圧を示している。
電圧を示している。
【表２】
【００１１】次の表３は、主ビット線１６及びＳｉ基板
２１における動作電圧を示している。
２１における動作電圧を示している。
【表３】
【００１２】
【発明が解決しようとする課題】ところで、選択トラン
ジスタ１２や副ビット線１７等が不要であるＮＯＲ型の
フラッシュＥＥＰＲＯＭに比べて、ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭでは、多結晶Ｓｉ層３３ａ、３３ｂ
等を覆う層間絶縁膜３４が新たに必要である。このた
め、上述の一先行例では、図５からも明らかな様に、拡
散層２６ａ、２６ｃに接続すべきＡｌ層３７ａ、３７ｂ
用の接続孔３５、３６が深くて、そのアスペクト比が高
い。
ジスタ１２や副ビット線１７等が不要であるＮＯＲ型の
フラッシュＥＥＰＲＯＭに比べて、ＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭでは、多結晶Ｓｉ層３３ａ、３３ｂ
等を覆う層間絶縁膜３４が新たに必要である。このた
め、上述の一先行例では、図５からも明らかな様に、拡
散層２６ａ、２６ｃに接続すべきＡｌ層３７ａ、３７ｂ
用の接続孔３５、３６が深くて、そのアスペクト比が高
い。
【００１３】接続孔３５、３６のアスペクト比が高い
と、本来的に段差被覆性が低いＡｌ層３７ａ、３７ｂの
段差被覆性が更に低下して、最終的な製品の歩留りも低
下する。接続孔３５、３６のアスペクト比を低くして、
Ａｌ層３７ａ、３７ｂの段差被覆性を向上させるため
に、接続孔３５、３６の面積を大きくすることが考えら
れる。
と、本来的に段差被覆性が低いＡｌ層３７ａ、３７ｂの
段差被覆性が更に低下して、最終的な製品の歩留りも低
下する。接続孔３５、３６のアスペクト比を低くして、
Ａｌ層３７ａ、３７ｂの段差被覆性を向上させるため
に、接続孔３５、３６の面積を大きくすることが考えら
れる。
【００１４】しかし、接続孔３５、３６の面積を大きく
すると、高集積化に不利である。つまり、図５、６に示
した一先行例では、高集積化と高歩留り化とを両立させ
ることが困難であった。
すると、高集積化に不利である。つまり、図５、６に示
した一先行例では、高集積化と高歩留り化とを両立させ
ることが困難であった。
【００１５】
【課題を解決するための手段】請求項１の半導体装置
は、半導体基板２１とこの半導体基板２１の上層の金属
配線３７ａ、３７ｂとが中間層としての導電層３３ｃ、
３３ｄを介して互いに電気的に接続されていることを特
徴としている。
は、半導体基板２１とこの半導体基板２１の上層の金属
配線３７ａ、３７ｂとが中間層としての導電層３３ｃ、
３３ｄを介して互いに電気的に接続されていることを特
徴としている。
【００１６】請求項２の半導体装置は、請求項１の半導
体装置において、前記導電層３３ｃ、３３ｄが半導体を
含有する層であることを特徴としている。
体装置において、前記導電層３３ｃ、３３ｄが半導体を
含有する層であることを特徴としている。
【００１７】請求項３の半導体装置は、請求項１または
２の半導体装置において、前記導電層３３ｃ、３３ｄと
前記金属配線３７ａ、３７ｂとが素子分離領域２２上で
互いに接続されていることを特徴としている。
２の半導体装置において、前記導電層３３ｃ、３３ｄと
前記金属配線３７ａ、３７ｂとが素子分離領域２２上で
互いに接続されていることを特徴としている。
【００１８】請求項４の半導体装置は、請求項１〜３の
何れかの半導体装置において、前記導電層３３ｃ、３３
ｄと同一層の配線層３３ｂを有することを特徴としてい
る。
何れかの半導体装置において、前記導電層３３ｃ、３３
ｄと同一層の配線層３３ｂを有することを特徴としてい
る。
【００１９】請求項５の半導体装置は、請求項４の半導
体装置において、前記半導体装置がＤＩＮＯＲ型で且つ
一括消去型の不揮発性半導体記憶装置であり、前記金属
配線３７ａ、３７ｂがＡｌを主成分とする主ビット線１
６及び共通ソース線１８であり、前記配線層３３ｂが副
ビット線１７であることを特徴としている。
体装置において、前記半導体装置がＤＩＮＯＲ型で且つ
一括消去型の不揮発性半導体記憶装置であり、前記金属
配線３７ａ、３７ｂがＡｌを主成分とする主ビット線１
６及び共通ソース線１８であり、前記配線層３３ｂが副
ビット線１７であることを特徴としている。
【００２０】
【作用】請求項１の半導体装置では、半導体基板２１と
金属配線３７ａ、３７ｂとが中間層としての導電層３３
ｃ、３３ｄを介して互いに電気的に接続されているの
で、半導体基板２１と金属配線３７ａ、３７ｂとが直接
に接続されている構造に比べて、金属配線３７ａ、３７
ｂ用の接続孔４３、４４の面積が小さくても、アスペク
ト比を低くして金属配線３７ａ、３７ｂの段差被覆性を
高めることができる。
金属配線３７ａ、３７ｂとが中間層としての導電層３３
ｃ、３３ｄを介して互いに電気的に接続されているの
で、半導体基板２１と金属配線３７ａ、３７ｂとが直接
に接続されている構造に比べて、金属配線３７ａ、３７
ｂ用の接続孔４３、４４の面積が小さくても、アスペク
ト比を低くして金属配線３７ａ、３７ｂの段差被覆性を
高めることができる。
【００２１】請求項２の半導体装置では、導電層３３
ｃ、３３ｄが半導体を含有する層であるので、半導体基
板２１に対する導電層３３ｃ、３３ｄ用の接続孔４１、
４２の面積を金属配線３７ａ、３７ｂ用の接続孔４３、
４４の面積よりも小さくすることができる。
ｃ、３３ｄが半導体を含有する層であるので、半導体基
板２１に対する導電層３３ｃ、３３ｄ用の接続孔４１、
４２の面積を金属配線３７ａ、３７ｂ用の接続孔４３、
４４の面積よりも小さくすることができる。
【００２２】請求項３の半導体装置では、導電層３３
ｃ、３３ｄと金属配線３７ａ、３７ｂとが素子分離領域
２２上で互いに接続されているので、導電層３３ｃ、３
３ｄと金属配線３７ａ、３７ｂとが素子活性領域上で互
いに接続されている構造に比べて、パターンの余裕が大
きい。また、素子分離領域２２上を延在している他の配
線２５ａ、２５ｂ上に金属配線３７ａ、３７ｂ用の接続
孔４３、４４を位置させれば、この接続孔４３、４４を
浅くして、そのアスペクト比を更に小さくすることがで
きる。
ｃ、３３ｄと金属配線３７ａ、３７ｂとが素子分離領域
２２上で互いに接続されているので、導電層３３ｃ、３
３ｄと金属配線３７ａ、３７ｂとが素子活性領域上で互
いに接続されている構造に比べて、パターンの余裕が大
きい。また、素子分離領域２２上を延在している他の配
線２５ａ、２５ｂ上に金属配線３７ａ、３７ｂ用の接続
孔４３、４４を位置させれば、この接続孔４３、４４を
浅くして、そのアスペクト比を更に小さくすることがで
きる。
【００２３】請求項４、５の半導体装置では、導電層３
３ｃ、３３ｄと同一層の配線層３３ｂが存在しているの
で、導電層３３ｃ、３３ｄのために新たな配線層を設け
る必要がない。
３ｃ、３３ｄと同一層の配線層３３ｂが存在しているの
で、導電層３３ｃ、３３ｄのために新たな配線層を設け
る必要がない。
【００２４】
【実施例】以下、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯ
Ｍに適用した本願の発明の一実施例を、図１〜４を参照
しながら説明する。なお、図１〜３に示す一実施例のう
ちで、図５、６に示した一先行例と対応する構成部分に
は、図５、６と同一の符号を付してある。
Ｍに適用した本願の発明の一実施例を、図１〜４を参照
しながら説明する。なお、図１〜３に示す一実施例のう
ちで、図５、６に示した一先行例と対応する構成部分に
は、図５、６と同一の符号を付してある。
【００２５】本実施例を製造するためには、図２及び図
３（ａ）に示す様に、まず、Ｓｉ基板２１の素子分離領
域に、ＬＯＣＯＳ法でＳｉＯ2 膜２２を選択的に形成
し、ＳｉＯ2 膜２２に囲まれている格子状の素子活性領
域の表面に、選択トランジスタ１２及びメモリセルトラ
ンジスタ１３のゲート酸化膜としてのＳｉＯ2 膜２３を
形成する。
３（ａ）に示す様に、まず、Ｓｉ基板２１の素子分離領
域に、ＬＯＣＯＳ法でＳｉＯ2 膜２２を選択的に形成
し、ＳｉＯ2 膜２２に囲まれている格子状の素子活性領
域の表面に、選択トランジスタ１２及びメモリセルトラ
ンジスタ１３のゲート酸化膜としてのＳｉＯ2 膜２３を
形成する。
【００２６】その後、Ｓｉ基板２１上の第１層目の配線
層である多結晶Ｓｉ層２４ａ、２４ｂで、選択ゲート１
４の下層側の配線と、メモリセルトランジスタ１３の浮
遊ゲートとを形成し、これらの多結晶Ｓｉ層２４ａ、２
４ｂを絶縁膜（図示せず）で覆う。そして、Ｓｉ基板２
１上の第２層目の配線層であるポリサイド層２５ａ、２
５ｂで、選択ゲート１４の上層側の配線と、ワード線１
５とを形成する。
層である多結晶Ｓｉ層２４ａ、２４ｂで、選択ゲート１
４の下層側の配線と、メモリセルトランジスタ１３の浮
遊ゲートとを形成し、これらの多結晶Ｓｉ層２４ａ、２
４ｂを絶縁膜（図示せず）で覆う。そして、Ｓｉ基板２
１上の第２層目の配線層であるポリサイド層２５ａ、２
５ｂで、選択ゲート１４の上層側の配線と、ワード線１
５とを形成する。
【００２７】その後、ポリサイド層２５ａ、２５ｂの両
側の素子活性領域に、選択トランジスタ１２のドレイン
としての拡散層２６ａと、選択トランジスタ１２のソー
ス及びメモリセルトランジスタ１３のドレインとしての
拡散層２６ｂと、メモリセルトランジスタ１３のソース
としての拡散層２６ｃとを形成し、ポリサイド層２５
ａ、２５ｂ等を層間絶縁膜２７で覆う。そして、多結晶
Ｓｉ層２４ａ及び拡散層２６ａ〜２６ｃに夫々達する接
続孔３１、４１、３２、４２を、層間絶縁膜２７等に開
孔する。
側の素子活性領域に、選択トランジスタ１２のドレイン
としての拡散層２６ａと、選択トランジスタ１２のソー
ス及びメモリセルトランジスタ１３のドレインとしての
拡散層２６ｂと、メモリセルトランジスタ１３のソース
としての拡散層２６ｃとを形成し、ポリサイド層２５
ａ、２５ｂ等を層間絶縁膜２７で覆う。そして、多結晶
Ｓｉ層２４ａ及び拡散層２６ａ〜２６ｃに夫々達する接
続孔３１、４１、３２、４２を、層間絶縁膜２７等に開
孔する。
【００２８】次に、図２及び図３（ｂ）に示す様に、Ｓ
ｉ基板２１上の第３層目の配線層である多結晶Ｓｉ層３
３ａ〜３３ｄで、接続孔３１を介して多結晶Ｓｉ層２４
ａとポリサイド層２５ａとの両方に接続する分路配線層
と、接続孔３２を介して拡散層２６ｂに接続する副ビッ
ト線１７と、接続孔４１、４２を介して拡散層２６ａ、
２６ｃに夫々接続すると共にこれらの接続孔４１、４２
上に位置する導電層とを形成する。なお、多結晶Ｓｉ層
３３ａ〜３３ｄの代わりに、ポリサイド層を用いてもよ
い。
ｉ基板２１上の第３層目の配線層である多結晶Ｓｉ層３
３ａ〜３３ｄで、接続孔３１を介して多結晶Ｓｉ層２４
ａとポリサイド層２５ａとの両方に接続する分路配線層
と、接続孔３２を介して拡散層２６ｂに接続する副ビッ
ト線１７と、接続孔４１、４２を介して拡散層２６ａ、
２６ｃに夫々接続すると共にこれらの接続孔４１、４２
上に位置する導電層とを形成する。なお、多結晶Ｓｉ層
３３ａ〜３３ｄの代わりに、ポリサイド層を用いてもよ
い。
【００２９】次に、図２及び図３（ｃ）に示す様に、多
結晶Ｓｉ層３３ａ〜３３ｄ等を層間絶縁膜３４で覆い、
多結晶Ｓｉ層３３ｃ、３３ｄに夫々達する接続孔４３、
４４を層間絶縁膜３４等に開孔する。そして、図１、２
に示す様に、Ｓｉ基板２１上の第４層目の配線層である
Ａｌ層３７ａ、Ａｌ層３７ｂで、接続孔４３を介して多
結晶Ｓｉ層３３ｃに接続する主ビット線１６と、接続孔
４４を介して多結晶Ｓｉ層３３ｄに接続する共通ソース
線１８とを形成する。
結晶Ｓｉ層３３ａ〜３３ｄ等を層間絶縁膜３４で覆い、
多結晶Ｓｉ層３３ｃ、３３ｄに夫々達する接続孔４３、
４４を層間絶縁膜３４等に開孔する。そして、図１、２
に示す様に、Ｓｉ基板２１上の第４層目の配線層である
Ａｌ層３７ａ、Ａｌ層３７ｂで、接続孔４３を介して多
結晶Ｓｉ層３３ｃに接続する主ビット線１６と、接続孔
４４を介して多結晶Ｓｉ層３３ｄに接続する共通ソース
線１８とを形成する。
【００３０】以上の様にして製造した本実施例では、多
結晶Ｓｉ層３３ｃ、３３ｄが接続孔４１、４２を埋めて
いるが、多結晶Ｓｉ層３３ａ〜３３ｄは通常はＣＶＤ法
によって堆積されるので、接続孔４１、４２は多結晶Ｓ
ｉ層３３ｃ、３３ｄによって十分に埋められている。こ
のため、Ａｌ層３７ａ、３７ｂ用の接続孔４３、４４
は、多結晶Ｓｉ層３３ｃ、３３ｄに達していればよく、
接続孔４３、４４のアスペクト比が低い。
結晶Ｓｉ層３３ｃ、３３ｄが接続孔４１、４２を埋めて
いるが、多結晶Ｓｉ層３３ａ〜３３ｄは通常はＣＶＤ法
によって堆積されるので、接続孔４１、４２は多結晶Ｓ
ｉ層３３ｃ、３３ｄによって十分に埋められている。こ
のため、Ａｌ層３７ａ、３７ｂ用の接続孔４３、４４
は、多結晶Ｓｉ層３３ｃ、３３ｄに達していればよく、
接続孔４３、４４のアスペクト比が低い。
【００３１】従って、本実施例では、Ａｌ層３７ａ、３
７ｂの段差被覆性が高くて、歩留りが高い。しかも、多
結晶Ｓｉ層３３ｃ、３３ｄは多結晶Ｓｉ層３３ａ、３３
ｂと同一の層であるので、製造工程は増加しておらず、
製造コストは増大していない。
７ｂの段差被覆性が高くて、歩留りが高い。しかも、多
結晶Ｓｉ層３３ｃ、３３ｄは多結晶Ｓｉ層３３ａ、３３
ｂと同一の層であるので、製造工程は増加しておらず、
製造コストは増大していない。
【００３２】なお、以上の実施例では、接続孔４１、４
２上に接続孔４３、４４が配置されているが、接続孔４
３、４４は、ＳｉＯ2 膜２２上や更にはＳｉＯ2 膜２２
上のポリサイド層２５ａ、２５ｂ上に配置されていても
よく、この様にすれば、接続孔４３、４４が更に浅くな
って、アスペクト比が更に低くなる。
２上に接続孔４３、４４が配置されているが、接続孔４
３、４４は、ＳｉＯ2 膜２２上や更にはＳｉＯ2 膜２２
上のポリサイド層２５ａ、２５ｂ上に配置されていても
よく、この様にすれば、接続孔４３、４４が更に浅くな
って、アスペクト比が更に低くなる。
【００３３】また、以上の実施例はＤＩＮＯＲ型のフラ
ッシュＥＥＰＲＯＭに本願の発明を適用したものである
が、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭ以外の半導
体装置にも本願の発明を当然に適用することができる。
ッシュＥＥＰＲＯＭに本願の発明を適用したものである
が、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭ以外の半導
体装置にも本願の発明を当然に適用することができる。
【００３４】
【発明の効果】請求項１の半導体装置では、金属配線用
の接続孔の面積が小さくても、アスペクト比を低くして
金属配線の段差被覆性を高めることができるので、高集
積化と高歩留り化とを両立させることができる。
の接続孔の面積が小さくても、アスペクト比を低くして
金属配線の段差被覆性を高めることができるので、高集
積化と高歩留り化とを両立させることができる。
【００３５】請求項２の半導体装置では、半導体基板に
対する導電層用の接続孔の面積を金属配線用の接続孔の
面積よりも小さくすることができるので、金属配線用の
接続孔の面積を小さくすることができることと相まっ
て、更に高集積化を図ることができる。
対する導電層用の接続孔の面積を金属配線用の接続孔の
面積よりも小さくすることができるので、金属配線用の
接続孔の面積を小さくすることができることと相まっ
て、更に高集積化を図ることができる。
【００３６】請求項３の半導体装置では、全体的なパタ
ーンの余裕が大きく、また、金属配線用の接続孔のアス
ペクト比を更に小さくすることができるので、更に高歩
留り化を図ることができる。
ーンの余裕が大きく、また、金属配線用の接続孔のアス
ペクト比を更に小さくすることができるので、更に高歩
留り化を図ることができる。
【００３７】請求項４、５の半導体装置では、導電層の
ために新たな配線層を設ける必要がないので、導電層が
設けられていても製造コストは増大していない。
ために新たな配線層を設ける必要がないので、導電層が
設けられていても製造コストは増大していない。
【図１】本願の発明の一実施例を示しており、図２のＡ
−Ａ線に沿う位置における側断面図である。
−Ａ線に沿う位置における側断面図である。
【図２】一実施例の平面図である。
【図３】一実施例の製造工程を順次に示しており、図２
のＡ−Ａ線に沿う位置における側断面図である。
のＡ−Ａ線に沿う位置における側断面図である。
【図４】本願の発明を適用し得るＤＩＮＯＲ型のフラッ
シュＥＥＰＲＯＭの等価回路図である。
シュＥＥＰＲＯＭの等価回路図である。
【図５】本願の発明の一先行例を示しており、図６のＢ
−Ｂ線に沿う位置における側断面図である。
−Ｂ線に沿う位置における側断面図である。
【図６】一先行例の平面図である。
１６ 主ビット線 １７ 副ビット線 １８ 共通ソース線 ２１ Ｓｉ基板 ２２ ＳｉＯ2 膜 ３３ｂ 多結晶Ｓｉ層 ３３ｃ 多結晶Ｓｉ層 ３３ｄ 多結晶Ｓｉ層 ３７ａ Ａｌ層 ３７ｂ Ａｌ層
Claims (5)
- 【請求項１】 半導体基板とこの半導体基板の上層の金
属配線とが中間層としての導電層を介して互いに電気的
に接続されていることを特徴とする半導体装置。 - 【請求項２】 前記導電層が半導体を含有する層である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記導電層と前記金属配線とが素子分離
領域上で互いに接続されていることを特徴とする請求項
１または２記載の半導体装置。 - 【請求項４】 前記導電層と同一層の配線層を有するこ
とを特徴とする請求項１〜３の何れか１項に記載の半導
体装置。 - 【請求項５】 前記半導体装置がＤＩＮＯＲ型で且つ一
括消去型の不揮発性半導体記憶装置であり、 前記金属配線がＡｌを主成分とする主ビット線及び共通
ソース線であり、 前記配線層が副ビット線であることを特徴とする請求項
４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298755A JPH08139193A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6298755A JPH08139193A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139193A true JPH08139193A (ja) | 1996-05-31 |
Family
ID=17863818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6298755A Pending JPH08139193A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139193A (ja) |
-
1994
- 1994-11-08 JP JP6298755A patent/JPH08139193A/ja active Pending
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