JPH08139205A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08139205A JPH08139205A JP7262393A JP26239395A JPH08139205A JP H08139205 A JPH08139205 A JP H08139205A JP 7262393 A JP7262393 A JP 7262393A JP 26239395 A JP26239395 A JP 26239395A JP H08139205 A JPH08139205 A JP H08139205A
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Abstract
(57)【要約】 （修正有）
【課題】 基板バイアスを確実に印加可能であり、かつ
コンタクトホールを開孔するための広い領域を各ゲート
電極に確保する必要がない半導体装置の製造方法を提供
する。 【解決手段】 ゲート電極を接続する例えばＣＭＯＳ構
成をなす各トランジスタ１１，１２のゲート電極となる
べき領域の下部に閾値電圧調整用の不純物を導入するの
と同時に基板バイアスを印加するための導電層領域７，
８にも不純物を導入しておくことで、その後、ソース・
ドレイン領域６に不純物を導入するよりも前に導電層の
上に配線１３パターンを形成しても導電層全体に好適に
導通が確保でき、基板バイアスを確実に印加可能となる
ことから、各トランジスタ１１，１２のゲート電極同士
を該ゲート電極形成と同時に同一層にて接続可能とな
り、コンタクトホールを開孔するための広い領域を必ず
しも各ゲート電極毎に確保する必要がなく、各素子が小
型化する。
コンタクトホールを開孔するための広い領域を各ゲート
電極に確保する必要がない半導体装置の製造方法を提供
する。 【解決手段】 ゲート電極を接続する例えばＣＭＯＳ構
成をなす各トランジスタ１１，１２のゲート電極となる
べき領域の下部に閾値電圧調整用の不純物を導入するの
と同時に基板バイアスを印加するための導電層領域７，
８にも不純物を導入しておくことで、その後、ソース・
ドレイン領域６に不純物を導入するよりも前に導電層の
上に配線１３パターンを形成しても導電層全体に好適に
導通が確保でき、基板バイアスを確実に印加可能となる
ことから、各トランジスタ１１，１２のゲート電極同士
を該ゲート電極形成と同時に同一層にて接続可能とな
り、コンタクトホールを開孔するための広い領域を必ず
しも各ゲート電極毎に確保する必要がなく、各素子が小
型化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にゲート電極同士が接続された複
数のトランジスタを有する半導体装置及びその製造方法
に関する。
の製造方法に関し、特にゲート電極同士が接続された複
数のトランジスタを有する半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭの周辺回路等に用いられ
るＣＭＯＳ構造をなすトランジスタを有する半導体装置
は、図１（ａ）、図１（ｂ）に示すように構成されてい
る。即ち、ｐ型シリコン基板２１内にｎ型のウェル２２
が形成され、該ウェル２２内にはｐ型のトランジスタ３
５が形成されている。ウェル２２に隣接する位置にはｎ
型のトランジスタ３６が形成されている。トランジスタ
３５とトランジスタ３６との間には、トランジスタ３５
を囲繞するように基板バイアスを印加するための導電層
領域２７、２８が設けられている。尚、ウェル２２内に
位置する導電層領域２７はｐ型、ウェル２２外に位置す
る導電層領域２８はｎ型となっている。
るＣＭＯＳ構造をなすトランジスタを有する半導体装置
は、図１（ａ）、図１（ｂ）に示すように構成されてい
る。即ち、ｐ型シリコン基板２１内にｎ型のウェル２２
が形成され、該ウェル２２内にはｐ型のトランジスタ３
５が形成されている。ウェル２２に隣接する位置にはｎ
型のトランジスタ３６が形成されている。トランジスタ
３５とトランジスタ３６との間には、トランジスタ３５
を囲繞するように基板バイアスを印加するための導電層
領域２７、２８が設けられている。尚、ウェル２２内に
位置する導電層領域２７はｐ型、ウェル２２外に位置す
る導電層領域２８はｎ型となっている。
【０００３】次に、このような半導体装置の形成方法に
ついて説明する。まず図２（ａ）に示すように、シリコ
ン基板２１内上に第１導電型（ｎ型）のウェル２２を形
成し、その周囲に所定のパターンのフィールドシールド
２３を形成する。次に、図２（ｂ）に示すように、熱酸
化によりゲート酸化膜２４を形成して、ゲート電極とな
るべき領域の下部に閾値電圧調整用の不純物を導入す
る。更に、図２（ｃ）に示すように、ポリシリコン層を
全面に形成した後、ゲート酸化膜２４及びポリシリコン
層をエッチングにより除去して、ゲート電極２５を形成
する。そして、図２（ｄ）に示すように、各トランジス
タ３５、３６のソース・ドレイン領域２６に不純物を順
番に導入し、同時に基板バイアスを印加するべくウェル
２２を囲繞する形状の導電層をなす領域２７、２８にも
不純物を導入する。図１（ｂ）に示すように、その後、
絶縁層２９を形成し、コンタクトホール３０を開孔した
後、両トランジスタ３５、３６のゲート電極２５同士を
接続すると共に、これらを図示されない外部回路に接続
するべく例えばアルミニウム配線層３１をパターン形成
する。
ついて説明する。まず図２（ａ）に示すように、シリコ
ン基板２１内上に第１導電型（ｎ型）のウェル２２を形
成し、その周囲に所定のパターンのフィールドシールド
２３を形成する。次に、図２（ｂ）に示すように、熱酸
化によりゲート酸化膜２４を形成して、ゲート電極とな
るべき領域の下部に閾値電圧調整用の不純物を導入す
る。更に、図２（ｃ）に示すように、ポリシリコン層を
全面に形成した後、ゲート酸化膜２４及びポリシリコン
層をエッチングにより除去して、ゲート電極２５を形成
する。そして、図２（ｄ）に示すように、各トランジス
タ３５、３６のソース・ドレイン領域２６に不純物を順
番に導入し、同時に基板バイアスを印加するべくウェル
２２を囲繞する形状の導電層をなす領域２７、２８にも
不純物を導入する。図１（ｂ）に示すように、その後、
絶縁層２９を形成し、コンタクトホール３０を開孔した
後、両トランジスタ３５、３６のゲート電極２５同士を
接続すると共に、これらを図示されない外部回路に接続
するべく例えばアルミニウム配線層３１をパターン形成
する。
【０００４】
【発明が解決しようとする課題】上記したような構造に
あっては、コンタクトホール３０を介してアルミニウム
配線層３１とゲート電極２５とを接続することから、ゲ
ート電極２５に於けるコンタクトホールを形成する部分
の面積を広く確保しておく必要があり、これにより、素
子が大型化し、チップの集積効率が低下するという問題
点があった。
あっては、コンタクトホール３０を介してアルミニウム
配線層３１とゲート電極２５とを接続することから、ゲ
ート電極２５に於けるコンタクトホールを形成する部分
の面積を広く確保しておく必要があり、これにより、素
子が大型化し、チップの集積効率が低下するという問題
点があった。
【０００５】そこで、ゲート電極２５をパターニングす
る際に、同時に両トランジスタ３５、３６のゲート電極
２５同士を接続するように、ポリシリコンにより配線を
形成することが考えられる。このようにすれば少なくと
もトランジスタ３５、３６の一方のコンタクトホール３
０を開孔する必要がなくなることから、コンタクトホー
ル３０を形成する部分の面積を広く確保しなくても良
い。
る際に、同時に両トランジスタ３５、３６のゲート電極
２５同士を接続するように、ポリシリコンにより配線を
形成することが考えられる。このようにすれば少なくと
もトランジスタ３５、３６の一方のコンタクトホール３
０を開孔する必要がなくなることから、コンタクトホー
ル３０を形成する部分の面積を広く確保しなくても良
い。
【０００６】しかしながら、上記したように、ゲート電
極２５は、チャネル領域に不純物が不必要に導入されな
いように、ソース・ドレイン領域２６に不純物を導入す
る前、即ち基板バイアスを印加するための導電層領域２
７、２８に不純物を導入する前に形成することから、ポ
リシリコンにより配線が積層された部分の導電層領域２
７、２８に不純物を導入することができず、その部分の
導通が確保できなくなり、基板バイアスがうまく印加で
きなくなるという問題が生じる。
極２５は、チャネル領域に不純物が不必要に導入されな
いように、ソース・ドレイン領域２６に不純物を導入す
る前、即ち基板バイアスを印加するための導電層領域２
７、２８に不純物を導入する前に形成することから、ポ
リシリコンにより配線が積層された部分の導電層領域２
７、２８に不純物を導入することができず、その部分の
導通が確保できなくなり、基板バイアスがうまく印加で
きなくなるという問題が生じる。
【０００７】本発明は上記したような従来技術の問題点
に鑑みなされたものであり、その主な目的は、基板バイ
アスを確実に印加可能であり、かつコンタクトホールを
開孔するための広い領域を各ゲート電極に確保する必要
がない半導体装置の製造方法を提供することにある。
に鑑みなされたものであり、その主な目的は、基板バイ
アスを確実に印加可能であり、かつコンタクトホールを
開孔するための広い領域を各ゲート電極に確保する必要
がない半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ゲート電極同士が接続された複数のＭＯＳ型
トランジスタと、前記各トランジスタ間に設けられた基
板バイアス印加用導電層とを有する半導体装置の製造方
法であって、ゲート酸化膜を形成する過程と、ゲート下
のチャネル領域となるべき領域及び前記各トランジスタ
間に位置する基板バイアス印加用の導電層となるべき領
域に同時に閾値電圧調整用の不純物を導入する過程と、
前記ゲート酸化膜上にポリシリコン層を形成する過程
と、前記ポリシリコン層及び前記ゲート酸化膜をパター
ニングして各トランジスタのゲート電極と該ゲート電極
間を接続するための配線とを同一層で形成する過程と、
ソース・ドレイン領域、前記ゲート電極、前記配線及び
前記基板バイアス印加用導電層となるべき部分に同時に
不純物を導入する過程とを有する。
造方法は、ゲート電極同士が接続された複数のＭＯＳ型
トランジスタと、前記各トランジスタ間に設けられた基
板バイアス印加用導電層とを有する半導体装置の製造方
法であって、ゲート酸化膜を形成する過程と、ゲート下
のチャネル領域となるべき領域及び前記各トランジスタ
間に位置する基板バイアス印加用の導電層となるべき領
域に同時に閾値電圧調整用の不純物を導入する過程と、
前記ゲート酸化膜上にポリシリコン層を形成する過程
と、前記ポリシリコン層及び前記ゲート酸化膜をパター
ニングして各トランジスタのゲート電極と該ゲート電極
間を接続するための配線とを同一層で形成する過程と、
ソース・ドレイン領域、前記ゲート電極、前記配線及び
前記基板バイアス印加用導電層となるべき部分に同時に
不純物を導入する過程とを有する。
【０００９】ゲートとなるべき領域の下部に閾値電圧調
整用の不純物を導入するのと同時に基板バイアスを印加
するための導電層領域にも不純物を導入しておくことに
より、その後、ソース・ドレイン領域に不純物を導入す
るよりも前に導電層の上に配線パターンを形成しても導
電層全体に好適に導通が確保でき、基板バイアスを確実
に印加可能となる。
整用の不純物を導入するのと同時に基板バイアスを印加
するための導電層領域にも不純物を導入しておくことに
より、その後、ソース・ドレイン領域に不純物を導入す
るよりも前に導電層の上に配線パターンを形成しても導
電層全体に好適に導通が確保でき、基板バイアスを確実
に印加可能となる。
【００１０】
【発明の実施の形態】本発明の半導体装置の一実施形態
として、図３（ａ）乃至図３（ｃ）に示すようなＣＭＯ
Ｓ構成をなす一対のトランジスタ（ｐ型トランジスタ１
１及びｎ型トランジスタ１２）を有する半導体装置につ
いて説明する。
として、図３（ａ）乃至図３（ｃ）に示すようなＣＭＯ
Ｓ構成をなす一対のトランジスタ（ｐ型トランジスタ１
１及びｎ型トランジスタ１２）を有する半導体装置につ
いて説明する。
【００１１】この半導体装置では、ｐ型シリコン基板１
にｎ型のウェル２が形成されている。このウェル２には
図３（ａ）及び図３（ｃ）に示すようにゲート電極５と
ｐ型のソース・ドレイン領域６とを備えて構成されるｐ
型のトランジスタ１１が形成され、図３（ａ）及び図３
（ｂ）に示すようにウェル２に隣接するｐ型シリコン基
板１上にはゲート電極１５とｎ型のソース・ドレイン領
域１６とを備えて構成されるｎ型のトランジスタ１２が
前記トランジスタ１１と同一形状に形成されている。ま
た、本実施例に於ては、ｐ型トランジスタ１１、ｎ型ト
ランジスタ１２とも、そのチャネル領域１７、１８には
それぞれ閾値電圧調整用にｐ型、ｎ型の不純物が注入さ
れている。更に、このｐ型トランジスタ１１とｎ型トラ
ンジスタ１２との間には、ｐ型トランジスタ１１を囲繞
するようにフィールドシールド領域３、基板バイアスを
印加するためのｐ型の導電層領域７及びｎ型の導電層領
域８が形成されている。ここで、フィールドシールド領
域３は、ｐ型シリコン基板１またはｎ型ウェル２上に絶
縁体３ａ、ポリシリコン等の導電層３ｂ、絶縁体３ｃを
この順に形成してなり、導電層３ｂに所定の電位を付与
することによって、電解効果により隣合う素子への電流
のもれ等を防止するようになっている。また、ｐ型の導
電層領域７は、ｎ型のウェル２内に形成されており、ｎ
型の導電層領域８は、ウェル２外のｐ型シリコン基板１
に位置して形成されている。ｐ型トランジスタ１１のゲ
ート電極５とｎ型トランジスタ１２のゲート電極１５と
は、配線１３によって互いに接続されている。この配線
１３は、各トランジスタ１１、１２のゲート電極５のパ
ターニング時に同時に形成されたものであり、上記ゲー
ト電極１５と同一層で形成されている。
にｎ型のウェル２が形成されている。このウェル２には
図３（ａ）及び図３（ｃ）に示すようにゲート電極５と
ｐ型のソース・ドレイン領域６とを備えて構成されるｐ
型のトランジスタ１１が形成され、図３（ａ）及び図３
（ｂ）に示すようにウェル２に隣接するｐ型シリコン基
板１上にはゲート電極１５とｎ型のソース・ドレイン領
域１６とを備えて構成されるｎ型のトランジスタ１２が
前記トランジスタ１１と同一形状に形成されている。ま
た、本実施例に於ては、ｐ型トランジスタ１１、ｎ型ト
ランジスタ１２とも、そのチャネル領域１７、１８には
それぞれ閾値電圧調整用にｐ型、ｎ型の不純物が注入さ
れている。更に、このｐ型トランジスタ１１とｎ型トラ
ンジスタ１２との間には、ｐ型トランジスタ１１を囲繞
するようにフィールドシールド領域３、基板バイアスを
印加するためのｐ型の導電層領域７及びｎ型の導電層領
域８が形成されている。ここで、フィールドシールド領
域３は、ｐ型シリコン基板１またはｎ型ウェル２上に絶
縁体３ａ、ポリシリコン等の導電層３ｂ、絶縁体３ｃを
この順に形成してなり、導電層３ｂに所定の電位を付与
することによって、電解効果により隣合う素子への電流
のもれ等を防止するようになっている。また、ｐ型の導
電層領域７は、ｎ型のウェル２内に形成されており、ｎ
型の導電層領域８は、ウェル２外のｐ型シリコン基板１
に位置して形成されている。ｐ型トランジスタ１１のゲ
ート電極５とｎ型トランジスタ１２のゲート電極１５と
は、配線１３によって互いに接続されている。この配線
１３は、各トランジスタ１１、１２のゲート電極５のパ
ターニング時に同時に形成されたものであり、上記ゲー
ト電極１５と同一層で形成されている。
【００１２】次に、上述のように構成された半導体装置
の製造手順について図４（ａ）乃至図４（ｄ）を参照し
て説明する。
の製造手順について図４（ａ）乃至図４（ｄ）を参照し
て説明する。
【００１３】まず、図４（ａ）に示すようにシリコン基
板１内の所定の位置にｎ型のウェル２を形成し、その
後、シリコン基板上に所定のパターンのフィールドシー
ルド領域３を周知のプロセスにて形成する。
板１内の所定の位置にｎ型のウェル２を形成し、その
後、シリコン基板上に所定のパターンのフィールドシー
ルド領域３を周知のプロセスにて形成する。
【００１４】続いて、図４（ｂ）に示すように、シリコ
ン基板１上のフィールドシールド領域３が形成されてい
ない領域に、熱酸化により膜厚１００Å〜２００Åのゲ
ート酸化膜４を形成し、更に矢印に示すようにｐ型トラ
ンジスタ１１のゲート電極５下及びｎ型トランジスタ１
２のゲート電極１５下のチャネル領域となるべき領域１
７、１８に閾値電圧調整用の不純物を注入する。また、
同時に基板バイアスを印加するべくｐ型トランジスタ１
１を囲繞する導電層領域７、８となるべき部分にも各々
ｐ型、ｎ型の不純物を導入する。この不純物としては、
ｐ型トランジスタ１１の領域１７及び導電層領域７には
例えばボロン（Ｂ）等のｐ型不純物をそのドーズ量で約
１０12atoms/cm2を注入し、ｎ型トランジスタ１２の領
域１８及び導電層領域８には、例えば砒素（Ａｓ）また
はリン（Ｐ）等のｎ型不純物をそのドーズ量で約１０12
atoms/cm2注入する。
ン基板１上のフィールドシールド領域３が形成されてい
ない領域に、熱酸化により膜厚１００Å〜２００Åのゲ
ート酸化膜４を形成し、更に矢印に示すようにｐ型トラ
ンジスタ１１のゲート電極５下及びｎ型トランジスタ１
２のゲート電極１５下のチャネル領域となるべき領域１
７、１８に閾値電圧調整用の不純物を注入する。また、
同時に基板バイアスを印加するべくｐ型トランジスタ１
１を囲繞する導電層領域７、８となるべき部分にも各々
ｐ型、ｎ型の不純物を導入する。この不純物としては、
ｐ型トランジスタ１１の領域１７及び導電層領域７には
例えばボロン（Ｂ）等のｐ型不純物をそのドーズ量で約
１０12atoms/cm2を注入し、ｎ型トランジスタ１２の領
域１８及び導電層領域８には、例えば砒素（Ａｓ）また
はリン（Ｐ）等のｎ型不純物をそのドーズ量で約１０12
atoms/cm2注入する。
【００１５】その後、図４（ｃ）に示すように、ｐ型シ
リコン基板１上に各トランジスタ１１、１２のゲート電
極５、１５となるポリシリコン層５′を全面に形成す
る。続いて、このポリシリコン層５′に不純物を高濃度
にドーピングして導電率を上げた後、パターニングして
ｐ型トランジスタ１１のゲート電極５、ｎ型トランジス
タ１２のゲート電極１５及び両ゲート電極５、１５を接
続するための配線１３の部分を残して残りのポリシリコ
ン層５′をエッチングにより除去する。これにより、ｐ
型トランジスタ１１のゲート電極５とｎ型トランジスタ
１２のゲート電極１５と配線１３とが同時に形成され
る。この結果、図３（ａ）に示すようなゲート電極５、
配線１３及びゲート電極１５が連続した電極パターンが
形成される。
リコン基板１上に各トランジスタ１１、１２のゲート電
極５、１５となるポリシリコン層５′を全面に形成す
る。続いて、このポリシリコン層５′に不純物を高濃度
にドーピングして導電率を上げた後、パターニングして
ｐ型トランジスタ１１のゲート電極５、ｎ型トランジス
タ１２のゲート電極１５及び両ゲート電極５、１５を接
続するための配線１３の部分を残して残りのポリシリコ
ン層５′をエッチングにより除去する。これにより、ｐ
型トランジスタ１１のゲート電極５とｎ型トランジスタ
１２のゲート電極１５と配線１３とが同時に形成され
る。この結果、図３（ａ）に示すようなゲート電極５、
配線１３及びゲート電極１５が連続した電極パターンが
形成される。
【００１６】続いて、図４（ｄ）に矢印で示すように、
例えばボロン（Ｂ）等のｐ型不純物が、図３（ａ）に示
されるｐ型トランジスタ１１のソース・ドレイン領域６
及びｐ型の導電層領域７の露出部分に注入されると共に
例えば砒素（Ａｓ）またはリン（Ｐ）等のｎ型不純物
が、ｎ型トランジスタ１２のソース・ドレイン領域１６
及びｎ型の導電領域８の露出部分に注入される。これら
の不純物の注入量は、そのドーズ量で約１０15〜16atom
s/cm2程度である。
例えばボロン（Ｂ）等のｐ型不純物が、図３（ａ）に示
されるｐ型トランジスタ１１のソース・ドレイン領域６
及びｐ型の導電層領域７の露出部分に注入されると共に
例えば砒素（Ａｓ）またはリン（Ｐ）等のｎ型不純物
が、ｎ型トランジスタ１２のソース・ドレイン領域１６
及びｎ型の導電領域８の露出部分に注入される。これら
の不純物の注入量は、そのドーズ量で約１０15〜16atom
s/cm2程度である。
【００１７】その後、図示しない工程で、絶縁層の形
成、外部回路との接続のための配線層の形成が行われ
る。この時、ｐ型トランジスタ１１のゲート電極５とｎ
型トランジスタ１２のゲート電極１５とは配線１３で接
続されているため、ｐ型トランジスタ１１のゲート電極
５とｎ型トランジスタ１２のゲート電極１５及び配線１
３のいずれかの位置に一箇所だけスルーホール（コンタ
クトホール）を形成すれば、その上の配線層との接続が
確保される。
成、外部回路との接続のための配線層の形成が行われ
る。この時、ｐ型トランジスタ１１のゲート電極５とｎ
型トランジスタ１２のゲート電極１５とは配線１３で接
続されているため、ｐ型トランジスタ１１のゲート電極
５とｎ型トランジスタ１２のゲート電極１５及び配線１
３のいずれかの位置に一箇所だけスルーホール（コンタ
クトホール）を形成すれば、その上の配線層との接続が
確保される。
【００１８】
【発明の効果】以上の説明により明らかなように、本発
明によれば、ゲート電極同士を接続する例えばＣＭＯＳ
構成をなす各トランジスタのゲート電極となるべき領域
の下部に閾値電圧調整用の不純物を導入するのと同時
に、基板バイアスを印加するための導電層領域にも閾値
電圧調整用の不純物と同一導電特性の不純物を導入して
おくことにより、その後に各トランジスタのソース・ド
レイン領域に不純物を導入するよりも前に、基板バイア
ス印加用の導電層領域上に各トランジスタのゲート電極
同士を接続するための配線パターンを形成しても、基板
バイアス印加用の導電層全体の導通が確保できるため、
基板バイアスを確実に印加することができる。その結
果、各トランジスタのゲート電極同士を接続するための
配線を当該ゲート電極と同時に同一層で形成することが
できるため、当該ゲート電極と上層の配線層とを接続す
るためのコンタクトホールを形成するために広い領域を
確保する必要がなくなる。
明によれば、ゲート電極同士を接続する例えばＣＭＯＳ
構成をなす各トランジスタのゲート電極となるべき領域
の下部に閾値電圧調整用の不純物を導入するのと同時
に、基板バイアスを印加するための導電層領域にも閾値
電圧調整用の不純物と同一導電特性の不純物を導入して
おくことにより、その後に各トランジスタのソース・ド
レイン領域に不純物を導入するよりも前に、基板バイア
ス印加用の導電層領域上に各トランジスタのゲート電極
同士を接続するための配線パターンを形成しても、基板
バイアス印加用の導電層全体の導通が確保できるため、
基板バイアスを確実に印加することができる。その結
果、各トランジスタのゲート電極同士を接続するための
配線を当該ゲート電極と同時に同一層で形成することが
できるため、当該ゲート電極と上層の配線層とを接続す
るためのコンタクトホールを形成するために広い領域を
確保する必要がなくなる。
【図１】（ａ）は従来のＣＭＯＳ構成をなす一対のトラ
ンジスタを有する半導体装置の要部平面図、（ｂ）は
（ａ）のＢ−Ｂ線について見た断面図。
ンジスタを有する半導体装置の要部平面図、（ｂ）は
（ａ）のＢ−Ｂ線について見た断面図。
【図２】（ａ）〜（ｄ）は図１（ａ）、図１（ｂ）に示
す半導体装置の製造手順について説明する図１（ｂ）と
同様な断面図。
す半導体装置の製造手順について説明する図１（ｂ）と
同様な断面図。
【図３】（ａ）は本発明が適用されたＣＭＯＳ構成をな
す一対のトランジスタを有する半導体装置の要部平面
図、（ｂ）は、図３（ａ）のＡ−Ａ線に付いてみた断面
図、（ｃ）は、図３（ａ）のＣ−Ｃ線に付いてみた断面
図。
す一対のトランジスタを有する半導体装置の要部平面
図、（ｂ）は、図３（ａ）のＡ−Ａ線に付いてみた断面
図、（ｃ）は、図３（ａ）のＣ−Ｃ線に付いてみた断面
図。
【図４】（ａ）〜（ｄ）は図３（ａ）、図３（ｂ）に示
す半導体装置の製造手順について説明する図３（ａ）と
同様な断面図。
す半導体装置の製造手順について説明する図３（ａ）と
同様な断面図。
１ ｐ型シリコン基板 ２ ｎ型のウェル ３ フィールドシールド領域 ３ａ 絶縁体 ３ｂ 導電層 ３ｃ 絶縁体 ４ ゲート酸化膜 ５ ゲート電極 ５′ ポリシリコン層 ６ ソース・ドレイン領域 ７、８ 導電層領域 １１ ｐ型トランジスタ １２ ｎ型トランジスタ １５ ゲート電極 １７、１８ チャネル領域となるべき領域 １３ 配線 １６ ソース・ドレイン領域 ２１ ｐ型シリコン基板 ２２ ｎ型のウェル ２３ フィールドシールド ２４ ゲート酸化膜 ２５ ゲート電極 ２７、２８ 導電層領域 ２９ 絶縁層 ３０ コンタクトホール ３１ アルミニウム配線層 ３５、３６ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/46 Ａ
Claims (5)
- 【請求項１】 ゲート電極同士が接続された複数のＭ
ＯＳ型トランジスタと、前記各トランジスタ間に設けら
れた基板バイアス印加用導電層とを有する半導体装置の
製造方法であって、 ゲート酸化膜を形成する過程と、 ゲート電極下のチャネル領域となるべき領域及び前記各
トランジスタ間に位置する基板バイアス印加用の導電層
となるべき領域に同時に閾値電圧調整用の不純物を導入
する過程と、 前記ゲート酸化膜上にポリシリコン層を形成する過程
と、 前記ポリシリコン層をパターニングして各トランジスタ
のゲート電極と該ゲート電極間を接続するための配線と
を同一層で形成する過程と、 ソース・ドレイン領域、前記ゲート電極、前記配線及び
前記基板バイアス印加用導電層となるべき部分に同時に
不純物を導入する過程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 半導体基板内に形成され、ゲート電極
同士が接続された第１導電型のＭＯＳ型トランジスタ及
び第２導電型のＭＯＳ型トランジスタと、前記各トラン
ジスタ間に設けられた基板バイアス印加用導電層とを有
する半導体装置の製造方法であって、 前記半導体基板上にゲート酸化膜を形成する過程と、 前記半導体基板の前記ゲート電極下のチャネル領域とな
るべき領域と、前記半導体基板の前記基板バイアス印加
用導電層となるべき領域とに、閾値電圧調整用の不純物
を同時に導入する過程と、 前記ゲート酸化膜が形成された前記半導体基板上にポリ
シリコン層を形成した後、前記ポリシリコン層をパター
ニングして、前記２つのトランジスタのゲート電極と、
前記２つのトランジスタのゲート電極を互いに接続する
ための配線とを同一層で形成する過程と、 前記各トランジスタのソース・ドレイン領域及びゲート
酸化膜と、前記配線と、前記基板バイアス印加用導電層
となるべき領域とに、不純物を同時に導入する過程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記２つのトランジスタのうちの一方
が、前記半導体基板内に形成されたウェル内に形成され
ており、 前記基板バイアス印加用導電層が、前記ウェル内に形成
された前記２つのトランジスタのうちの一方を囲繞する
ように形成されていることを特徴とする請求項２に記載
の半導体装置の製造方法。 - 【請求項４】 前記基板バイアス印加導電層が、前記
ウェル内に形成された第１の導電層と、前記ウェル外に
形成された第２の導電層とを有することを特徴とする請
求項３に記載の半導体装置の製造方法。 - 【請求項５】 素子分離法にフィールドシールド法を
用いた半導体装置に於て、 第１導電型半導体基板上に第２導電型ウェルを有し、前
記第１導電型半導体基板上に形成された第２導電型トラ
ンジスタと、前記第２導電型ウェルに形成された第１導
電型トランジスタとを備え、 前記第１導電型トランジスタのゲート電極と、前記第２
導電型トランジスタのゲート電極とが同一層にて構成さ
れたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7262393A JPH08139205A (ja) | 1994-09-16 | 1995-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24844994 | 1994-09-16 | ||
| JP6-248449 | 1994-09-16 | ||
| JP7262393A JPH08139205A (ja) | 1994-09-16 | 1995-09-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139205A true JPH08139205A (ja) | 1996-05-31 |
Family
ID=26538778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7262393A Withdrawn JPH08139205A (ja) | 1994-09-16 | 1995-09-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139205A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
-
1995
- 1995-09-14 JP JP7262393A patent/JPH08139205A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065274A (ja) * | 2013-09-25 | 2015-04-09 | 株式会社デンソー | 接合分離型半導体集積回路とその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |