JPH08139290A

JPH08139290A - 半導体記憶装置

Info

Publication number: JPH08139290A
Application number: JP6277511A
Authority: JP
Inventors: Tomoaki Yabe; 友章矢部; Shinji Miyano; 信治宮野; Kenji Numata; 健二沼田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-11-11
Filing date: 1994-11-11
Publication date: 1996-05-31
Also published as: US5706229A; US5881006A; KR0184087B1; KR960019297A

Abstract

(57)【要約】【目的】この発明は、データの一括転送が行われるカラ
ムの数が多い場合でも、データの転送が行われないカラ
ムのデータの反転を防止できる半導体記憶装置を提供し
ようとするものである。【構成】メモリセルアレイ１と、各カラム毎に設けられ
たセンスアンプ群２と、センスアンプ群２を活性化させ
るドライバ・プリチャージャ５と、各カラム毎に設けら
れた、ＤＱバス２０から供給されるデータを一時的に記
憶しておくためのデータラッチ回路群３と、データラッ
チ回路群３に記憶されたデータをセンスアンプ群２に一
括して転送させるための転送ゲート群４とを具備する。
そして、メモリセルアレイ１が、所望数のカラムを含む
複数のブロックＢ１、Ｂ２に分割され、ドライバ・プリ
チャージャ５が、ブロックＢ１、Ｂ２毎に、複数の回路
５-1〜５-3に分割されて設けられていることを特徴とし
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に係わ
り、特にダイナミック型ＲＡＭのセンスアンプの改良に
関する。

【０００２】

【従来の技術】図９は、データラッチ付きＤＲＡＭの概
略的な構成を示す図である。図９に示すように、Ｍ行、
Ｎ列のメモリセルＭＣ11〜ＭＣMNが集積されたメモリセ
ルアレイ１が設けられている。メモリセルアレイ１には
カラム（ビット線対）COL1〜COLNが設けられている。こ
れらのカラムCOL1〜COLNは、メモリセルＭＣ11〜ＭＣMN
と図示せぬＤＱバスとを互いに接続する。メモリセルア
レイ１と図示せぬＤＱバスとの間の各カラムにはそれぞ
れ、ＰＭＯＳセンスアンプＰ２（Ｐ２-1〜Ｐ２-N）、Ｎ
ＭＯＳセンスアンプＮ２（Ｎ２-1〜Ｎ２-N）、データラ
ッチ回路３（３-1〜３-N）が一つずつ設けられている。
この構成は、キャッシュ部が１行Ｎ列のデータラッチ回
路を持つキャッシュＤＲＡＭに類似する。さらにＮＭＯ
ＳセンスアンプＮ２とデータラッチ回路３との間には、
転送ゲートセレクト信号Ｓ１〜ＳＮに応じて、データラ
ッチ回路３とメモリセルＭＣとを接続する転送ゲート４
（４-1〜４-N）が設けられている。

【０００３】尚、キャッシュＤＲＡＭは、例えば下記の
文献に紹介されている。K.Dosaka, Y.Konishi, K.Hayan
o, K.Himukashi, A.Yamazaki, H.Iwamoto,M.Kumanoya,
H.Hamano and T.Yoshihara, “A 100-MHz 4-MbCache DR
AM with Fast Copy-Back Scheme ”, IEEE J. Solid-St
ate Circuits, Vol. 27, No.11,pp.1534-1539.次に、図
９に示すＤＲＡＭのデータ書き込み動作の概略的な流れ
について説明する。

【０００４】まず、図示せぬ外部Ｉ／Ｏバスから、図示
せぬＩ／Ｏバッファを介して、図示せぬＤＱバスにデー
タが入力される。次いで、外部からカラムアドレスが入
力され、入力されたカラムアドレスに対応した図示せぬ
カラムゲートが活性化される。次いで、活性化されたカ
ラムゲートに接続されているデータラッチ回路３に、上
記ＤＱバスに入力されたデータが書き込まれる。データ
ラッチ回路３へのデータの書き込みは、転送ゲート４-1
〜４-Nを全てオフさせた状態で行う。このような動作
を、書き込みデータおよび入力カラムアドレスを変えな
がら、複数回行っていく。この明細書で説明するＤＲＡ
Ｍでは、データの書き替えを必要とするカラムについて
のみ、データラッチ回路３へのデータ書き込みが行われ
る。このため、全てのデータラッチ回路３-1〜３-Nにデ
ータが書き込まれるとは限らない。次いで、１行分のデ
ータについて、ＤＱバスからデータラッチ回路３への書
き込みが終了されたら、データの書き込みがあったカラ
ムについてのみ、データラッチ回路３からセンスアンプ
Ｎ２、Ｐ２、そしてメモリセルＭＣへとデータを一括し
て転送する。これは、転送ゲートセレクト信号Ｓ１〜Ｓ
Ｎを、データの書き込みがあったカラムのみ“Ｈ”レベ
ルとすることで達成される。次いで、メモリセルアレイ
１の外側に設けられたセンスアンプドライブ＆プリチャ
ージ回路５により、センスアンプ駆動信号線対ＳＡＰ、
ＢＳＡＮの電位を、プリチャージ電位ＶＢＬからＶＣＣ
レベルおよびＶＳＳレベルへとそれぞれ移行させる。こ
れにより、ＮＭＯＳセンスアンプＮ２-1〜Ｎ２-N、並び
にＰＭＯＳセンスアンプＰ２-1〜Ｐ２-Nが全て活性化す
る。センスアンプＮ２、Ｐ２が活性化することで、デー
タが書き替えられたカラムでは、新しいデータが増幅さ
れる。そして、新しいデータがメモリセルＭＣに書き込
まれる。また、データが書き替えられなかったカラムで
は、通常のＤＲＡＭのリフレッシュ動作と同様な動作が
行われ、メモリセルＭＣに保持されていたデータが再度
増幅される。そして、このデータがメモリセルＭＣに、
再度書き込まれる。

【０００５】以上が、データ書き込み動作の概略的な流
れである。しかしながら、上記のＤＲＡＭでは、データ
の一括転送が行われるカラムの数が多くなると、データ
の転送が行われないカラムにおいて、センスアンプが誤
動作し、データが反転してしまう可能性が出てきた。

【０００６】以下、このデータ反転現象につき、図面を
参照しながら、詳しく説明する。この説明では、Ｎ本の
カラムのうち、転送ゲート４を介してデータラッチ回路
３からデータの一括転送が行われるカラムの数をＰとす
る。

【０００７】まず、転送カラムの数Ｐが少なく、センス
アンプが正常に動作する場合を説明する。図１０は、デ
ータ一括転送を行うカラムの数Ｐが２の時の動作を示す
動作波形図である。この例では、カラムCOL2、COL3だけ
データ一括転送を行い、他のカラムCOL1、COL4〜COLNで
はデータ転送は行わないものとする。

【０００８】図１０に示すように、まず、ロウ・アドレ
ス・ストローブ信号ＢＲＡＳが立ち下がる。これを受
け、図示せぬロウ・アドレス信号により選ばれたワード
線ＷＬの電位が“Ｈ”レベル（“Ｈ”レベルは、例えば
昇圧電位ＶＰＰ）となり、ワード線ＷＬが活性化され
る。ワード線ＷＬが活性化されると、各カラムCOL1〜CO
LNには、メモリセルに記憶されていたデータが、ビット
線ＢＬ、ＢＢＬのいずれかの一方の電位が下がること
で、これらビット線ＢＬ、ＢＢＬ間に微弱な電位差とし
て現れる（図１０中参照符号Ａにより示す）。

【０００９】次いで、転送ゲート４-1〜４-Nのうち、デ
ータの一括転送を行うカラムCOL2、COL3に対応する転送
ゲート４-2、４-3だけを導通させるために、転送ゲート
セレクト信号Ｓ２、Ｓ３のみを立ち上げる。これを受
け、転送ゲート４-2、４-3が導通される。データラッチ
３-2、３-3に記憶されていたデータは、転送ゲート４-
2、４-3を介してカラムCOL2、COL3に転送される。デー
タが転送されることで、カラムCOL2では、これを構成す
るビット線ＢＬ２の電位とＢＢＬ２の電位との関係が互
いに逆転する。同様に、カラムCOL3においても、これを
構成するビット線ＢＬ３の電位とＢＢＬ３の電位との関
係が互いに逆転する。このようにビット線ＢＬの電位と
ビット線ＢＢＬの電位との関係が互いに逆転すること
で、メモリセルＭＣに記憶されていたデータに代わっ
て、新しいデータが書き込まれたこととなる（図１０中
参照符号Ｂにより示す）。

【００１０】この時、データ転送が行われなかったカラ
ムCOL1、COL4〜COLNでは、転送ゲート４-1、４-4〜４-N
が導通しない。このため、メモリセルＭＣに記憶されて
いたデータにより決定されていたビット線ＢＬの電位と
ビット線ＢＢＬの電位との関係が維持され続ける。

【００１１】図１１は、上記動作シーケンス中、転送ゲ
ート４-2、４-3が導通した時点、即ち、データの一括転
送段階時の回路の状態を詳細に示した図である。ここ
で、データラッチ回路３-2に含まれたＮチャネル型ＭＯ
ＳＦＥＴ（以下ＮＭＯＳと略す）１０-2、およびデータ
ラッチ回路３-3に含まれたＮＭＯＳ１０-3はそれぞれ、
図示せぬＤＱバスからデータの供給を受けたことで導通
すると仮定する。同様に、データラッチ回路３-2に含ま
れたＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）
１１-2、およびデータラッチ回路３-3に含まれたＰＭＯ
Ｓ１１-3がそれぞれ、データの供給を受けたことで導通
すると仮定する。この状態で、転送ゲート４-2、４-3を
構成するＮＭＯＳ１２-2、１２-3、ＮＭＯＳ１３-2、１
３-3が導通すると、ビット線ＢＢＬ２、ＢＢＬ３の電位
がそれぞれ高電位ＶＣＣ方向にドライブされ、一方、ビ
ット線ＢＬ２、ＢＬ３の電位がそれぞれ低電位ＶＳＳ方
向にドライブされる。ここで、ビット線対ＢＬ２、ＢＢ
Ｌ２間、およびビット線対ＢＬ３、ＢＢＬ３間の電位差
がそれぞれ、ＮＭＯＳセンスアンプＮ２-2、Ｎ２-3に含
まれたＮＭＯＳ１４-2、１４-3のしきい値Ｖｔよりも大
きくなると、ＮＭＯＳ１４-2、１４-3がそれぞれ導通す
る。ＮＭＯＳ１４-2、１４-3が導通すると、駆動信号線
ＢＳＡＮの電位が、低電位ＶＳＳ方向にドライブされ
る。ただし、この時、図１０の動作波形図にも示されて
いるように、センスアンプイコライズ信号ＳＥＱが
“Ｈ”レベルとなっている。このため、図９に示される
ドライブ＆プリチャージ回路５に含まれるＢＳＡＮプリ
チャージャとして機能するＮＭＯＳ１５がオンしてい
る。ＮＭＯＳ１５は、比較的大きいサイズで形成される
ので、その電流駆動能力は、ＮＭＯＳ１４-2、１４-3の
２つのＮＭＯＳの駆動能力の合計程度では、負けること
はない。このため、ＮＭＯＳ１４-2、１４-3がそれぞれ
導通したとしても、駆動信号線ＢＳＡＮの電位は、プリ
チャージ電位ＶＢＬから大きく落ちることはない。

【００１２】この後、センスアンプイコライズ信号ＳＥ
Ｑを立ち下げるとともに、センスアンプ活性化信号ＳＥ
Ｎを立ち上げる。すると、センスアンプドライブ＆プリ
チャージ回路５によって、駆動信号線ＳＡＰの電位がプ
リチャージ電位ＶＢＬから高電位ＶＣＣへ上げられ、一
方、駆動信号線ＢＳＡＮの電位がプリチャージ電位ＶＢ
Ｌから低電位ＶＳＳへ下げられる。これにより、各セン
スアンプＮ２-1〜Ｎ２-N、Ｐ２-1〜Ｐ２-Nが活性化され
る。センスアンプが活性化されることで、各カラムCOL1
〜COLNでは、ビット線ＢＬ、ＢＢＬ間の電位差が増幅さ
れる。増幅された電位差は、新しいデータ、並びにリフ
レッシュデータとして、ビット線ＢＬ、ＢＢＬに接続さ
れ、かつ“Ｈ”レベルのワード線ＷＬにゲートが接続さ
れたメモリセルＭＣに、新しいデータ、並びにリフレッ
シュデータとして、書き込まれる。

【００１３】ところが、転送カラムの数Ｐが多い、つま
り大部分のカラムでデータの一括転送が行われた時、下
記のような問題を生じる可能性がある。図１２は、デー
タ一括転送を行うカラムの数ＰがＮ−１の時の動作を示
す動作波形図である。この例では、カラムCOL1のみデー
タを転送せず、他のカラムCOL2〜COLNでは全てデータを
一括して転送する。

【００１４】図１２に示す動作波形が、図１０に示す動
作波形と異なるところは、転送ゲートセレクト信号Ｓを
立ち上げた後の駆動信号線ＢＳＡＮの電位と、データ転
送が行われないカラムCOL1のビット線ＢＬ１、ＢＢＬ１
の波形である。

【００１５】図１３は、図１２におけるデータ一括転送
段階時の回路の状態を詳細に示した図である。データを
転送するカラムでは、データラッチ回路３に含まれたＮ
ＭＯＳ１０がビット線ＢＬを低電位ＶＳＳ方向にドライ
ブし、しかもＮＭＯＳセンスアンプＮ２に含まれたＮＭ
ＯＳ１４が導通する。このことは、図１１を参照して述
べた通りである。このため、図１３に示すように、導通
するＮＭＯＳ１４の数が多くなると、セレクト信号Ｓが
一斉に立ち上がった時点から、たとえ図９に示されるド
ライブ＆プリチャージ回路５に含まれたＮＭＯＳ１５が
オンしていても、駆動信号線ＢＳＡＮの電位がプリチャ
ージ電位ＶＢＬから低電位ＶＳＳへ徐々に落ちていく。
ＮＭＯＳ１５の電流駆動能力が、非常に多くの合計Ｎ−
１個のＮＭＯＳ１４の駆動能力が合計されることで負け
てしまうからである。駆動信号線ＢＳＡＮの電位が低電
位ＶＳＳへ落ちるだけなら構わない。しかし、駆動信号
線ＢＳＡＮの電位が低電位ＶＳＳが落ちると、ＮＭＯＳ
センスアンプＮ２-1が誤動作してしまう。セレクト信号
Ｓが一斉に立ち上がった時点では、カラムCOL1のビット
線ＢＢＬ１の電位は、プリチャージ電位ＶＢＬよりも低
い（微弱な“Ｌ”レベル）。一方、ビット線ＢＬ１の電
位は、ほぼプリチャージ電位ＶＢＬ（微弱な“Ｈ”レベ
ル）である。この状態は、ＮＭＯＳ１４-1のソース〜ド
レイン間に電位差を発生させる。この結果、ＮＭＯＳ１
４-1のソース〜ドレイン間にリーク電流が流れ、“Ｈ”
レベルであるべき、ビット線ＢＬ１の電位が低電位ＶＳ
Ｓ方向にドライブされてしまう。やがて、図１２中、参
照符号Ｄに示すように、ビット線ＢＬ１の電位は、ビッ
ト線ＢＢＬ１の電位よりも低くなり、ビット線ＢＬ１の
電位とＢＢＬ１の電位との関係が互いに逆転する。ビッ
ト線ＢＬ１の電位とＢＢＬ１の電位との関係が互いに逆
転すると、リフレッシュすべきデータが破壊される。こ
の状態で、センスアンプＮ２、Ｐ２を一斉に活性化させ
ると、カラムCOL1においては、反転されてしまったデー
タが、参照符号Ｃに示すように増幅され、そして、メモ
リセルＭＣへ書き込まれてしまう。

【００１６】

【発明が解決しようとする課題】上記のようにデータの
転送を一括して行う機能を持つ半導体記憶装置では、デ
ータの一括転送が行われるカラムの数が多くなると、デ
ータの転送が行われないカラムにおいて、センスアンプ
が誤動作してデータが反転し、リフレッシュされるべき
データが破壊される可能性が出てきた。

【００１７】この発明は、上記の点に鑑みてなされたも
ので、その目的は、データの一括転送が行われるカラム
の数が多くても、データの転送が行われないカラムのデ
ータの反転を防止できる半導体記憶装置を提供すること
にある。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明では、Ｍ行×Ｎ列のメモリセルアレイ
と、前記メモリセルアレイの各列毎に設けられた、ビッ
ト線対間の電位差を増幅するＮ個のラッチ型増幅手段
と、前記Ｎ個のラッチ型増幅手段を活性化させる活性化
手段と、前記メモリセルアレイの各列毎に設けられた、
データバスから供給されるデータを一時的に記憶してお
くＮ個のラッチ型記憶手段と、少なくともデータの書き
替えが要求された列に応ずる前記Ｎ個のラッチ型記憶手
段から前記Ｎ個のラッチ型増幅手段に対し、前記Ｎ個の
ラッチ型記憶手段に一時的に記憶されるデータ群を一括
して転送させる転送手段とを具備する。そして、前記Ｍ
行×Ｎ列のメモリセルアレイが、所望数の列を含むＬ個
のサブアレイに分割され、前記活性化手段が前記サブア
レイ毎に設けられていることを特徴としている。

【００１９】さらに、前記活性化手段はそれぞれ、前記
Ｎ個のラッチ型センスアンプを駆動する手段および前記
Ｎ個のラッチ型センスアンプをプリチャージするための
手段を含むことを特徴としている。

【００２０】さらに、前記Ｌ個のサブアレイは互いに離
隔され、前記活性化手段は、離隔されたことで生じた領
域に隣接した領域に配置されていることを特徴としてい
る。さらに、前記Ｍ本の各行毎にＭ本のバイパスワード
線を有し、これらＭ本のバイパスワード線が、前記離隔
されたことで生じた領域で、メモリセルのゲートに接続
されるワード線に接続されていることを特徴としてい
る。

【００２１】さらに、前記Ｎ個のラッチ型センスアンプ
はそれぞれ、クロスカップル型の第１導電型の絶縁ゲー
ト型ＦＥＴ対と、クロスカップル型の第２導電型の絶縁
ゲート型ＦＥＴ対とを含み、前記活性化手段は、第１導
電型の絶縁ゲート型ＦＥＴ対を駆動およびプリチャージ
するための第１の回路部と、第２導電型の絶縁ゲート型
ＦＥＴ対を駆動およびプリチャージするための第２の回
路部とを含み、前記第１の回路部および前記第２の回路
部のうち、前記第１の回路部を前記Ｌ個のサブアレイ毎
に設けたことを特徴としている。さらに、前記第１導電
型はＮ型であり、前記第２導電型はＰ型であることを特
徴としている。

【００２２】

【作用】上記の構成を有する半導体記憶装置であると、
Ｍ行×Ｎ列のメモリセルアレイをＬ個のサブアレイに分
割し、これらサブアレイ毎に上記活性化手段を分散させ
たことで、一つの活性化手段が駆動するべき負荷が減少
される。このため、データを一括して転送する列の数が
多い、つまり大部分の列で、データの一括した転送が行
われた時でも、ラッチ型増幅手段を駆動させるための電
位信号のレベルが、プリチャージ電位ＶＢＬから大きく
低下しなくなる。従って、データを転送しない列（リフ
レッシュカラム）に接続されたラッチ型増幅手段の誤動
作が解消され、ラッチ型増幅手段の誤動作を原因とし
た、リフレッシュカラムでのデータ破壊、という問題を
無くすことができる。

【００２３】

【実施例】以下、この発明を実施例により説明する。図
１は、この発明の第１の実施例に係るダイナミック型Ｒ
ＡＭの全体の構成を示すブロック図、図２は、図１に示
すダイナミック型ＲＡＭのうち、メモリセル、センスア
ンプ、転送ゲートおよびデータラッチ回路の回路図であ
る。

【００２４】図１に示すように、チップ内には、Ｍ行、
Ｎ列のメモリセルＭＣ11〜ＭＣMNが集積されたメモリセ
ルアレイ１が設けられている。メモリセルＭＣ11〜ＭＣ
MNはそれぞれ、１つのトランスファ・トランジスタと、
１つのキャパシタとを含むダイナミック型から構成され
る（図２参照）。メモリセルアレイ１は、アレイ内で幾
つかのブロックに分割されている。この実施例では、２
つのブロックＢ１、Ｂ２に分割されている。メモリセル
アレイ１にはカラム（ビット線対）COL1〜COLNが設けら
れている。これらカラムのうち、カラムCOL1〜COLiはブ
ロックＢ１に設けられ、カラムCOLi+1〜COLNはブロック
Ｂ２に設けられている。これらのカラムCOL1〜COLNは、
メモリセルＭＣ11〜ＭＣMNとＤＱバス２０とを互いに接
続する。カラムの数Ｎの一例としては１２８本、一つの
ブロックに設けられるカラムの数ｉの一例としては６４
本である。ブロックＢ１と図示せぬＤＱバス２０との間
の各カラムCOL1〜COLiにはそれぞれ、センスアンプ群２
１-1が設けられ、ブロックＢ２と図示せぬＤＱバス２０
との間の各カラムCOLi+1〜COLNにはそれぞれ、センスア
ンプ群２１-2が設けられている。センスアンプ群２１-1
は、各カラムCOL1〜COLiに一つずつ接続されたセンスア
ンプ２-1〜２-iを含む。同様にセンスアンプ群２１-2
は、各カラムCOLi〜COLi+1に一つずつ接続されたセンス
アンプ２-i+1〜２-Nを含む。センスアンプ２-1〜２-Nは
それぞれ、クロスカップル型ＰＭＯＳセンスアンプＰ２
と、クロスカップル型ＮＭＯＳセンスアンプＮ２とを含
むＣＭＯＳクロスカップル型ラッチ回路から構成される
（図２参照）。ＰＭＯＳセンスアンプＰ２-1〜Ｐ２-Nに
はそれぞれ、駆動信号線ＳＡＰが接続される。駆動信号
線ＳＡＰの電位は、メモリセルアレイ１の一端部近傍の
領域に配置されたドライバ・プリチャージャ回路５-1お
よびその他端部近傍の領域に配置されたドライバ・プリ
チャージャ回路５-2より供給される。ＮＭＯＳセンスア
ンプＮ２-1〜Ｎ２-Nのうち、ＮＭＯＳセンスアンプＮ２
-1〜Ｎ２-iにはそれぞれ、駆動信号線ＢＳＡＮ１が接続
される。駆動信号線ＢＳＡＮ１の電位は、メモリセルア
レイ１の一端部近傍の領域に配置されたドライバ・プリ
チャージャ回路５-1、およびセンスアンプ群２１-1と２
１-2との間の領域に配置されたドライバ・プリチャージ
ャ回路５-3より供給される。また、ＮＭＯＳセンスアン
プＮ２-i+1〜Ｎ２-Nにはそれぞれ、駆動信号線ＢＳＡＮ
２が接続される。駆動信号線ＢＳＡＮ２の電位は、セン
スアンプ群２１-1と２１-2との間の領域に配置されたド
ライバ・プリチャージャ回路５-3、およびメモリセルア
レイ１の他端部近傍の領域に配置されたドライバ・プリ
チャージャ回路５-2より供給される。センスアンプ２-1
〜２-NとＤＱバス２０との間の各カラムCOL1〜COLNには
それぞれ、データラッチ回路群３が設けられている。デ
ータラッチ回路群３は、各カラムCOL1〜COLNに一つずつ
接続されたデータラッチ回路３-1〜３-Nを含む。データ
ラッチ回路３-1〜３-Nはそれぞれ、センスアンプ２-1〜
２-Nの回路に準じた、ＣＭＯＳクロスカップルラッチ型
回路から構成される（図２参照）。データラッチ回路３
-1〜３-NのクロスカップルＰＭＯＳ部は、ビット線Ｂ
Ｌ、ＢＢＬのいずれか一方に高電位ＶＣＣを供給し、同
時にクロスカップルＮＭＯＳ部は、ビット線ＢＬ、ＢＢ
Ｌのいずれか他方に低電位ＶＳＳ（例えば接地電位）を
供給する。センスアンプ２-1〜２-Nとデータラッチ回路
３-1〜３-Nとの間の各カラムCOL1〜COLNにはそれぞれ、
周辺回路部３０により発生された転送ゲートセレクト信
号Ｓ１〜ＳＮに応じて、データラッチ回路３-1〜３-Nと
メモリセルＭＣとを接続する転送ゲート群４が設けられ
ている。転送ゲート群４は、各カラムCOL1〜COLNに一つ
ずつ接続された転送ゲート４-1〜４-Nを含む。転送ゲー
ト４-1〜４-Nはそれぞれ、１つのビット線ＢＬ中に直列
に挿設されたＮＭＯＳ１２と、１つのビット線ＢＢＬ中
に直列に挿設されたＮＭＯＳ１３とを含む（図２参
照）。ＮＭＯＳ１２のゲートとＮＭＯＳ１３のゲートと
は、互いに共通接続され、この共通接続されたゲートに
は、各カラムCOL1〜COLN毎に転送ゲートセレクト信号Ｓ
１〜ＳＮが供給される。データラッチ回路３-1〜３-Nと
ＤＱバス２０との間の各カラムCOL1〜COLNにはそれぞ
れ、周辺回路部３０により発生されたカラムセレクト信
号CSL1〜CSLKに応じて、活性化させるべきカラムを選ぶ
カラムゲート群２２が設けられている。カラムゲート群
２２は、各カラムCOL1〜COLNに一つずつ接続されたカラ
ムゲート２２-1〜２２-Nを含む。カラムゲート２２-1〜
２２-Nは、周知の回路から構成されている。ＤＱバス２
０は、Ｉ／Ｏバッファ２３に接続され、Ｉ／Ｏバッファ
２３は、チップ外部に設けられた外部Ｉ／Ｏバス２４に
接続されている。Ｉ／Ｏバッファ２３は、外部Ｉ／Ｏバ
ス２４からＤＱバス２０へ、およびＤＱバス２０から外
部Ｉ／Ｏバス２４へとデータのやりとりを行う。

【００２５】次に、第１の実施例に係るダイナミック型
ＲＡＭの動作について説明する。図３は、図１に示す周
辺回路部３０の構成を示す図で、（ａ）図は周辺回路部
３０のブロック図、（ｂ）図は（ａ）図中の書き込みフ
ラグレジスタの回路図、図４は、この発明の第１の実施
例に係るダイナミック型ＲＡＭの動作波形図である。

【００２６】まず、データラッチ回路群３に対して、１
行（ロウ）分のデータの書き込みを行う。図１に示され
た外部Ｉ／Ｏバス２４から、Ｉ／Ｏバッファ２３を介し
て、ＤＱバス２０にデータを入力する。次いで、チップ
の外部から、カラムアドレスＣＡＤＤを、図３（ａ）に
示すカラムアドレスバッファ３１に入力する。次いで、
カラムアドレスストローブ信号ＢＣＡＳをカラムアドレ
スバッファ３１に入力し、入力されたカラムアドレスＣ
ＡＤＤをチップ内へと取り込む。カラムアドレスバッフ
ァ３１は、信号ＢＣＡＳの入力に応答して、カラムアド
レスＣＡＤＤをカラムデコータ３２へと入力させる。カ
ラムデコーダ３２は、カラムアドレスＣＡＤＤに応答し
て、カラムセレクト信号CSL1〜CSLKのうちいずれか一つ
を出力する。出力されたカラムセレクト信号CSL は、カ
ラムゲート２２-1〜２２-Nのいずれかに供給される。カ
ラムセレクト信号CSL の供給を受けたカラムゲートは活
性化される。データラッチ回路３-1〜３-Nのうち、活性
化されたカラムゲートに接続されたデータラッチ回路は
ＤＱバス２０に接続される。ＤＱバス２０に接続された
データラッチ回路にはＤＱバス２０に入力されていたデ
ータが書き込まれる。このデータの書き込みは、転送ゲ
ート４-1〜４-Nを全てオフさせた状態で行う。

【００２７】この実施例に係るダイナミック型ＲＡＭで
は、データの書き替えが行われたカラムについてのみ、
データラッチ回路へのデータ書き込みを行う。このた
め、データラッチ回路３-1〜３-Nのうち、どのラッチ回
路にデータが書き込まれたのかを判断するために、この
実施例に係るダイナミック型ＲＡＭでは、書き込みフラ
グレジスタ３３および転送ゲートセレクタ３９がそれぞ
れ周辺回路部３０に設けられている。書き込みフラグレ
ジスタ３３は、カラムデコーダ３２からの出力を受け、
各カラムCOL1〜COLNに対応した書き込みフラグ信号Ｆ１
〜ＦＮを出力する。書き込みフラグ信号Ｆ１〜ＦＮは、
データの書き込みの有無を、例えば書き込み有りを
“Ｈ”レベルとし、書き込み無しを“Ｌ”レベルとし
た、二値の信号で区別する。ここで、この例では、カラ
ムCOL1のみデータの一括転送を行わず（以下、リフレッ
シュカラムと称す）、他のカラムCOL2〜COLNは全て、デ
ータの一括転送を行うことと仮定する。この仮定された
状態では、フラグレジスタ３３は、書き込みカラムCOL1
に対応したフラグ信号Ｆ１のみ“Ｌ”レベルとし、他の
フラグ信号Ｆ２〜ＦＮは全て“Ｈ”レベルとしていく。

【００２８】このような動作を、書き込みデータ、およ
び入力カラムアドレスＣＡＤＤを変えながら、１行（ロ
ウ）分のデータの書き込みが終了されるまで行ってい
く。データラッチ回路群３に対して、１行（ロウ）分の
データの書き込みが終了したら、次に、データの書き込
みがあったカラムについてのみ、データラッチ回路から
センスアンプ２へ、データを一括して転送させる。

【００２９】まず、データを格納するための所望の行を
選ぶために、ロウアドレスＲＡＤＤを、図３（ａ）に示
すカラムアドレスバッファ３４に入力する。次いで、図
３（ａ）および図４の動作波形図に示すように、ロウア
ドレスストローブ信号ＢＲＡＳをロウアドレスバッファ
３４、およびロウ系制御回路３５に入力する。ロウアド
レスバッファ３４は、信号ＢＲＡＳの立ち下がりを受
け、入力されたロウアドレスＲＡＤＤをロウデコーダ３
６へ入力する。また、ロウ系制御回路３５はワード線昇
圧回路３７を駆動させる。ワード線昇圧回路３７は、昇
圧電位ＶＰＰをロウデコーダ３６へ供給する。ロウデコ
ータ３６は、ロウアドレスＲＡＤＤに応答し、ワード線
ＷＬ１〜ＷＬＭのうちいずれか一つを選び、選ばれたワ
ード線ＷＬの電位を、上記昇圧電位ＶＰＰ（“Ｈ”レベ
ル）へと立ち上げる。これにより、ワード線ＷＬが活性
化される。ワード線ＷＬが活性化されると、各カラムCO
L1〜COLNには、メモリセルＭＣに記憶されていたデータ
が、ビット線ＢＬ、ＢＢＬのいずれかの一方の電位が下
がることで、これらビット線ＢＬ、ＢＢＬ間に微弱な電
位差として現れる（図４中参照符号Ａにより示す）。次
いで、チップの外部から、転送ゲート活性化信号ＷＷ
を、図３（ａ）に示すＷＷバッファ３８に入力する。Ｗ
Ｗバッファ３８は、転送ゲート活性化信号ＷＷを受け、
これを内部転送ゲート活性化信号ＷＷint.に変換し、出
力する。内部転送ゲート活性化信号ＷＷint.は、転送ゲ
ートセレクタ３９に入力される。セレクタ３９は、
（ｂ）図に示すように、上記書き込みフラグ信号Ｆ１〜
ＦＮそれぞれの信号レベルと、内部転送ゲート活性化信
号ＷＷint.の信号レベルとのＡＮＤ論理を出力する。出
力されたＡＮＤ論理の出力は、転送ゲートセレクト信号
Ｓ１〜ＳＮとなる。セレクタ３９は、フラグ信号Ｆ１〜
ＦＮの電位および内部転送ゲート活性化信号ＷＷint.の
電位いずれもが“Ｈ”レベルの時のみ、セレクト信号Ｓ
１〜ＳＮの電位を“Ｈ”レベルとする。従って、セレク
ト信号Ｓ１のみ“Ｌ”レベルとなり、他のセレクト信号
Ｓ２〜ＳＮは全て“Ｈ”レベルとなる。これにより、デ
ータの書き込みがあったカラムCOL2〜COLNでは、転送ゲ
ート４-2〜４-Nがそれぞれ導通する。データラッチ３-2
〜３-Nに記憶されていたデータは、転送ゲート４-2〜４
-Nを介してカラムCOL2〜COLNに転送される。データが転
送されることで、カラムCOL2〜COLNではそれぞれ、これ
を構成するビット線ＢＬの電位とＢＢＬの電位との関係
が互いに逆転する（図４中参照符号Ｂにより示す）。

【００３０】この時、データをリフレッシュするカラム
COL1では、転送ゲート４-1が導通しない。このため、メ
モリセルＭＣに記憶されていたデータにより決定されて
いたビット線ＢＬ１の電位とビット線ＢＢＬ１の電位と
の関係が維持され続ける。

【００３１】次に、分割して設けられたセンスアンプド
ライブ＆プリチャージ回路５-1、５-2および５-3によ
り、センスアンプ駆動信号線対ＳＡＰ、ＢＳＡＮ１およ
びＢＳＡＮ２の電位を、プリチャージ電位ＶＢＬからＶ
ＣＣレベルおよびＶＳＳレベルへとそれぞれ移行させ
る。これにより、ＮＭＯＳセンスアンプＮ２-1〜Ｎ２-
N、並びにＰＭＯＳセンスアンプＰ２-1〜Ｐ２-Nが全て
活性化する。センスアンプが活性化することで、カラム
COL2〜COLNでは、新しいデータが増幅される（図４中参
照符号Ｃにより示す）。そして、新しいデータがメモリ
セルＭＣに書き込まれる。また、カラムCOL1では、通常
のＤＲＡＭのリフレッシュ動作と同様な動作が行われ、
メモリセルＭＣに保持されていたデータが再度増幅され
る（図４中参照符号Ｃにより示す）。そして、リフレッ
シュされたデータがメモリセルＭＣに再度書き込まれ
る。

【００３２】この発明が用いられた上記第１の実施例に
係るダイナミック型ＲＡＭは、各カラムCOL1〜COLN毎に
データラッチ回路３-1〜３-Nを有するので、ＤＱバス２
０から供給されたデータを一時的に記憶しておくことが
できる。さらに、各カラムCOL1〜COLN毎に、転送ゲート
セレクト信号Ｓ１〜ＳＮに応じて導通する転送ゲート４
-1〜４-Nが設けられているので、データが書き替えられ
た列のみ、データラッチ回路からカラムへのデータの転
送を一括して行うことができる。

【００３３】そして、第１の実施例に係るダイナミック
型ＲＡＭでは、上記データの一括転送する機能およびこ
の機能を達成できる構成を持ちつつ、メモリセルアレイ
１が２つのブロックＢ１、Ｂ２に分割され、分割された
ブロックＢ１、Ｂ２毎にセンスアンプ群２１-1、２１-2
を有している。さらにセンスアンプドライバ・プリチャ
ージャ回路が、分割されたセンスアンプ群２１-1、２１
-2毎に分割されている。図１、図２に示す例では、ドラ
イバ・プリチャージャ回路が、３つの回路５-1、５-2、
５-3に分割されている。これら分割されたドライバ・プ
リチャージャ回路５-1〜５-3にはそれぞれ、同一のセン
スアンプイコライズ信号ＳＥＱおよびセンスアンプ活性
化信号ＳＥＮが供給され、回路５-1〜５-3は互いに、こ
れらの信号ＳＥＱ、およびＳＥＮに同期して動作する。

【００３４】図５は、図１に示すセンスアンプドライバ
・プリチャージャ回路を示す図で、（ａ）図は回路５-1
の回路図、（ｂ）図は回路５-2の回路図、（ｃ）図は回
路５-3の回路図である。

【００３５】まず、図５（ａ）に示すように、メモリセ
ルアレイ１の一端部近傍の領域に配置されるセンスアン
プドライバ・プリチャージャ回路５-1は、制御端子に活
性化信号ＳＥＮを受け、電流通路の一端を高電位ＶＣＣ
に接続し、その他端を駆動信号線ＳＡＰに接続したＳＡ
Ｐドライバ４１-1と、制御端子にイコライズ信号ＳＥＱ
を受け、電流通路の一端をプリチャージ電位ＶＢＬ（例
えばＶＣＣ／２レベル）に接続し、その他端を駆動信号
線ＳＡＰに接続したＳＡＰプリチャージャ４２-1と、制
御端子に活性化信号ＳＥＮを受け、電流通路の一端を低
電位ＶＳＳ（例えば接地レベル）に接続し、その他端を
駆動信号線ＢＳＡＮ１に接続したＢＳＡＮ１ドライバ４
３-1と、制御端子にイコライズ信号ＳＥＱを受け、電流
通路の一端をプリチャージ電位ＶＢＬに接続し、その他
端を駆動信号線ＢＳＡＮ１に接続したＢＳＡＮ１プリチ
ャージャ４４-1とを含む。さらに、制御端子にイコライ
ズ信号ＳＥＱを受け、駆動信号線ＳＡＰとＢＳＡＮ１と
の間に直列に接続された、駆動信号線対イコライザ４５
-1を含む。

【００３６】より具体的な構成は、ＳＡＰドライバ４１
-1は、ゲートに活性化信号ＳＥＮの反転信号を受け、こ
の反転信号に応答して、高電位ＶＣＣを駆動信号線ＳＡ
Ｐに供給するＰＭＯＳ P1-1 を少なくとも含んだ回路に
より構成される。同様に、ＳＡＰプリチャージャ４２-1
は、ゲートにイコライズ信号ＳＥＱを受け、この信号に
応答して、プリチャージ電位ＶＢＬを駆動信号線ＳＡＰ
に供給するＮＭＯＳ N1-1 を少なくとも含んだ回路によ
り構成される。同様に、ＢＳＡＮ１ドライバ４３-1は、
ゲートに活性化信号ＳＥＮを受け、この信号に応答し
て、低電位ＶＳＳを駆動信号線ＢＳＡＮ１に供給するＮ
ＭＯＳ N2-1 を少なくとも含んだ回路により構成され
る。同様に、ＢＳＡＮ１プリチャージャ４４-1は、ゲー
トにイコライズ信号ＳＥＱを受け、この信号に応答し
て、プリチャージ電位ＶＢＬを駆動信号線ＢＳＡＮ１に
供給するＮＭＯＳ N3-1 を少なくとも含んだ回路により
構成される。同様に、駆動信号線対イコライザ４５-1
は、ゲートにイコライズ信号ＳＥＱを受け、この信号に
応答して、駆動信号線ＳＡＰと駆動信号線ＢＳＡＮ１と
を短絡させるＮＭＯＳ N4-1 を少なくとも含んだ回路に
より構成される。

【００３７】また、図５（ｂ）に示すように、メモリセ
ルアレイ１の他端部近傍の領域に配置されるセンスアン
プドライバ・プリチャージャ回路５-2は、接続された駆
動信号線ＢＳＡＮ２が、図５（ａ）に示した回路５-1と
異なるだけで、他の構成は、全く同様の回路を持つ。よ
って、図５（ａ）と、同一の回路部に対しては同様なる
参照符号を付し、その説明を略する。

【００３８】また、図５（ｃ）に示すように、センスア
ンプ群２１-1と２１-2との間に配置されるセンスアンプ
ドライバ・プリチャージャ回路５-3は、次の構成を持
つ。上記した通り、回路５-1は、駆動信号線ＳＡＰを制
御するための回路部、即ちＳＡＰドライバ４１-1および
ＳＡＰプリチャージャ４２-1と、駆動信号線ＢＳＡＮ１
を制御するための回路部、即ちＢＳＡＮ１ドライバ４３
-1と、ＢＳＡＮ１プリチャージャ４４-1とを持つ。同様
に回路５-2は、駆動信号線ＳＡＰを制御するための回路
部、即ちＳＡＰドライバ４１-2およびＳＡＰプリチャー
ジャ４２-2と、駆動信号線ＢＳＡＮ２を制御するための
回路部、即ちＢＳＡＮ２ドライバ４３-2と、ＢＳＡＮ２
プリチャージャ３４-2とを持つ。

【００３９】これに対し、回路５-3は、駆動信号線ＳＡ
Ｐを制御するための回路部は持たず、駆動信号線ＢＳＡ
Ｎ１を制御するための回路部と、駆動信号線ＢＳＡＮ２
を制御するための回路部とを持っている。

【００４０】即ち、回路５-3は、まず、駆動信号線ＢＳ
ＡＮ１を制御するための回路部として、制御端子に活性
化信号ＳＥＮを受け、電流通路の一端を低電位ＶＳＳに
接続し、その他端を駆動信号線ＢＳＡＮ１に接続したＢ
ＳＡＮ１ドライバ４３-3と、制御端子にイコライズ信号
ＳＥＱを受け、電流通路の一端をプリチャージ電位ＶＢ
Ｌに接続し、その他端を駆動信号線ＢＳＡＮ１に接続し
たＢＳＡＮ１プリチャージャ４４-3とを持っている。さ
らに駆動信号線ＢＳＡＮ２を制御するための回路部とし
て、制御端子に活性化信号ＳＥＮを受け、電流通路の一
端を低電位ＶＳＳに接続し、その他端を駆動信号線ＢＳ
ＡＮ２に接続したＢＳＡＮ２ドライバ４３-4と、制御端
子にイコライズ信号ＳＥＱを受け、電流通路の一端をプ
リチャージ電位ＶＢＬに接続し、その他端を駆動信号線
ＢＳＡＮ２に接続したＢＳＡＮ２プリチャージャ４４-4
とを持っている。

【００４１】より具体的な構成は、ＢＳＡＮ１ドライバ
４３-3は、ゲートに活性化信号ＳＥＮを受け、この信号
に応答して、低電位ＶＳＳを駆動信号線ＢＳＡＮ１に供
給するＮＭＯＳ N2-3 を少なくとも含んだ回路により構
成され、ＢＳＡＮ２ドライバ４３-4は、ゲートに活性化
信号ＳＥＮを受け、この信号に応答して、低電位ＶＳＳ
を駆動信号線ＢＳＡＮ２に供給するＮＭＯＳ N2-4 を少
なくとも含んだ回路により構成される。同様に、ＢＳＡ
Ｎ１プリチャージャ４４-3は、ゲートにイコライズ信号
ＳＥＱを受け、この信号に応答して、プリチャージ電位
ＶＢＬを駆動信号線ＢＳＡＮ１に供給するＮＭＯＳ N3-
3 を少なくとも含んだ回路により構成され、ＢＳＡＮ２
プリチャージャ４４-4は、ゲートにイコライズ信号ＳＥ
Ｑを受け、この信号に応答して、プリチャージ電位ＶＢ
Ｌを駆動信号線ＢＳＡＮ２に供給するＮＭＯＳ N3-4 を
少なくとも含んだ回路により構成される。

【００４２】さらに、回路５-3は、駆動信号線ＳＡＰの
電位と駆動信号線ＢＳＡＮ１の電位とをイコライズする
ために、制御端子にイコライズ信号ＳＥＱを受け、駆動
信号線ＳＡＰとＢＳＡＮ１との間に直列に接続された、
駆動信号線対イコライザ４５-3、および駆動信号線ＳＡ
Ｐの電位と駆動信号線ＢＳＡＮ２の電位とをイコライズ
するために、制御端子にイコライズ信号ＳＥＱを受け、
駆動信号線ＳＡＰとＢＳＡＮ２との間に直列に接続され
た、駆動信号線対イコライザ４５-4をそれぞれ持つ。

【００４３】より具体的な構成は、駆動信号線対イコラ
イザ４５-3は、ゲートにイコライズ信号ＳＥＱを受け、
この信号に応答して、駆動信号線ＳＡＰと駆動信号線Ｂ
ＳＡＮ１とを短絡させるＮＭＯＳ N4-3 を少なくとも含
んだ回路により構成される。同様に、駆動信号線対イコ
ライザ４５-4は、ゲートにイコライズ信号ＳＥＱを受
け、駆動信号線ＳＡＰと駆動信号線ＢＳＡＮ２とを短絡
させるＮＭＯＳ N4-4 を少なくとも含んだ回路により構
成される。

【００４４】上記第１の実施例に係るＤＲＡＭでは、ブ
ロックＢ１、Ｂ２毎に分割されたセンスアンプ群２１-1
および２１-2を持ち、かつブロックＢ１、Ｂ２毎にそれ
ぞれ、センスアンプドライバ・プリチャージャ回路５-1
〜５-3を設けている。この構成では、図４の動作波形図
に示されるように、データを一括して転送するカラムの
数が多い、つまり大部分のカラムで、データの一括した
転送が行われた時でも、駆動信号線ＢＳＡＮ１、ＢＳＡ
Ｎ２の電位がそれぞれ、プリチャージ電位ＶＢＬから大
きく低下することがなくなる。ドライバ・プリチャージ
ャ回路５-1〜５-3の一つが駆動するべき負荷が減少され
るためである。駆動信号線ＢＳＡＮ１、ＢＳＡＮ２の電
位がそれぞれ、プリチャージ電位ＶＢＬから大きく低下
することがなくなると、センスアンプ２の誤動作は解消
される。このため、センスアンプ２の誤動作を原因とし
た、リフレッシュカラムでのデータ破壊、という問題を
解決することができる。よって、ブロックＢ１、Ｂ２毎
にそれぞれ、センスアンプドライバ・プリチャージャ回
路５-1〜５-3を設けたことで、リフレッシュカラムでの
データの反転を防止できる、ダイナミック型ＲＡＭを得
ることができる。

【００４５】さらに上記第１の実施例に係るＤＲＡＭで
は、ブロックＢ１、Ｂ２毎に分割されたセンスアンプ群
２１-1および２１-2それぞれに、センスアンプドライバ
・プリチャージャ回路５-1〜５-3を設けただけでなく、
センスアンプの特にＮＭＯＳセンスアンプに動作電源を
与えるための駆動信号線ＢＳＡＮを、駆動信号線ＢＳＡ
Ｎ１およびＢＳＡＮ２とし、センスアンプ群２１-1およ
び２１-2毎に分割している。駆動信号線ＢＳＡＮを、セ
ンスアンプ群２１-1および２１-2毎に、駆動信号線ＢＳ
ＡＮ１および駆動信号線ＢＳＡＮ２に分割したことで、
データの一括転送時に駆動信号線ＢＳＡＮの電位がプリ
チャージ電位から低電位ＶＳＳに低下することをより効
果的に防ぐことができる。駆動信号線ＢＳＡＮをブロッ
ク毎に分割したことで、あるブロックで発生した駆動信
号線ＢＳＡＮ１、あるいはＢＳＡＮ２の電位の低下が、
異なるブロックの駆動信号線ＢＳＡＮ２、あるいはＢＳ
ＡＮ１にまで及ぶことが無くなるからである。

【００４６】また、センスアンプの特にＰＭＯＳセンス
アンプに動作電源を与えるための駆動信号線ＳＡＰにつ
いても、ブロック毎に分割されても構わないが、この実
施例では分割しないようにした。即ち、メモリセルアレ
イ１の一端から他端まで一本の駆動信号線ＳＡＰを設
け、この駆動信号線ＳＡＰには、メモリセルアレイ１の
両端部近傍に設けられた回路５-1と回路５-2とから同時
に電位を与えるだけの構成とした。この構成は、駆動信
号線ＳＡＰの電位が、高電位ＶＣＣレベルまで上昇し難
いことを確認できたために実現できたものである。即
ち、図２に示すように、転送ゲート４-1〜４-Nをそれぞ
れＮＭＯＳ１２、１３により構成することで、ＮＭＯＳ
のソースとドレインとの間の電位差に所謂“しきい値落
ち”を起こすことができる。この“しきい値落ち”によ
って、ビット線の“Ｈ”レベル側の電位は、高電位ＶＣ
Ｃレベルまで上がらない。従って、駆動信号線ＳＡＰで
は、プリチャージ電位ＶＢＬからの電位の上昇範囲が小
さくなり、相当の数のカラムを含むメモリセルアレイ１
の一端から他端まで一本の駆動信号線ＳＡＰを設けたと
しても、センスアンプの特にＰＭＯＳセンスアンプは誤
動作せずに済む。

【００４７】また、駆動信号線ＳＡＰを制御するための
回路部をセンスアンプ群間の領域に設けると、この領域
には、高電位ＶＣＣを駆動信号線ＳＡＰに供給するＰＭ
ＯＳを少なくとも含んだ回路を設けねばならない。しか
し、センスアンプ群間の領域に設けられる回路５-3か
ら、駆動信号線ＳＡＰを制御するための回路部を排除す
ることで、ＰＭＯＳを作らずに済む。即ち、回路５-3
は、ＣＭＯＳ型回路としないことで、基板に形成された
センスアンプ群間の領域に、ウェル領域を形成しなくて
良い。よって、転送ゲートをＮＭＯＳ１２、１３で構成
し、駆動信号線ＳＡＰを分割しないことで、誤動作の可
能性を低減させたまま、ＤＲＡＭをさらに高集積化する
ことができる。

【００４８】また、センスアンプ群２１-1、２１-2の間
に設けられる回路５-3にも、イコライザ４５-3および４
５-4を設けると、上記同様、駆動信号線ＢＳＡＮ１、Ｂ
ＳＡＮ２の電位をプリチャージ電位ＶＢＬから落ち難く
することができる。即ち、駆動信号線ＢＳＡＮ１の電位
と駆動信号線ＳＡＰの電位とを、回路５-1に設けられた
イコライザ４５-1と、回路５-3に設けられ、イコライザ
４５-1と並列接続されたイコライザ４５-3の２つで互い
にイコライズできるためである。同様に、駆動信号線Ｂ
ＳＡＮ２の電位と駆動信号線ＳＡＰの電位とを、回路５
-2に設けられたイコライザ４５-2と、回路５-3に設けら
れ、イコライザ４５-2と並列接続されたイコライザ４５
-4の２つで互いにイコライズできるためである。

【００４９】また、上記第１の実施例に係るダイナミッ
ク型ＲＡＭでは、カラム間干渉によるリフレッシュセル
データの破壊が防止されるだけでなく、センスアンプ２
-1〜２-Nの活性化、および非活性化のスイッチングを、
高速に行える、という効果も得ることができる。即ち、
ブロック毎にセンスアンプドライバ・プリチャージャを
分散させただけでなく、駆動信号線をも分割した設けた
ことで、ＢＳＡＮ１ドライバおよびプリチャージャ、並
びにＢＳＡＮ２ドライバおよびプリチャージャが駆動す
べき負荷容量を低減することができる。このため、駆動
信号線ＢＳＡＮ１における遅延、および駆動信号線ＢＳ
ＡＮ２における遅延がそれぞれ短縮される。このような
配線における遅延が短縮されることで、駆動信号線ＢＳ
ＡＮ１および駆動信号線ＢＳＡＮ２はともに、プリチャ
ージ電位ＶＢＬから低電位ＶＳＳへの移行、並びに低電
位ＶＳＳからプリチャージ電位ＶＢＬへの移行が高速に
行われる。駆動信号線ＢＳＡＮ１、ＢＳＡＮ２における
電位の移行が高速となれば、センスアンプ２-1〜２-Nの
活性化、および非活性化のスイッチングが、高速に行え
る。

【００５０】さらに、上記第１の実施例では、ブロック
分割数を２としたが、分割数をより多くし、ブロック内
に含まれるカラムの数ｉをより小さくすると、駆動信号
線ＢＳＡＮを介したカラム間干渉によるリフレッシュセ
ルデータの破壊を、さらに強力に防ぐことができる。以
下、これにつき説明する。

【００５１】従来の技術の欄においても説明したよう
に、カラム間干渉によるセルデータの破壊が起きやすい
のは、全カラム数Ｎのうち、大部分のカラムでデータの
一括転送を行う場合である。特にセルデータの破壊が起
きる可能性が最も高い状態は、リフレッシュカラムが、
１つだけの状態である。図４に示す動作波形図では、リ
フレッシュカラムが、カラムCOL1の１つだけとされ、セ
ルデータが破壊されやすい状態が図示されている。

【００５２】この状態では、駆動信号線ＢＳＡＮ１の電
位が、この電位を低電位ＶＳＳにしようとする（ｉ−
１）個のセンスアンプのＮＭＯＳ１４-2〜１４-iと、こ
の電位をプリチャージ電位ＶＢＬにしようとする２個の
プリチャージャＮＭＯＳ N3-1、 N3-2 とで互いに引き
合われている。

【００５３】ここで、駆動信号線ＢＳＡＮ１の電位を、
プリチャージ電位ＶＢＬ（この例ではＶＣＣ／２とす
る）からのズレが小さいと仮定し、ＮＭＯＳ１４-2〜１
４-iでは５極管動作が為され、プリチャージャＮＭＯＳ
N3-1 、 N3-2 では３極管動作が為される、ことを考え
る。さらにビット線ＢＬの電位を低電位ＶＳＳ、ビット
線ＢＢＬの電位をプリチャージ電位ＶＢＬ（ＶＣＣ／
２）と仮定する。この仮定された状態における駆動信号
線ＢＳＡＮの電位Ｖ_BSANは、

【００５４】

【数１】

【００５５】（ただし、βはＮＭＯＳの微分コンダクタ
ンス、Ｖ_thはＮＭＯＳのしきい値、Ｖ_GS-PRCはプリチャ
ージャＮＭＯＳのゲート〜ソース間電圧、Ｖ_DS-PRCはプ
リチャージャＮＭＯＳのドレイン〜ソース間電圧、Ｖ
_GS-NSAはセンスアンプのＮＭＯＳのゲート〜ソース間電
圧）という等式から、

【００５６】

【数２】

【００５７】という関係を満たす。ここで、Ｖ_BSAN＝
｛（ VCC/2）−ΔVC｝と変数変換すると、数２に示され
る式は、

【００５８】

【数３】と変形される。上記数３において、（ VCC/2）−Ｖ_thを
Ｃφとおくと、（Ｃφは定数）

【００５９】

【数４】という式が得られる。ΔＶＣは数４に示される式を解く
ことで、ｉの関数として、

【００６０】

【数５】

【００６１】と与えられる。また、数４に示される式で
は、通常、Ｃφ＞０であることを考えると、数５に示さ
れる式の右辺は、ｉについて単調増加関数である。次
に、数５に示される式で表されるΔＶＣだけ、駆動信号
線ＢＳＡＮの電位Ｖ_BSANが、プリチャージ電位ＶＢＬ
（＝ VCC/2）より低下した場合、これによって、リフレ
ッシュカラムのＮＭＯＳセンスアンプＮ２のＮＭＯＳ１
４が導通する条件は、

【００６２】

【数６】である。従って、数５に示される式、および数６に示さ
れる式の関係、かつｆ（ｉ）がｉの単調増加関数である
ことから、

【００６３】

【数７】

【００６４】を満たす最大の“ｉ”を“Ｉ”とすると、
ｉ≦Ｉが成り立つように、アレイ１の分割数Ｌを（ここ
で、Ｌ＝Ｎ／ｉ）設定すれば、リフレッシュカラムのＮ
ＭＯＳセンスアンプＮ２のＮＭＯＳ１４は導通しないこ
とになる。

【００６５】第１の実施例に係るダイナミック型ＲＡＭ
では、分割数Ｌを２としたが、実使用時には、数１〜数
７に示される式から導かれたように、分割数Ｌを大きく
し、ｉを少なくすることで、カラム間干渉が充分に防が
れ、リフレッシュセルデータが破壊される可能性を極力
無くすことができる。

【００６６】この点を鑑み、ブロック分割の他の例を示
せば、カラムの数Ｎを２５６本とし、分割数Ｌを１６
個、一つのブロックに設けられるカラムの数ｉを１６本
とする、などである。なお、一つのブロックに設けられ
るカラムの数ｉは、全てのブロックにおいて統一されな
くても良い。一つのブロックに設けられるカラムの数ｉ
は、下記数８に示される式を満足すれば、ブロック毎に
任意に設定されて良い。

【００６７】

【数８】

【００６８】（ただし、ａｉは、一つのブロックに任意
に設定されたカラムの数）次に、この発明の第２の実施
例に係るダイナミック型ＲＡＭについて説明する。

【００６９】図６は、この発明の第２の実施例に係るダ
イナミック型ＲＡＭの平面パターンを示す平面図、図７
は、図６に示す平面パターンのうち、ブロックＢ２とブ
ロックＢ３との間の領域をより詳細に示した平面図、図
８はメモリセルの構造を示す図で、（ａ）図は図６中の
８ａー８ａ線に沿う断面図、（ｂ）図は図６中の８ｂ−
８ｂ線に沿う断面図である。

【００７０】図６〜図８には、より大規模なメモリ容量
と、より多くのブロックとを持つダイナミック型ＲＡＭ
が示されている。メモリセルとして、例えば図８に示す
埋込プレート電極型のセルを有し、大規模なメモリ容量
を持つダイナミック型ＲＡＭには、図６〜図８に示すよ
うに、トランスファトランジスタのゲートであるワード
線ＷＬの他、このワード線にシャント接続された、より
低い抵抗値を持つバイパスワード線ＷＬＷを有したもの
がある。バイパスワード線ＷＬＷは、例えば１６カラム
毎にワード線ＷＬに接続される。この１６カラム毎の区
切りは、１つのブロックとされる。そして、ブロック
は、例えば１６個設定される。図６では、１６分割され
たブロックＢ１〜Ｂ１６のうち、ブロックＢ２〜Ｂ５の
４つが示されている。センスアンプ群は、ブロック毎に
設けられる。センスアンプ群は、ブロックの、カラム方
向に隣接した領域５１（以下センスアンプ群形成領域と
称す）に形成される。さらにブロック相互間には、バイ
パスワード線ＷＬＷをワード線ＷＬに接続するためのコ
ンタクト孔形成用の領域５２が設けられている。この領
域５２は、タップ領域とも呼ばれることがあるので、以
下領域５２をタップ領域と呼ぶ。

【００７１】特に図６に示されているように、従来のダ
イナミック型ＲＡＭでは、センスアンプ群形成領域５１
に挟まれ、かつタップ領域５２に隣接した領域５３に
は、トランジスタが形成されていなかった。

【００７２】この第２の実施例に係るダイナミック型Ｒ
ＡＭでは、分割されたセンスアンプドライバ・プリチャ
ージャ回路を上記領域５３に形成するようにした。図７
には、センスアンプ群形成領域５１-2と５１-3に挟ま
れ、かつタップ領域５２-2に隣接した領域５３-2に形成
されたドライバ・プリチャージャ回路５-4が特に図示さ
れている。

【００７３】この構成であると、ドライバ・プリチャー
ジャ回路を分割したためにトランジスタの数が増加した
としても、チップ面積を増やさずに済む。よって、この
発明を用いたダイナミック型ＲＡＭを、コンパクトなチ
ップとしたまま、得ることが可能になる。

【００７４】

【発明の効果】以上説明したように、この発明によれ
ば、データの一括転送が行われるカラムの数が多い場合
でも、データの転送が行われないカラムのデータの反転
を防止できる半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図２】図２は図１に示すダイナミック型ＲＡＭの回路
図。

【図３】図３は図１に示す周辺回路部の構成を示す図
で、（ａ）図はブロック図、（ｂ）図は（ａ）図中の書
き込みフラグレジスタの回路図。

【図４】図４はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭの動作波形図。

【図５】図５は図１に示すセンスアンプドライバ・プリ
チャージャ回路の回路図で、（ａ）図は回路５-1の回路
図、（ｂ）図は回路５-2の回路図、（ｃ）図は回路５-3
の回路図。

【図６】図６はこの発明の第２の実施例に係るダイナミ
ック型ＲＡＭの平面図。

【図７】図７は図６に示す平面パターンをより詳細に示
した平面図。

【図８】図８はメモリセルの構造を示す図で、（ａ）図
は図７中の８ａ−８ａ線に沿う断面図、（ｂ）図は図７
中の８ｂ−８ｂ線に沿う断面図。

【図９】図９は従来のダイナミック型ＲＡＭの回路図。

【図１０】図１０は一括して転送されるデータが少ない
時の動作波形図。

【図１１】図１１はデータを一括して転送した時の回路
の状態を示す図。

【図１２】図１２は一括して転送されるデータが多い時
の動作波形図。

【図１３】図１３はデータを一括して転送した時の回路
の状態を示す図。

【符号の説明】

１…メモリセルアレイ、２-1〜２-N…センスアンプ、３
…データラッチ回路群、３-1〜３-N…データラッチ回
路、４…転送ゲート群、４-1〜４-N…転送ゲート、５-1
〜５-3…センスアンプドライバ・プリチャージャ、２０
…ＤＱバス、２１-1，２１-2…センスアンプ群、２２…
カラムゲート群、２２-1〜２２-N…カラムゲート、３０
…周辺回路部、３１…カラムアドレスバッファ、３２…
カラムゲート、３３…書き込みフラグレジスタ、３４…
ロウアドレスバッファ、３５…ロウ系制御回路、３６…
ロウデコーダ、３７…ワード線昇圧回路、３８…ＷＷバ
ッファ、３９…転送ゲートセレクタ、５２…タップ領
域。

Claims

【特許請求の範囲】

【請求項１】Ｍ行×Ｎ列のメモリセルアレイと、前記メモリセルアレイの各列毎に設けられた、ビット線
対間の電位差を増幅するＮ個のラッチ型増幅手段と、前記Ｎ個のラッチ型増幅手段を活性化させる活性化手段
と、前記メモリセルアレイの各列毎に設けられた、データバ
スから供給されるデータを一時的に記憶しておくＮ個の
ラッチ型記憶手段と、少なくともデータの書き替えが要求された列に応ずる前
記Ｎ個のラッチ型記憶手段から前記Ｎ個のラッチ型増幅
手段に対し、前記Ｎ個のラッチ型記憶手段に一時的に記
憶されるデータ群を一括して転送させる転送手段とを具
備し、前記Ｍ行×Ｎ列のメモリセルアレイが、所望数の列を含
むＬ個のサブアレイに分割され、前記活性化手段が前記
サブアレイ毎に設けられていることを特徴とする半導体
記憶装置。
【請求項２】前記活性化手段はそれぞれ、前記Ｎ個の
ラッチ型センスアンプを駆動する手段および前記Ｎ個の
ラッチ型センスアンプをプリチャージするための手段を
含むことを特徴とする半導体記憶装置。
【請求項３】前記Ｌ個のサブアレイは互いに離隔さ
れ、前記活性化手段は、離隔されたことで生じた領域に
隣接した領域に配置されていることを特徴とする請求項
１および請求項２いずれか１項に記載の半導体記憶装
置。
【請求項４】前記Ｍ本の各行毎にＭ本のバイパスワー
ド線を有し、これらＭ本のバイパスワード線が、前記離
隔されたことで生じた領域で、メモリセルのゲートに接
続されるワード線に接続されていることを特徴とする請
求項３に記載の半導体記憶装置。
【請求項５】前記Ｎ個のラッチ型センスアンプはそれ
ぞれ、クロスカップル型の第１導電型の絶縁ゲート型Ｆ
ＥＴ対と、クロスカップル型の第２導電型の絶縁ゲート
型ＦＥＴ対とを含み、前記活性化手段は、第１導電型の絶縁ゲート型ＦＥＴ対
を駆動およびプリチャージするための第１の回路部と、
第２導電型の絶縁ゲート型ＦＥＴ対を駆動およびプリチ
ャージするための第２の回路部とを含み、前記第１の回路部および前記第２の回路部のうち、前記
第１の回路部を前記Ｌ個のサブアレイ毎に設けたことを
特徴とする請求項１乃至請求項４いずれか１項に記載の
半導体記憶装置。
【請求項６】前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項５に記載の
半導体記憶装置。