JPH08147232A - コントローラ集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵがリセット状態になっても入出力ポー
トを初期の設定状態のまま保持することができるコント
ローラ集積回路を提供する。 【構成】 本コントローラ集積回路は、入出力用のイン
ターフェースで、上記ＣＰＵのリセット信号から独立し
且つ端子の入出力方向をハード的に設定する外部信号を
保持するＩ／Ｏポート５と、上記各端子の入出力方向を
ソフト的に設定する入出力方向設定信号を保持するコン
トロールワードレジスタ４と、Ｉ／Ｏポート５の入出力
方向を設定する外部信号が入力する３本の外部信号用端
子１２〜１４と、上記外部信号と協働して入出力方向を
ソフト的あるいはハード的に設定するかを選択するＭＳ
信号が入力するＭＳ信号用端子１６とを有することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置（以
下、「ＣＰＵ」と称す。）と例えば複写機、ファクシミ
リ、自動販売機等の周辺機器の入出力インターフェース
として用いられるコントローラ集積回路に関する。

【０００２】

【従来の技術】従来の種のコントローラ集積回路は、例
えば、アドレスデコーダ、コントロールロジック回路、
データバスバッファ、コントロールワードレジスタ、入
出力（ＩＯ）ポートとを有し、予めＣＰＵからのソフト
命令に基づいてコントロールワードレジスタに各ポート
アドレスの入出力方向のいずれかをプログラマブルに書
き込み、各Ｉ／Ｏポートを入出力のいずれかに設定でき
るようにしてある。

【０００３】従って、従来のコントローラ集積回路を用
いてＣＰＵに書き込まれたデータを出力する場合には、
ＣＰＵからの出力要求によりデータ信号がコントローラ
集積回路のデータバスバッファに入力すると、予めソフ
ト的にコントロールワードレジスタに出力として設定さ
れた各Ｉ／Ｏポートからデータ信号が出力して各ポート
の端子に接続された周辺機器が駆動する。逆に、周辺機
器からデータ信号をＣＰＵに入力して書き込む場合に
は、ＣＰＵからの入力要求により予めソフト的に設定さ
れた各Ｉ／Ｏポートの端子から周辺機器のデータ信号が
入力し、このＩ／Ｏポートのデータ信号を読み出すよう
にしてある。また、従来のコントローラ集積回路を組み
込む場合には、例えば８６系のＣＰＵに接続するコント
ローラ集積回路と６８系のＣＰＵに接続するコントロー
ラ集積回路を使い分けている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
コントローラ集積回路の場合には、ＣＰＵからのアドレ
ス信号に基づいて所定のコントロールワードレジスタを
選択し、このコントロールワードレジスタのポートアド
レスに対してＩ／Ｏポートの入出力方向のいずれかをそ
れぞれソフト的に書き込むようにしてあるため、例えば
何等かの理由でＣＰＵがリセットされると、コントロー
ラ集積回路にリセット信号が入力し、コントロールワー
ドレジスタなどが初期の入力状態に戻ってしまい、各Ｉ
／Ｏポートを元の入出力状態に戻す場合には再度コント
ロールワードレジスタに対して各Ｉ／Ｏポートの入出力
方向を設定し直さなくてはならないという課題があっ
た。

【０００５】また、従来のコントローラ集積回路の場合
には、特定のＣＰＵに対してのみ用いることができるよ
うにしてあるため、ＣＰＵの種類に応じてそれぞれのＣ
ＰＵに適したコントローラ集積回路を選択しなくてはな
らず、入出力インターフェース素子としての汎用性に欠
けるという課題があった。

【０００６】本発明は、上記課題を解決するためになさ
れたもので、ＣＰＵがリセット状態になっても入出力ポ
ートを初期の設定状態のまま保持することができるコン
トローラ集積回路を提供すると共に、例えば８６系のＣ
ＰＵと６８系のＣＰＵの双方に適用できる汎用性のある
コントローラ集積回路を提供することを目的としてい
る。

【０００７】

【課題を解決するための手段】本発明の請求項１に記載
のコントローラ集積回路は、入出力用の複数の端子を有
し、中央演算処理装置と周辺機器の間でデータ信号の入
出力を制御するコントローラ集積回路において、上記中
央演算処理装置のリセット信号から独立し且つ上記各端
子の入出力方向をハード的に設定する外部信号を保持す
る入出力方向保持用レジスタと、上記各端子の入出力方
向を上記中央演算処理装置からの信号に基づいてソフト
的に設定する入出力方向設定信号を保持する内部レジス
タと、上記入出力保持用レジスタの入出力方向を設定す
る外部信号が入力する複数の外部信号用端子と、上記外
部信号と協働して入出力方向をソフト的に設定するかハ
ード的に設定するかを選択するモード選択信号が入力す
るモード選択用端子とを有するものである。

【０００８】また、本発明の請求項２に記載のコントロ
ーラ集積回路は、入出力用の複数の端子を有し、中央演
算処理装置と周辺機器の間でデータ信号の入出力を制御
するコントローラ集積回路において、上記中央演算処理
装置のリセット信号から独立し且つ上記各端子の入出力
方向をハード的に設定する外部信号を保持する入出力方
向保持用レジスタと、上記各端子の入出力方向を上記中
央演算処理装置からの信号に基づいてソフト的に設定す
る入出力方向設定信号を保持する内部レジスタと、上記
入出力保持用レジスタの入出力方向を設定する外部信号
が入力する複数の外部信号用端子と、上記外部信号と協
働して入出力方向をソフト的に設定するかハード的に設
定するかを選択するモード選択信号が入力する第１モー
ド選択用端子と、上記各端子の入出力のいずれかを要求
する信号が入力する一対の入出力要求用端子と、中央演
算処理装置の種類を選択し且つ選択された中央演算処理
装置に即して上記各入出力要求用端子の機能を変更する
モード選択信号が入力する第２モード選択用端子とを有
するものである。

【０００９】

【作用】本発明の請求項１に記載の発明によれば、モー
ド選択用端子にソフトモードを選択するモード選択信号
が入力した場合には、中央演算処理装置から内部レジス
タにデータ信号として入出力方向設定信号が入力すると
その信号を予め指定された内部レジスタに保持し、内部
レジスタに対して複数の端子の入出力方向をソフト的に
設定するとができる。また、モード選択用端子にハード
モードを選択するモード選択信号が入力した場合には、
複数の外部信号用端子に外部信号が入力し、これらの外
部信号により指定された入出力保持用レジスタに入出力
方向をハード的に設定することができる。ハード的に入
出力方向が設定されると、入出力保持用レジスタは中央
演算処理装置のリセット信号から独立しているため、リ
セット信号によりコントローラ集積回路が入力状態にな
っても入出力保持用レジスタはリセット前の外部信号に
よって設定された状態を保持することができる。

【００１０】また、本発明の請求項２に記載の発明によ
れば、コントローラ集積回路を実装した後、第２モード
選択用端子から第２モード選択信号が入力して８６系ま
たは６８系の中央演算処理装置を選択し、その中央演算
処理装置に即したモードを選択すと、一対の入出力要求
用端子は選択された中央演算処理装置に応じてそれぞれ
の機能が変更される。また、第１モード選択用端子にソ
フトモードを選択するモード選択信号が入力した場合に
は、中央演算処理装置から内部レジスタにデータ信号と
して入出力方向設定信号が入力するとその信号を予め指
定された内部レジスタに保持し、内部レジスタに対して
複数の端子の入出力方向をソフト的に設定するとができ
る。更に、第１モード選択用端子にハードモードを選択
するモード選択信号が入力した場合には、複数の外部信
号用端子に外部信号が入力し、これらの外部信号により
指定された入出力保持用レジスタに入出力方向をハード
的に設定することができる。ハード的に入出力方向が設
定されると、入出力保持用レジスタは中央演算処理装置
のリセット信号から独立しているため、リセット信号に
よりコントローラ集積回路が入力状態になっても入出力
保持用レジスタはリセット前の外部信号によって設定さ
れた状態を保持することができる。

【００１１】

【実施例】以下、図１〜図１０に示す実施例に基づいて
本発明を説明する。本実施例のコントローラ集積回路
は、図示しないマイクロプロセッサユニット（ＭＰＵ）
と周辺機器の間に接続され、ＭＰＵと周辺機器との間で
８ビットのデータ信号Ｄ0〜Ｄ7の受渡しを行なう８ビッ
トの入出力用インターフェース素子として構成されてい
る。即ち、コントローラ集積回路は、図１に示すよう
に、ＭＰＵを構成するＣＰＵに接続されたデータバスバ
ッファ１及びアドレスデコーダ２と、アドレスデコーダ
２に接続された負論理回路として構成されたコントロー
ラロジック回路３と、このコントローラロジック回路３
からの制御信号が入力する内部レジスタとしてのコント
ロールワードレジスタ（ＣＷＲ）４及び入出力保持用レ
ジスタとしての入出力（Ｉ／Ｏ）ポート５と、ＭＰＵを
構成するＣＰＵと周辺機器との間でデータ信号Ｄ0〜Ｄ7
の受渡しを行なう通路となる８ビットのデータバス６と
を備えている。

【００１２】そして、上記コントロールワードレジスタ
４は、上述のようにＣＷＲ(0)〜ＣＷＲ(3)の４箇所のレ
ジスタからなっており、また、Ｉ／Ｏポート５はＩ／Ｏ
ポート(1)〜(9)の９箇所のレジスタからなっている。そ
して、Ｉ／Ｏポート(1)〜(9)はいずれも８ビットの信号
が入出力するように８本の入出力端子（図示せず）を有
し、各Ｉ／Ｏポート(1)〜(9)の入出力端子に周辺機器の
モータやランプ等の駆動機器などが接続され、これらの
駆動機器がビット信号により駆動するようにしてある。
そして、各Ｉ／Ｏポート(1)〜(8)の出力電圧は３.２ｍ
Ａであるが、Ｉ／Ｏポート(9)は出力電圧が１２.０ｍＡ
に設定され、他のポートよりも高い電流で周辺機器を駆
動できるようにしてある。

【００１３】また、上記データバスバッファ１は、ＣＰ
Ｕと周辺機器との間でデータ信号Ｄ0〜Ｄ7の入出力タイ
ミングを調整するものであり、また、上記アドレスデコ
ーダ２はＣＰＵから入力するアドレス信号Ａ0、Ａ1、Ａ
2、Ａ3を解読し、解読されたアドレス信号Ａ0、Ａ1、Ａ
2、Ａ3と後述のモードなどを設定する信号（コントロー
ルワード）と協働して４箇所のＣＷＲ(0)〜(3)のいずれ
か一つを選択したり、９箇所のＩ／Ｏポート(1)〜(9)の
いずれか一つを選択するようにしてある。

【００１４】上記コントローラロジック回路３は負論理
回路として構成され、このコントローラロジック回路３
には、ＣＰＵから初期設定用のリセット信号が入力する
リセット信号入力端子７と、データバス６を開閉するチ
ップセレクト（ＣＳ）信号が入力するＣＳ入力端子８
と、周辺機器のデータ信号Ｄ0〜Ｄ7の読み取り（入力）
を要求する読み取り（ＲＤ）信号が入力するＲＤ入力端
子９と、ＣＰＵのデータ信号Ｄ0〜Ｄ7の書き込み（出
力）を要求する書き込み（ＷＲ）信号が入力するＷＲ入
力端子１０とが接続されている。これらの信号はアクテ
ィブローの制御信号としてコントローラロジック回路３
に入力し、コントローラロジック回路３及びアドレスバ
ス１１を介してデータバスバッファ１、コントロールワ
ードレジスタ４及びＩ／Ｏポート５を制御するようにし
てある。また、コントロールワードレジスタ４にはアド
レスバス１１を介してＩ／Ｏポート５が接続され、コン
トロールワードレジタ４を介してそれぞれに割り当てら
れたＩ／Ｏポート５を制御するようにしてある。

【００１５】そして、上記各信号は以下のような機能を
有し、上述したアドレス信号Ａ0、Ａ1、Ａ2、Ａ3との組
み合わせによりコントロールワードレジスタ４及びＩＯ
ポート５を制御するようにしている。例えば、リセット
信号がＬレベル信号の時にはコントローラ集積回路が初
期状態に設定され、ＣＳ信号がＬレベル信号の時にはデ
ータバス６を開放してＭＰＵとのデータ信号Ｄ0〜Ｄ7の
受渡しを行なうようにしてある。また、ＲＤ信号がＬレ
ベル信号でＷＲ信号がＨレベル信号の時には周辺機器か
ら各ポート５に入力する所定のデータ信号Ｄ0〜Ｄ7が読
み出され、ＷＲ信号がＬレベル信号でＲＤ信号がＨレベ
ル信号の時にはＣＰＵのデータがデータバス６を介して
各コントロールワードレジスタ４及び各Ｉ／Ｏポート５
へ所定のデータ信号Ｄ0〜Ｄ7を書き込み、Ｉ／Ｏポート
５から周辺機器にそのデータ信号Ｄ0〜Ｄ7を出力するよ
うにしてある。これらの信号を図５の（ａ）、（ｂ）に
示すように組み合わせて各Ｉ／Ｏポート(1)〜(9)をそれ
ぞれ選択し、ＣＰＵからの入出力設定用信号に基づいて
ＣＰＵを入力動作あるいは出力動作に制御することがで
きるようになっている。

【００１６】また、上記コントローラロジック回路３
は、図１に示すように、３本の外部信号用端子１２、１
３、１４を有し、ＣＰＵから独立したＩＯＳ0信号、Ｉ
ＯＳ1信号、ＩＯＳ2信号が外部信号として各外部信号用
端子１２、１３、１４入力するようにしてある。そし
て、これらのＩＯＳ0信号、ＩＯＳ1信号、ＩＯＳ2信号
によってＩ／Ｏポート(1)〜(9)の入出力方向がハード的
に設定できるようにしてある。更に、コントローラロジ
ック回路３にはモードセレクタ１５が接続され、このモ
ードセレクタ１５のモード選択（ＭＳ）用端子１６にＭ
Ｓ信号が入力するようにしてある。このモードセレクタ
１５のＭＳ信号によって図２の（ａ）に示すように入出
力方向をソフト的に設定するソフトモードとハード的に
設定するハードモードとが適宜選択できるようにしてあ
る。そして、ＭＳ信号がＬレベル信号で外部信号が全て
Ｌレベル信号の時にはソフトモードが選択され、その他
の場合にはハードモードが選択されるようにしてある。
また、ハードモードには２つのモードがあり、ＭＳ信号
のＬレベル信号またはＨレベル信号の違いによってハー
ドモードとハードモードを選択できるようにしてあ
る。

【００１７】そして、上記コントロールワードレジスタ
４を構成するＣＷＲ(0)〜ＣＷＲ(3)は、アドレス信号Ａ
0、Ａ1、Ａ2、Ａ3によってそれぞれを選択するようにな
っている。これらのＣＷＲ(0)〜ＣＷＲ(3)には図４に示
すようにポートアドレスが形成され、これらのポートア
ドレスにＣＰＵの入出力設定用信号をＬレベル信号（出
力方向）またはＨレベル信号（入力方向）として各ＣＷ
Ｒ(0)〜(3)のポートアドレスに書き込んでそれぞれに割
り当てられたＩ／Ｏポート（図１、図３参照）の入出力
方向をＣＰＵからソフト的に設定するようにしてある。

【００１８】図２（ａ）、図４に示すように、上記ＣＷ
Ｒ(0)はＩ／Ｏポート(8)の入出力方向を設定するレジス
タで、ビット単位またはニブル（４ビット）単位で入出
力方向を設定できるようにしてある。上記ＣＷＲ(1)は
Ｉ／Ｏポート(1)〜(3)の入出力方向を設定するレジスタ
で、しかもＩ／Ｏポート(2)についてはニブル単位また
は８ビット単位で入出力方向を設定でき、他のＩ／Ｏポ
ート(1)、(3)については８ビット単位でしか設定できな
いようにしてある。上記ＣＷＲ(2)はＩ／Ｏポート(4)〜
(6)の入出力方向を設定するレジスタで、Ｉ／Ｏポート
(5)についてはニブル単位または８ビット単位で入出力
方向を設定でき、他のＩ／Ｏポート(4)、(6)については
８ビット単位でしか設定できないようにしてある。更
に、上記ＣＷＲ(3)はＩ／Ｏポート(7)及び(9)の入出力
方向を設定するレジスタで、各Ｉ／Ｏポート(7)、(9)に
は８ビット単位でしか入出力方向を設定できないように
してある。

【００１９】次に、Ｉ／Ｏポート５の入出力を設定する
方法について説明する。ソフトモードを選択する場合に
は、図２（ａ）に示すようにモードセレクタ１５のＭＳ
信号をＬレベル信号とし、更にＩＯＳ0信号、ＩＯＳ1信
号、ＩＯＳ2信号をＬレベル信号にする。これによりコ
ントローラ集積回路はソフトモードになる。次いで、図
５の（ｂ）に示すようにＣＳ信号をＬ、ＲＤ信号をＨ、
ＷＲ信号をＬにしてＣＰＵのデータ信号Ｄ0〜Ｄ7を書き
込める状態に設定する。その後、ＣＰＵからアドレス信
号Ａ0、Ａ1、Ａ2、Ａ3を図５の（ｂ）に対応するＬ、Ｈ
の組み合わせでアドレスデコーダ２に出力するとその組
み合わせをアドレスデコーダ２により解読し、コントロ
ーラロジック回路３を介して各Ｉ／Ｏポート(1)〜(9)及
び各ＣＷＲ(0)〜(3)をそれぞれ図５の（ｂ）で示すよう
に指定する。更に、ＣＳ信号及びＷＲ信号をＬに設定
し、データバスを介して８ビットの入出力設定用信号を
Ｌレベル信号、Ｈレベル信号のコントロールワードとし
てＣＰＵから出力して図４に示す各ＣＷＲ(0)〜ＣＷＲ
(3)に書き込んでそれぞれに対応するＩ／Ｏポート(1)〜
(9)の入出力方向を設定する。これにより、ＣＳ信号を
Ｌ、ＲＤ信号をＬ、ＷＲ信号をＨにすればＣＰＵから入
力要求によって周辺機器のデータをデータバスを介して
入力用Ｉ／Ｏポートからデータ信号Ｄ0〜Ｄ7としてＣＰ
Ｕへ入力し、ＣＳ信号をＬ、ＲＤ信号をＨ、ＷＲ信号を
ＬにすればＣＰＵから出力要求があればＣＰＵのデータ
を出力用Ｉ／Ｏポートからデータ信号Ｄ0〜Ｄ7として周
辺機器へ出力する。

【００２０】また、ハードモードを選択する場合に
は、図２（ａ）に示すように、モードセレクタ１５のＭ
Ｓ信号をＨレベル信号とすれば、ＩＯＳ0信号、ＩＯＳ1
信号、ＩＯＳ2信号をＬレベル信号またはＨレベル信号
のいずれに設定しても良い。これらの外部信号の組み合
わせにより直接Ｉ／Ｏポート(1)〜(7)の入出力方向を図
６の（ｂ）に示すように設定することができる。そし
て、各Ｉ／Ｏポート(1)〜(7)は図６の（ａ）、（ｂ）に
示すようにそれぞれ一括して入力方向または出力方向の
いずれかに設定するようにしてある。これらの各Ｉ／Ｏ
ポート(1)〜(7)の入出力方向はＩＯＳ0信号、ＩＯＳ1信
号、ＩＯＳ2信号のＨとＬを組み合わせにより図６の
（ｂ）で示すように設定することができる。但し、Ｉ／
Ｏポート(8)は上述のようにＣＷＲ(0)によってソフト的
に入出力方向が設定され、Ｉ／Ｏポート(9)は常時出力
に設定される。コントローラ集積回路をハードモード
に設定した場合には、ＣＰＵから独立した外部信号、Ｉ
ＯＳ0信号、ＩＯＳ1信号、ＩＯＳ2信号により各Ｉ／Ｏ
ポート(1)〜(7)の入出力方向を設定するようにしてある
ため、ＣＰＵをリセットし、そのリセット信号がコント
ローラ集積回路に入力してもソフトモードの場合とは異
なり、各Ｉ／Ｏポート(1)〜(7)は初期設定の状態をその
まま維持することができる。

【００２１】また、ハードモードを選択する場合に
は、図２の（ａ）に示すようにモードセレクタ１５のＭ
Ｓ信号をＬレベル信号に設定すれば、ＩＯＳ0信号、Ｉ
ＯＳ1信号、ＩＯＳ2信号はソフトモード以外の状態、即
ち、全ての外部信号がＬレベル信号となる場合以外の状
態であれば良い。この場合には、図６の（ａ）、（ｂ）
に示すようにＩ／Ｏポート(1)も常に入力状態に設定さ
れる以外はハードモードと同様に各Ｉ／Ｏポートの入
出力方向が設定される。この場合にも、ハードモード
と同様にリセット信号に左右されることなくリセット後
も初期の設定状態をそのまま維持することができる。

【００２２】以上説明したように本実施例によれば、Ｃ
ＰＵのリセット信号から独立し且つ複数の入出力用端子
の入出力方向をハード的に設定する外部信号（ＩＯＳ0
信号、ＩＯＳ1信号、ＩＯＳ2信号）が入力する外部信号
用端子１２、１３、１４を設けると共にハードモードと
ソフトモードを選択するモードセレクタ１５を設けたた
め、ＣＰＵがリセットされて初期状態に戻ってもコント
ローラ集積回路のＩ／Ｏポート(1)〜(7)及び(9)はリセ
ットされることなく、初期の設定状態をそのまま維持す
るとができ、リセットの度毎に入出力方向を設定し直す
必要がない。

【００２３】また、本発明の他の実施例のコントローラ
集積回路は、図８、図２の（ｂ）に示すように、上記実
施例のものと同様に、リセット信号から独立した外部信
号（ＩＯＳ0信号、ＩＯＳ1信号、ＩＯＳ2信号）が入力
する端子１２、１３、１４及びこの外部信号と協働して
ソフトモード、ハードモードのいずれかを選択するＭＳ
0信号が入力する第１モード選択用端子１６を有してい
るが、本実施例の場合にはハードモードは一つの態様し
かない点で上記実施例とは相違している。更に、上記実
施例と大きく異なるのは、本実施例のコントローラ集積
回路は複数種（本実施例では２種類）のＣＰＵに対応で
き、汎用性の高い入出力用インターフェースとして構成
されている点にある。

【００２４】即ち、本実施例のコントローラ集積回路の
モードセレクタ１５には図８に示すようにＣＰＵを選択
するＭＳ1 号が入力する第２モード選択用端子１７が接
続されている。そして、８６系のＣＰＵの時にはＭＳ1
号をＬレベル信号とし、６８系のＣＰＵの時にはＭＳ1
信号をＨレベル信号にするようにしてある。そして、８
６系のＣＰＵを選択した時には図９の（ａ）、（ｂ）に
示すようにＲＤ入力端子９にはＲＤ信号が入力し、ＷＲ
入力端子１０にはＷＲ信号が入力して上記実施例と同様
に機能を果たすようにしてある。更に、図９の（ａ）、
（ｂ）に示すようにアドレス信号Ａ0、Ａ1、Ａ2、Ａ3に
よって指定された各Ｉ／Ｏポート(1)〜(9)からデータ信
号を読み取り、各ＣＷＲ(0)〜(3)あるいは各Ｉ／Ｏポー
ト(1)〜(9)にデータ信号を書き込むようにしてある。

【００２５】しかし、ＭＳ1信号をＨに設定して６８系
のＣＰＵを選択した時には図１０の（ａ）、（ｂ）に示
すようにＲＤ入力用端子の機能がＲＷ入力用端子に変更
され、ＲＤ信号、ＷＲ信号の双方が入力する機能を有
し、ＷＲ入力用端子の機能がＲＤ信号あるいはＲＷ信号
の入力を許可するイネーブル（ＭＥＮ）信号が入力する
機能を有するようにしてある。そして、ＲＷ信号がＨで
ＭＥＮ信号がＬの時には各Ｉ／Ｏポート(1)〜(9)からデ
ータ信号を読み取り、ＲＷ信号がＬでＭＥＮ信号がＬの
時には各ＣＷＲ(0)〜(3)あるいは各Ｉ／Ｏポート(1)〜
(9)にデータ信号を書き込むようにしてある。

【００２６】以上説明したように本実施例によれば、Ｍ
Ｓ0 号を用いれば上記実施例と同様にソフトモードとハ
ードモードのいずれかを選択し、ハードモードの場合に
は上記実施例に準じた作用効果を期することができる。
更に、本実施例では第２ＭＳ信号を用いれば８６系のＣ
ＰＵにも６８系のＣＰＵにも適用でき、入力インターフ
ェースとしての汎用性を高めることができる。

【００２７】尚、本発明は上記各実施例に何等制限され
るものでないことは言うまでもない

【００２８】

【発明の効果】以上説明したように本発明の請求項１に
記載の発明によれば、ＣＰＵのリセット信号から独立し
且つ複数の入出力用端子の入出力方向をハード的に設定
する外部信号が入力する外部信号用端子を設けると共に
ハードモードとソフトモードを選択するモード選択信号
用端子を設けたため、ＣＰＵがリセット状態になっても
入出力ポートを初期の設定状態のまま保持することがで
きるコントローラ集積回路を提供することができる。

【００２９】また、本発明の請求項２に記載の発明によ
れば、ＣＰＵのリセット信号から独立し且つ複数の入出
力用端子の入出力方向をハード的に設定する外部信号が
入力する外部信号用端子を設けると共にハードモードと
ソフトモードを選択するモード選択信号が入力する第１
モード選択信号用端子及び複数のＣＰＵのいずれかを選
択できるモード選択信号が入力する第２モード選択用端
子を設けたため、ＣＰＵがリセット状態になっても入出
力ポートを初期の設定状態のまま保持することができ、
しかも、例えば８６系のＣＰＵと６８系のＣＰＵの双方
に適用できる汎用性のあるコントローラ集積回路を提供
することができる。

【図面の簡単な説明】

【図１】本発明のコントローラ集積回路の一実施例を示
すブロック図である。

【図２】図１に示すコントローラ集積回路においてソフ
トモード及びハードモードを選択する場合のＭＳ信号及
び外部信号の状態を示す一覧表で、同図（ａ）は第１の
実施例のものであり、同図（ｂ）は第２の実施例のもの
である。

【図３】図１に示すコントローラ集積回路のコントロー
ルワードレジスタの機能を示す一覧表である。

【図４】図１に示すコントローラ集積回路のコントロー
ルワードレジスタのレジスタを示す概念図である。

【図５】図１に示すコントローラ集積回路のコントロー
ルワードレジスタによるソフトモードによって設定され
るＩ／Ｏポートの入出力方向を示す一覧表である。

【図６】同図（ａ）は図１に示すコントローラ集積回路
の外部信号の機能を示す一覧表であり、同図（ｂ）は外
部信号によるハードモードによって設定されるＩ／Ｏ
ポートの入出力方向を示す一覧表である。

【図７】同図（ａ）は図１に示すコントローラ集積回路
の外部信号の機能を示す一覧表であり、同図（ｂ）は外
部信号によるハードモードによって設定されるＩ／Ｏ
ポートの入出力方向を示す一覧表である。

【図８】本発明のコントローラ集積回路の他の実施例を
示すブロック図である。

【図９】図８に示すコントローラ集積回路を８６系のＣ
ＰＵに適用した場合のコントロールワードレジスタによ
るソフトモードによって設定されるＩ／Ｏポートの入出
力方向を示す一覧表である。

【図１０】図８に示すコントローラ集積回路を６８系の
ＣＰＵに適用した場合のコントロールワードレジスタに
よるソフトモードによって設定されるＩ／Ｏポートの入
出力方向を示す一覧表である。

【符号の説明】

４ コントロールワードレジスタ（内部レジスタ） ５ Ｉ／Ｏポート（入出力方向保持用レジスタ） ７ リセット信号入力用端子 ８ ＲＤ信号入力用端子（入出力要求用端子） ９ ＷＲ信号入力用端子（入出力要求用端子） １２ 外部信号用端子 １３ 外部信号用端子 １４ 外部信号用端子 １６ ＭＳ用端子（モード選択用端子、第１モード選
択用端子） １７ 第２ＭＳ用端子（第２モード選択用端子）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 余宮 孝一 東京都港区赤坂５丁目３番16号 東京エレ クトロン株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入出力用の複数の端子を有し、中央演算
   処理装置と周辺機器の間でデータ信号の入出力を制御す
   るコントローラ集積回路において、 上記中央演算処理装置のリセット信号から独立し且つ上
   記各端子の入出力方向をハード的に設定する外部信号を
   保持する入出力方向保持用レジスタと、 上記各端子の入出力方向を上記中央演算処理装置からの
   信号に基づいてソフト的に設定する入出力方向設定信号
   を保持する内部レジスタと、 上記入出力保持用レジスタの入出力方向を設定する外部
   信号が入力する複数の外部信号用端子と、 上記外部信号と協働して入出力方向をソフト的に設定す
   るかハード的に設定するかを選択するモード選択信号が
   入力するモード選択用端子とを有することを特徴とする
   コントローラ集積回路。
2. 【請求項２】 入出力用の複数の端子を有し、中央演算
   処理装置と周辺機器の間でデータ信号の入出力を制御す
   るコントローラ集積回路において、 上記中央演算処理装置のリセット信号から独立し且つ上
   記各端子の入出力方向をハード的に設定する外部信号を
   保持する入出力方向保持用レジスタと、 上記各端子の入出力方向を上記中央演算処理装置からの
   信号に基づいてソフト的に設定する入出力方向設定信号
   を保持する内部レジスタと、 上記入出力保持用レジスタの入出力方向を設定する外部
   信号が入力する複数の外部信号用端子と、 上記外部信号と協働して入出力方向をソフト的に設定す
   るかハード的に設定するかを選択するモード選択信号が
   入力する第１モード選択用端子と、 上記各端子の入出力のいずれかを要求する信号が入力す
   る一対の入出力要求用端子と、 中央演算処理装置の種類を選択し且つ選択された中央演
   算処理装置に即して上記各入出力要求用端子の機能を変
   更するモード信号が入力する第２モード選択用端子とを
   有することを特徴とするコントローラ集積回路。