JPH08147987A - メモリの誤消去防止回路 - Google Patents

Abstract

(57)【要約】 【目的】 誤消去を防止し、データを消去する際の信頼
性を向上させる。 【構成】 複数の消去コマンドの内の最後の消去コマン
ドが入力されてから消去動作が完了するまでの所定時間
の経過を判定する時間経過判定手段と、該時間経過判定
手段により判定した前記所定時間の経過中にコマンドの
入力があるか否かを判定する所定時間内データ入力判定
手段と、該所定時間内データ入力判定手段により前記所
定時間内にコマンドの入力があると判定されたときには
書き込まれているデータの前記消去コマンドによる消去
が行われないように制御を行う制御手段とを備えたメモ
リの誤消去防止回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリアルに入力され
た複数回の消去コマンドを基にメモリに書き込まれてい
るデータの消去を行う際の誤消去を防止するためのメモ
リの誤消去防止回路に関するものである。

【０００２】

【従来の技術】図１５は、例えば三菱半導体データブッ
ク メモリＲＯＭ編，第５−３頁，１９９１年９月発行
に示された従来のフラッシュＥＥＰＲＯＭ（以下、フラ
ッシュメモリという）の構成を示すブロック図である。
図において、１はシリアル入出力回路とそれを制御する
ための制御回路からなるシリアル入出力部、２はパラレ
ル入出力回路、３はフラッシュメモリ部である。このフ
ラッシュメモリ部３は、Ｘデコーダ４とＹデコーダ５と
メモリセル６とセンスアンプおよび入出力バッファ７と
コマンドラッチ回路８と制御回路９とアドレスバス１１
とデータバス１２と制御信号線１３などを有している。
コマンドラッチ回路８および制御回路９によりコマンド
制御回路１０が構成されている。

【０００３】このフラッシュメモリに対して読み出し，
書き込み，消去を行うに際しては、アドレス，データ，
制御信号の入出力方法としてシリアル入出力方式とパラ
レル入出力方式とがある。シリアル入出力方式ではスイ
ッチ１４が導通し、シリアルクロック入力端子１５から
入力されるシリアルクロック信号に同期してシリアル入
出力部１のシリアル入出力回路を介してシリアルデータ
入出力端子１６によりデータの入出力が行われる。パラ
レル入出力方式では、スイッチ１７が導通し、パラレル
入出力回路２を介してアドレス入力端子１８およびデー
タ入出力端子１９によりデータの入出力が行われる。

【０００４】これらの２つの方式で異なる点は、アドレ
スやコマンドなどのデータの入出力方法のみであり、パ
ラレル入出力方式はアドレス入力端子１８やデータ入出
力端子１９の数がビット数分あり、データが並列に入出
力できるのに対して、シリアル入出力方式では、シリア
ルデータ入出力端子１６が１本のみでありシリアルクロ
ック信号に同期してデータの入出力を行う。いずれの方
法においてもデータバス１２へ入力されたコマンドは、
コマンドラッチ回路８にラッチされる。ラッチされた内
容は制御回路９へ出力され、そのコマンドを基に次にど
のような処理が必要であるかを判断する。そして、その
コマンドを実行するためにアドレスやデータなど必要な
情報および制御信号などがアドレスに関してはアドレス
バス１１、ソフトウェアコマンドなどのデータはデータ
バス１２から入力され、指定した操作が行われる。

【０００５】以下、フラッシュメモリに対して書き込み
を行う場合を例にして動作について説明する。書き込み
のコマンドがデータバス１２へ入力された場合、最初に
そのコマンドはコマンドラッチ回路８にラッチされる。
次に、書き込みを行いたいアドレスをアドレスバス１１
へ入力し、データバス１２からデータを送ることにより
フラッシュメモリに対してデータの書き込みが行われ
る。

【０００６】次に、消去を行う際の動作について説明す
る。書き込みの場合と同様にまず最初は消去コマンドが
データバス１２より入力されコマンドラッチ回路８にラ
ッチされる。ただし、消去を行おうとする場合は誤消去
を防止するために、消去コマンドを連続して２回入力す
る。消去コマンドが２回続けてコマンドラッチ回路８に
ラッチされることでデータの消去が実行されるようにな
っている。

【０００７】以上、シリアル入出力方式およびパラレル
入出力方式どちらにも共通であるデータバス１２にコマ
ンドが入力されてから実行されるまでの過程を説明して
きたが、次に図１６を用いて外部からシリアルに入力さ
れたコマンドやアドレスさらにデータなどがコマンドラ
ッチ回路８へ出力されるまでの過程について説明する。

【０００８】図１６は、主にシリアル入出力部１のシリ
アル入出力回路の構成を示すものである。図において、
２１はシリアルデータレジスタであり、シリアルクロッ
ク信号に同期してシリアルデータ入出力端子１６から入
力されたデータを一時格納するレジスタである。このシ
リアルデータレジスタ２１には、一番最初に必ずコマン
ドが格納される。２２はシリアルデータレジスタ２１に
格納されたコマンドをデコードし、その内容により制御
信号を生成する制御回路、２３はアドレスを一時格納す
るアドレスレジスタ、２４はコマンドやデータを一時格
納するデータレジスタ、２５，２６はそれぞれスイッチ
であり、シリアルデータレジスタ２１に格納されたデー
タをアドレスレジスタ２３やデータレジスタ２４へ格納
する際にＯＮ／ＯＦＦするスイッチである。２７と２８
もスイッチであり、アドレスレジスタ２３やデータレジ
スタ２４に格納されているデータをコマンド制御回路１
０へ出力させる際にＯＮ／ＯＦＦするスイッチである。
また、２９はスイッチ２５，２６のＯＮ／ＯＦＦを制御
する制御信号が出力される信号線、３０はスイッチ２
７，２８のＯＮ／ＯＦＦを制御する制御信号が出力され
る信号線である。スイッチ２７，２８は、前記信号線３
０に出力される制御信号の立ち下がりでＯＮする。これ
らスイッチ２４，２５およびスイッチ２７，２８は、シ
リアルデータレジスタ２１へ格納されたコマンドの内容
に応じてＯＮあるいはＯＦＦの制御が行われる。

【０００９】ただし、信号線３０に出力された制御信号
は、入力されたコマンドの内容によりスイッチ２７やス
イッチ２８のＯＮ，ＯＦＦの制御内容が異なる。その制
御方法を図１７および図１８を用いて説明する。図１７
は制御回路２２の構成を示すブロック図である。図にお
いて、４１はデコーダおよび制御信号生成回路、４２は
信号線３０に出力される制御信号の元になる信号が出力
される信号線、４３は信号線４２へ出力される信号を分
周する分周回路、４４はコマンドの内容により信号線４
２に出力された信号を信号線３０あるいは分周回路４３
いずれへ出力するかを選択するスイッチ、ＷＥ１，ＷＥ
２は分周回路４３から信号線３０へ出力される制御信号
である。

【００１０】前述のように、入力されたコマンドが消去
コマンドの場合は２回のコマンド入力が必要である。ま
た、２回目のコマンドは別の経路を通って信号線３０へ
制御信号として伝達される。１回目の消去コマンドが入
力されると、スイッチ４４は分周回路４３側の端子４８
へ接続され、信号線４２に出力された信号は分周回路４
３へ入力され、この結果、分周回路４３から信号線３０
へ制御信号ＷＥ１が出力されることになる。次に、２回
目の消去コマンドが入力されると、スイッチ４４は再度
分周回路４３側の端子４８へ接続するが、分周回路４３
で分周され信号線３０へ出力される制御信号はＷＥ２と
なる。消去コマンド以外のコマンドが入力された場合に
は、スイッチ４４は信号線３０側の端子４７へ接続さ
れ、信号線４２に出力された信号はそのまま信号線３０
へスイッチ２７，２８の制御信号として伝達される。

【００１１】図１８に、消去コマンドが入力された場合
のタイミングチャートを示す。消去コマンドの１回目が
入力されると同図（ａ）に示す信号線４２へ出力される
信号が１回立ち下がる。このとき分周回路４３から出力
される同図（ｂ）に示す制御信号ＷＥ１も同様に立ち下
がる。この信号は信号線３０へ伝達されスイッチ２８を
導通させてコマンドの内容をスイッチ１４を介してコマ
ンド制御回路１０へ出力する。２回目の消去コマンドが
入力されると、同様にして信号線４２へ出力される信号
が立ち下がり、分周回路４３から出力される制御信号Ｗ
Ｅ２の信号も立ち下がる。そして、その制御信号ＷＥ２
が信号線３０へ伝達され、今度もスイッチ２８をＯＮさ
せて２回目の消去コマンドがコマンド制御回路１０へ出
力され、コマンド制御回路１０は１回目の消去コマンド
および２回目の消去コマンドが共に入力されることでフ
ラッシュメモリに書き込まれているデータの消去を実行
することになる。

【００１２】なお、これまでの説明は、消去コマンドの
入力回数を２回に限定して説明を行ってきたが、入力回
数が複数回であっても動作は同様である。

【００１３】

【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されているので、フラッシュメモ
リに対して消去を行う場合、消去コマンドを連続して複
数回入力することで誤消去を防止している。このため、
ノイズや暴走、あるいは消去コマンドの入力ミスなどに
よる誤った消去コマンド入力でデータが消去されてしま
う恐れが生じるなどの問題点があった。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、最後の消去コマンド入力後、書
き込まれているデータの消去が完了するまでの所定時間
内にコマンド入力があるか否かの判定結果を基に、誤消
去を防止し書き込まれているデータ消去の際の信頼性を
向上させたメモリの誤消去防止回路を得ることを目的と
する。

【００１５】また、この発明は、消去コマンドが入力さ
れる際の間隔が所定の時間間隔内で連続して入力される
か否かを判定することで、誤消去を防止し書き込まれて
いるデータ消去の際の信頼性を向上させたメモリの誤消
去防止回路を得ることを目的とする。

【００１６】また、この発明は、入力される消去コマン
ド間の本来の入力間隔より短いあらかじめ設定された期
間中のコマンド入力を禁止することで、誤消去を防止し
書き込まれているデータ消去の際の信頼性を向上させた
メモリの誤消去防止回路を得ることを目的とする。

【００１７】さらに、この発明は、消去動作に移行する
ための最後の消去コマンドが入力されるべき期間中に、
前記最後の消去コマンドが入力されるか否かを判断する
ことで、誤消去および書き込まれているデータ消去の際
の信頼性をより向上させるメモリの誤消去防止回路を得
ることを目的とする。

【００１８】

【課題を解決するための手段】請求項１の発明に係るメ
モリの誤消去防止回路は、複数の消去コマンドの内の最
後の消去コマンドが入力されてから消去動作が完了する
までの所定時間の経過を判定する時間経過判定手段と、
該時間経過判定手段により判定した前記所定時間の経過
中にコマンドの入力があるか否かを判定する所定時間内
データ入力判定手段と、該所定時間内データ入力判定手
段により前記所定時間内にコマンドの入力があると判定
されたときには書き込まれているデータの前記消去コマ
ンドによる消去が行われないように制御を行う制御手段
とを備えたものである。

【００１９】請求項２の発明に係るメモリの誤消去防止
回路は、連続して入力される消去コマンドが所定の時間
間隔を有して入力されるか否かを判定する消去コマンド
入力間隔判定手段と、該消去コマンド入力間隔判定手段
により前記消去コマンドの入力が前記所定の時間間隔を
有して入力されないと判定されたときには書き込まれて
いるデータの前記消去コマンドによる消去が行われない
ように制御を行う制御手段とを備えたものである。

【００２０】請求項３の発明に係るメモリの誤消去防止
回路は、入力される消去コマンド間の本来の入力間隔よ
り短い期間を前記消去コマンドのいずれかの入力を基に
設定する設定手段と、該設定手段により設定された前記
期間中にはコマンドやデータの入力を禁止するコマンド
入力禁止手段とを備えたものである。

【００２１】請求項４の発明に係るメモリの誤消去防止
回路は、入力される消去コマンド間の本来の入力間隔よ
り短い期間を前記消去コマンドのいずれかが入力された
ときから設定する設定手段と、該設定手段により設定さ
れた前記期間中にはコマンドやデータの入力を禁止する
コマンド入力禁止手段と、前記設定手段により設定され
た期間経過後の次の消去コマンドの入力期間を設定する
消去コマンド入力期間設定手段と、該消去コマンド入力
期間設定手段により設定された入力期間中に前記次の消
去コマンドが入力されないときには、書き込まれている
データの消去コマンドによる消去が行われないように制
御を行うデータ消去制御手段とを備えたものである。

【００２２】

【作用】請求項１の発明におけるメモリの誤消去防止回
路は、入力される消去コマンドの内の最後の消去コマン
ドが入力されてから消去動作が開始されて書き込まれて
いるデータの消去が完了するまでの所定時間内にコマン
ドの入力があると、前記消去コマンドによる前記書き込
まれているデータの消去動作を中止し、誤って入力され
た消去コマンドによる誤消去を防止し、書き込まれてい
るデータを消去する際の信頼性を向上させる。

【００２３】請求項２の発明におけるメモリの誤消去防
止回路は、消去コマンドが連続して所定の時間間隔を有
して入力されないときには、入力ミスにより入力された
コマンドあるいはノイズ，暴走などによるコマンド入力
と看做して消去コマンドによるデータ消去が行われない
ように制御を行い、誤消去を防止し書き込まれているデ
ータを消去する際の信頼性を向上させる。

【００２４】請求項３の発明におけるメモリの誤消去防
止回路は、連続して入力される消去コマンド間の本来の
入力間隔より短い期間を前記消去コマンドのいずれかが
入力されたときから設定し、設定された前記期間中のコ
マンドの入力を禁止し、前記設定された期間中に入力ミ
スにより入力されるコマンドやノイズ，暴走などにより
入力されるコマンドを排除する一方、前記期間経過後に
入力される消去コマンドを有効として誤消去を防止し、
書き込まれているデータを消去する際の信頼性を向上さ
せる。

【００２５】請求項４の発明におけるメモリの誤消去防
止回路は、設定手段により設定されたコマンドの入力を
禁止する期間後にさらに、次の消去コマンドの入力期間
を設定し、その入力期間中に前記次の消去コマンドが入
力されないときには消去コマンドによるデータ消去が行
われないように制御を行い、入力ミスによるコマンドや
ノイズ，暴走などにより入力されるコマンドによるデー
タ消去動作の実行を防止し、誤消去を防止し、書き込ま
れているデータを消去する際の信頼性を向上させる。

【００２６】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は、フラッシュメモリのシリアル入出力部１
に用いた本実施例のメモリの誤消去防止回路の構成を示
すブロック図である。図１において図１７と同一または
相当の部分については同一の符号を付し説明を省略す
る。また、本実施例のメモリの誤消去防止回路が用いら
れるフラッシュメモリの全体構成やシリアル入出力回路
とそれを制御するための制御回路の構成についても図１
５および図１６と同様であるのでこれらの図を用いて説
明を行うと共に従来と同一または相当の部分については
説明を省略する。

【００２７】図１において、５１は分周回路４３から信
号線３０へ出力される制御信号ＷＥ２を制御するための
スイッチである。５２はタイマ（時間経過判定手段）、
５３はタイマ５２からオーバーフロー信号が出力される
信号線である。タイマ５２がカウントを開始してからオ
ーバーフローするまでに要する時間は、連続して２回入
力された消去コマンドの内の最後の消去コマンドが入力
されてから消去動作が開始されて書き込まれているデー
タの消去が完了するまでの時間に設定されている。５４
はタイマ５２を含む誤消去防止回路であり、その回路図
を図３に示す。図３において、６０はタイマ５２から出
力されるオーバーフロー信号を反転するインバータ回
路、６１は信号線４２とインバータ回路６０の出力端子
とが夫々入力端子に接続されるＡＮＤ回路、６２はＡＮ
Ｄ回路６１の出力と、図１６に示すシリアルデータレジ
スタ２１にデータが揃ったときに‘Ｈ’アクティブのパ
ルス信号として出力されるＬＥＣＬＫ信号とが夫々の入
力端子に供給されるＮＡＮＤ回路（所定時間内データ入
力判定手段）である。６３はＮＡＮＤ回路６２から出力
される‘Ｌ’アクティブのパルス信号により各部リセッ
ト信号を生成し出力するリセット回路（制御手段）であ
る。

【００２８】次に、動作について説明する。まず、連続
して２回入力された消去コマンドの内の最後の消去コマ
ンドが入力されてから消去動作が開始されて書き込まれ
ているデータの消去が完了するまでの所定時間内にコマ
ンドの入力がない正常時の動作について図２に示すタイ
ミングチャートに基づいて説明する。信号線５３に出力
されるオーバーフロー信号は、同図（ｅ）に示すように
タイマ５２がオーバーフローした場合に出力される
‘Ｈ’アクティブのパルス信号である。タイマ５２は同
図（ｄ）に示すように２回目の消去コマンドが入力され
たとき、つまり、制御信号ＷＥ２の立ち下がりでカウン
トを開始する。このときタイマ５２はカウント開始フラ
グ「１」をセットする。スイッチ５１はタイマ５２のオ
ーバーフロー信号により制御されており、同図（ｇ）に
示すように前記オーバーフロー信号をトリガにして導通
する。タイマ５２のカウント中は制御信号ＷＥ２は信号
線３０へ出力されないため、図１６に示すデータレジス
タ２４の内容はコマンド制御回路１０へは出力されず、
当然、消去も実行されない。タイマ５２がオーバーフロ
ーすると信号線５３へはオーバーフロー信号が出力さ
れ、このとき初めてスイッチ５１が導通し、前記制御信
号ＷＥ２はタイマ５２がオーバーフローするまでに要す
る時間遅れた制御信号ＷＥ２’として信号線３０へ出力
される。このため、データレジスタ２４に格納されてい
る消去コマンドが、導通しているスイッチ１４を経てコ
マンド制御回路１０へ出力されることになる。

【００２９】次に、連続して２回入力された消去コマン
ドの内の最後の消去コマンドが入力されてから消去動作
が開始されて書き込まれているデータの消去が完了する
までの所定時間内にコマンドの入力がある異常時の動作
について図４に示すタイミングチャートに基づいて説明
する。この場合は、タイマ５２のカウント中にコマンド
などのデータの入力があった場合であり、エラーと看做
される。ＬＥＣＬＫ信号は、シリアルデータレジスタ２
１にデータが揃ったときに‘Ｈ’レベルになる信号であ
り、２回目の消去コマンドが入力される期間とオーバー
フロー信号が出力される‘Ｌ’レベルの期間を除くＡＮ
Ｄ回路６１の出力が‘Ｈ’レベルになっている期間にＬ
ＥＣＬＫ信号が出力されると、パルス信号Ｊ６ＢがＮＡ
ＮＤ回路６２から出力されるので、この信号によりデー
タ入力の有無を判断している。そして、前記信号Ｊ６Ｂ
を基にリセット回路６３から出力される各部リセット信
号によりコマンド入力以前の状態にすることが可能であ
る。またリセット回路６３から出力される各部リセット
信号により、図４の（ｂ）に示すカウント開始フラグも
初期状態になる。

【００３０】正常に消去コマンドが入力された場合に
は、データの消去が完了するまである程度の時間を要す
るためこの間のデータの入出力はあり得ない。これに対
し、消去コマンド以外のコマンドが入力された場合には
必ず次にデータバスあるいはアドレスバスからデータの
入出力があるはずである。従って、２回目の消去コマン
ド入力後、データの消去が完了するまでの間にデータの
入力があると正しく消去コマンドが入力されていなかっ
たと判断し、リセット回路６３から各部エラー信号を出
力し初期状態に戻す。このためタイマのリロード値とし
ては、２回目の消去コマンド入力後、データの消去が完
了するまでに要する時間とほぼ同じ程度の値があらかじ
め設定されている。

【００３１】このように、２回目の消去コマンド入力
後、データの消去が完了するまでに要する一定時間内の
データの入力があるか否かを監視することにより消去コ
マンドを入力する際の確実性を高め、入力ミスなどによ
る誤った消去動作の実行を回避することができる。

【００３２】なお、本実施例は専用タイマでカウントを
行っていたが、例えば、マイクロコンピュータにフラッ
シュメモリが内蔵される場合には、そのマイクロコンピ
ュータに内蔵される汎用タイマを用いてカウントさせる
ことができ、タイマのリロード値も２回目の消去コマン
ド入力後、データの消去が完了するまでに要する時間に
合せて任意に設定できる。また、この場合に前記タイマ
のリロード値や各部リセット信号などをエラー情報とし
て外部に出力することも可能である。

【００３３】なお、以上説明した実施例においては、消
去コマンドの入力回数を２回の場合に限って説明してき
たが、入力回数が３回以上である複数回の場合でも同様
の動作をするものであることはいうまでもない。

【００３４】実施例２．以下、この発明の実施例２を図
について説明する。図５は、フラッシュメモリに用いた
本実施例のメモリの誤消去防止回路の構成を示すブロッ
ク図である。図５において図１と同一または相当の部分
については同一の符号を付し説明を省略する。また、本
実施例のメモリの誤消去防止回路が用いられるフラッシ
ュメモリの全体構成やシリアル入出力回路とそれを制御
するための制御回路の構成についても前記実施例１と同
様である。図５における図１と異なる点は、スイッチ
（制御手段）７１とタイマ（消去コマンド入力間隔判定
手段，設定手段）７２の動作だけでその他の動作につい
ては実施例１と全く同じである。タイマ７２は、消去コ
マンドの１回目の入力と同時にカウントを開始し、本来
２回目のコマンドが入力されるべき時間の経過後にオー
バーフローするように設定されている。つまり、制御信
号ＷＥ１の立ち下がりでカウントを開始し、２回目の消
去コマンドの入力によりカウントを停止する。また、ス
イッチ７１は、消去コマンドの１回目の入力およびタイ
マ７２のカウント開始と同時に導通し、タイマ７２がオ
ーバーフローすると非導通となる。７３はタイマ７２を
含む本実施例のメモリの誤消去防止回路である。

【００３５】図６は、前記メモリの誤消去防止回路の構
成を示す回路図であり、図において７４はタイマ７２か
らオーバーフロー信号が出力される信号線、７５はイン
バータ回路である。

【００３６】ここで、タイマ７２がオーバーフローする
以前に２回目の消去コマンドの入力がなく、タイマ７２
がオーバーフローする場合を異常時、タイマ７２がオー
バーフローする以前に２回目の消去コマンドの入力があ
る場合を正常時として夫々の場合のタイミングチャート
を図７と図８に示す。

【００３７】以下、２回目の消去コマンドの入力がな
く、タイマ７２がオーバーフローする異常時について図
７のタイミングチャートを用いて説明する。同図（ｃ）
に示すようにタイマ７２がオーバーフローしてオーバー
フロー信号がタイマ７２から信号線５３に出力される
と、このオーバーフロー信号は図６に示すインバータ回
路７５により反転されてリセット回路６３へ同図（ｄ）
に示す信号Ｊ６Ｂとして出力される。このときタイマ７
２のリロードレジスタには、本来２回目のコマンドが入
力されるべき時間より少し長い値があらかじめ設定され
ているので、タイマ７２がオーバーフローするまでの間
にデータの入力がなかった場合には、１回目の消去コマ
ンドが誤って入力されたか、あるいは１回目の消去コマ
ンド入力後に暴走するなどして正常に２回目の消去コマ
ンドが入力されなかったものとみなし、タイマ７２から
出力されるオーバーフロー信号を基にリセット回路６３
から各部リセット信号を出力し、消去コマンドを無効に
して初期状態に戻す。逆に、タイマ７２がオーバーフロ
ーするまでの間に２回目の消去コマンドが入力された場
合は、図８の（ｃ）に示すようにタイマ７２のカウント
を停止させ、導通しているスイッチ７１を経て制御信号
ＷＥ２を信号線３０へ出力し、制御信号ＷＥ２の立ち下
がりと同時にデータレジスタ２４の内容をコマンド制御
回路１０へ出力する。

【００３８】このように、１回目の消去コマンドの入力
後、２回目の消去コマンドが入力されるべき期間を監視
し、この期間中に次のコマンドが入力されたか否かを判
断することにより、正常に入力された消去コマンドであ
るか否か、あるいは１回目の消去コマンドが正しい消去
コマンドであったのかどうかなどを見極めて誤消去のプ
ロテクト機能を強化することができる。

【００３９】なお、本実施例は専用タイマでカウントを
行っていたが、例えば、マイクロコンピュータにフラッ
シュメモリが内蔵される場合には、そのマイクロコンピ
ュータに内蔵される汎用タイマを用いてカウントさせる
ことができ、タイマのリロード値も１回目の消去コマン
ド入力後、２回目の消去コマンドの入力が完了するまで
に要する時間に合せて任意に設定できる。また、この場
合に前記タイマのリロード値や各部リセット信号などを
エラー情報として外部に出力することも可能である。

【００４０】なお、以上説明した実施例においては、消
去コマンドの入力回数を２回の場合に限って説明してき
たが、入力回数が３回以上である複数回の場合でも同様
の動作をするものであることはいうまでもない。

【００４１】実施例３．以下、この発明の実施例３を図
について説明する。図９は、フラッシュメモリに用いた
本実施例のメモリの誤消去防止回路の構成を示すブロッ
ク図、図１０は本実施例のメモリの誤消去防止回路の動
作を示すタイミングチャートである。図９において図５
と同一または相当の部分については同一の符号を付し説
明を省略する。また、本実施例のメモリの誤消去防止回
路が用いられるフラッシュメモリの全体構成やシリアル
入出力回路とそれを制御するための制御回路の構成につ
いても前記実施例２と同様である。図９における図５と
の相違点は、スイッチ（コマンド入力禁止手段）８１の
動作だけでその他の動作については実施例２と全く同じ
である。

【００４２】スイッチ８１は、図１０の（ｅ）に示すよ
うにタイマ７２のカウント開始と同時に非導通となり、
タイマ７２から出力されるオーバーフロー信号により導
通するスイッチである。タイマ７２のカウント中はスイ
ッチ８１が非導通となっているので、タイマ７２のオー
バーフロー信号出力後に入力されたデータのみが制御信
号ＷＥ２の立ち下がりでコマンド制御回路１０へ出力さ
れる。このときタイマ７２のリロードレジスタには次の
コマンドが入力されるまでの本来の期間Ｔより少し短い
値をあらかじめ設定しておく。このように、本来の２回
目の消去コマンド以外の入力が無効になる期間を設ける
ことで、同図（ｆ）に示すように前記期間中に入力され
るノイズや誤ったコマンド入力を排除し、連続して入力
される消去コマンドの信頼性を高めることができる。

【００４３】なお、本実施例は専用タイマでカウントを
行っていたが、例えば、マイクロコンピュータにフラッ
シュメモリが内蔵される場合には、そのマイクロコンピ
ュータに内蔵する汎用タイマを用いてカウントさせるこ
とができ、タイマのリロード値も任意に設定できる。ま
た、この場合、本来の２回目のコマンド入力以外の入力
が無効になる期間が経過してデータ入力が有効になった
ことを知らせる信号を外部へ出力することも可能であ
る。

【００４４】実施例４．以下、この発明の実施例４を図
について説明する。図１１は、フラッシュメモリに用い
た本実施例のメモリの誤消去防止回路の構成を示すブロ
ック図、図１２と図１３とは本実施例のメモリの誤消去
防止回路の動作を示すタイミングチャートである。図１
１において図９と同一または相当の部分については同一
の符号を付し説明を省略する。また、本実施例のメモリ
の誤消去防止回路が用いられるフラッシュメモリの全体
構成やシリアル入出力回路とそれを制御するための制御
回路の構成についても前記実施例３と同様である。図１
１における図９との相違点は、スイッチ９１とタイマ
（消去コマンド入力期間設定手段）９２の動作だけであ
りその他の動作については実施例３と全く同じである。

【００４５】図１１において、タイマ９２はタイマ７２
から出力されるオーバーフロー信号によりカウントを開
始し、オーバーフローすることでオーバーフロー信号を
信号線９３へ出力する。スイッチ９１は、タイマ７２の
カウント動作中は非導通となっており、タイマ７２が出
力するオーバーフロー信号で導通し、さらにタイマ９２
から出力されるオーバーフロー信号により非導通となる
スイッチである。９４はメモリの誤消去防止回路であ
る。

【００４６】図１４は、メモリの誤消去防止回路の構成
を示す回路図である。図において、９５は図１２の
（ｈ）および図１３の（ｈ）に示すタイマ９２のカウン
ト開始フラグの立ち上がりを検出する微分パルスを出力
する微分パルス生成回路、９６は制御信号ＷＥ２を反転
するインバータ回路、９７は微分パルス生成回路９５か
ら出力される微分パルスによりセットされ、またインバ
ータ回路９６により反転された制御信号ＷＥ２によりリ
セットされるフリップフロップ、９８はフリップフロッ
プ９７のＱ出力とタイマ９２のオーバーフロー信号との
ＮＡＮＤ演算を行うＮＡＮＤ回路（データ消去制御手
段）である。

【００４７】本実施例では、図９に示す回路を用いて実
施例３と同じ動作をさせた後で、更にもう一つのタイマ
９２のオーバーフロー信号でスイッチ９１を制御するも
のであり、図９に示した回路で２回目のコマンド入力が
可能になった後、つまり、タイマ７２がオーバーフロー
すると同時にもう一つのタイマ９２がカウントを開始す
る。また、スイッチ９１はタイマ９２からオーバーフロ
ー信号が出力されるまでの間は導通しているので、タイ
マ９２がオーバーフローするまでの間に２回目の消去コ
マンドが入力された場合は制御信号ＷＥ２をスイッチ９
１を介して信号線３０に出力し、２回目の消去コマンド
をコマンドラッチ回路８へ出力する。これら一連の動作
を図１２のタイミングチャートに示す。また、フリップ
フロップ９７はタイマ９２のカウント開始フラグの立ち
上がりを微分した微分パルスによりセットされた後に前
記出力された制御信号ＷＥ２によりリセットされ、フリ
ップフロップ９７のＱ出力は‘Ｌ’レベルに保持されて
おり、従ってＮＡＮＤ回路９８の出力は‘Ｈ’レベルに
固定された状態にあり、リセット回路６３は動作しな
い。

【００４８】また、タイマ７２から出力されたオーバー
フロー信号によりカウント動作を開始したタイマ９２が
オーバーフローする間に２回目の消去コマンドの入力が
ないと、図１３の（ｉ）に示すようにタイマ９２はオー
バーフロー信号を出力して、スイッチ９１を非導通の状
態にし、さらにこのときフリップフロップ９７のＱ出力
はタイマ９２のカウント開始フラグの立ち上がりを微分
した微分パルスによりセットされて‘Ｈ’レベルの状態
を維持しているため、タイマ９２のオーバーフロー信号
に同期してリセット回路６３へトリガパルスが入力さ
れ、同図（ｊ）に示すようにリセット回路６３では各部
リセット信号を生成し各部へ出力して初期状態に戻す。

【００４９】このように、本実施例では２回目のコマン
ドを入力できる期間を制限することによって、入力され
る消去コマンドの信頼性をより高めることができる。

【００５０】なお、本実施例は専用タイマでカウントを
行っていたが、例えば、マイクロコンピュータにフラッ
シュメモリが内蔵される場合には、そのマイクロコンピ
ュータに内蔵する汎用タイマを用いてカウントさせるこ
とができ、さらにこの場合はタイマのリロード値も任意
に設定できる。また、前記各部リセット信号をエラー信
号として外部に出力することも可能である。

【００５１】

【発明の効果】以上のように、請求項１の発明によれば
複数の消去コマンドの内の最後の消去コマンドが入力さ
れ、消去動作が完了するまでの所定時間の経過を判定す
る時間経過判定手段と、該時間経過判定手段により判定
した前記所定時間の経過する間にコマンドの入力がある
か否かを判定する所定時間内データ入力判定手段と、該
所定時間内データ入力判定手段により前記所定時間内に
コマンドの入力があると判定されたときには前記消去コ
マンドによる書き込まれているデータの消去が行われな
いように制御を行う制御手段とを備えるように構成した
ので、前記所定時間内にコマンドの入力があるときには
書き込まれているデータの消去実行が中止され、誤って
入力される消去コマンドによる誤消去や不完全なデータ
消去動作が防止でき、データを消去する際の信頼性を向
上させたメモリの誤消去防止回路が得られる効果があ
る。

【００５２】請求項２の発明によれば、入力される消去
コマンドが所定の時間間隔を有して入力されるか否かを
判定する消去コマンド入力間隔判定手段と、該消去コマ
ンド入力間隔判定手段により前記消去コマンドが前記所
定の時間間隔を有して入力されないと判定されたときに
は書き込まれているデータの前記消去コマンドによる消
去が行われないように制御を行う制御手段とを備えるよ
うに構成したので、前記時間間隔を有していない誤って
入力される消去コマンドによる誤消去が防止でき、消去
コマンドによるデータ消去動作が防止でき、データを消
去する際の信頼性を向上させたメモリの誤消去防止回路
が得られる効果がある。

【００５３】請求項３の発明によれば、夫々の消去コマ
ンド間の本来の入力間隔より短い期間を前記消去コマン
ドのいずれかの入力を基に設定する設定手段と、該設定
手段により設定された前記期間中にはコマンドやデータ
の入力を禁止するコマンド入力禁止手段とを備えるよう
に構成したので、前記期間中のコマンド入力を禁止して
本来の消去コマンドのみ有効とすることができ、誤消去
を防止すると共にデータ消去に際しての信頼性を向上さ
せたメモリの誤消去防止回路が得られる効果がある。

【００５４】請求項４の発明によれば、夫々の消去コマ
ンド間の本来の入力間隔より短い期間を前記消去コマン
ドのいずれかの入力を基に設定する設定手段と、該設定
手段により設定された期間経過後、さらに次の消去コマ
ンドの入力期間を設定する消去コマンド入力期間設定手
段と、該消去コマンド入力期間設定手段により設定され
た入力期間中に前記次の消去コマンドが入力されないと
きには前記書き込まれているデータの消去が行われない
ように制御を行うデータ消去制御手段とを備えるように
構成したので、書き込まれているデータを消去する際の
誤消去および信頼性をより向上させるメモリの誤消去防
止回路が得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるフラッシュメモリ
のシリアル入出力部に適用したメモリの誤消去防止回路
の構成を示すブロック図である。

【図２】 この発明の実施例１によるメモリの誤消去防
止回路において消去コマンドが正常に入力されたときの
動作を示すタイミングチャートである。

【図３】 この発明の実施例１によるメモリの誤消去防
止回路の構成を示すブロック図である。

【図４】 この発明の実施例１によるメモリの誤消去防
止回路において消去コマンドが正常に入力されないとき
の動作を示すタイミングチャートである。

【図５】 この発明の実施例２によるフラッシュメモリ
のシリアル入出力部に適用したメモリの誤消去防止回路
の構成を示すブロック図である。

【図６】 この発明の実施例２によるメモリの誤消去防
止回路の構成を示すブロック図である。

【図７】 この発明の実施例２によるメモリの誤消去防
止回路において消去コマンドが正常に入力されないとき
の動作を示すタイミングチャートである。

【図８】 この発明の実施例２によるメモリの誤消去防
止回路において消去コマンドが正常に入力されたときの
動作を示すタイミングチャートである。

【図９】 この発明の実施例３によるフラッシュメモリ
のシリアル入出力部に適用したメモリの誤消去防止回路
の構成を示すブロック図である。

【図１０】 この発明の実施例３によるメモリの誤消去
防止回路の動作を示すタイミングチャートである。

【図１１】 この発明の実施例４によるフラッシュメモ
リのシリアル入出力部に適用したメモリの誤消去防止回
路の構成を示すブロック図である。

【図１２】 この発明の実施例４によるメモリの誤消去
防止回路において消去コマンドが正常に入力されたとき
の動作を示すタイミングチャートである。

【図１３】 この発明の実施例４によるメモリの誤消去
防止回路において消去コマンドが正常に入力されないと
きの動作を示すタイミングチャートである。

【図１４】 この発明の実施例４によるメモリの誤消去
防止回路の構成を示す回路図である。

【図１５】 従来のメモリの誤消去防止回路が適用され
るフラッシュメモリの構成を示すブロック図である。

【図１６】 フラッシュメモリのシリアル入出力部に適
用した従来のメモリの誤消去防止回路の構成を示すブロ
ック図である。

【図１７】 フラッシュメモリのシリアル入出力部の制
御回路の構成を示すブロック図である。

【図１８】 従来のメモリの誤消去防止回路の動作を示
すタイミングチャートである。

【符号の説明】

５２ タイマ（時間経過判定手段）、５４，７３，９４
誤消去防止回路、６２ ＮＡＮＤ回路（所定時間内デ
ータ入力判定手段）、７１ スイッチ（制御手段）、７
２ タイマ（消去コマンド入力間隔判定手段，設定手
段）、８１ スイッチ（コマンド入力禁止手段）、９２
タイマ（消去コマンド入力期間設定手段）、９８ Ｎ
ＡＮＤ回路（データ消去制御手段）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電気的にデータの書き込みあるいは書き
   込まれているデータの消去可能なメモリに対し、シリア
   ルに複数回入力された消去コマンドを基に前記書き込ま
   れているデータの消去を行う際の誤消去を防止するメモ
   リの誤消去防止回路において、前記複数の消去コマンド
   の内の最後の消去コマンドが入力されてから消去動作が
   完了するまでの所定時間の経過を判定する時間経過判定
   手段と、該時間経過判定手段により判定した前記所定時
   間の経過する間にコマンドの入力があるか否かを判定す
   る所定時間内データ入力判定手段と、該所定時間内デー
   タ入力判定手段により前記所定時間内にコマンドの入力
   があると判定されたときには前記消去コマンドによる前
   記書き込まれているデータの消去が行われないように制
   御を行う制御手段とを備えたことを特徴とするメモリの
   誤消去防止回路。
2. 【請求項２】 電気的にデータの書き込みあるいは書き
   込まれているデータの消去可能なメモリに対し、シリア
   ルに複数回入力された消去コマンドを基に前記書き込ま
   れているデータの消去を行う際の誤消去を防止するメモ
   リの誤消去防止回路において、入力される前記消去コマ
   ンドが所定の時間間隔を有して入力されるか否かを判定
   する消去コマンド入力間隔判定手段と、該消去コマンド
   入力間隔判定手段により前記消去コマンドが前記所定の
   時間間隔を有して入力されないと判定されたときには前
   記消去コマンドによる前記書き込まれているデータの消
   去が行われないように制御を行う制御手段とを備えたこ
   とを特徴とするメモリの誤消去防止回路。
3. 【請求項３】 電気的にデータの書き込みあるいは書き
   込まれているデータの消去可能なメモリに対し、シリア
   ルに複数回入力された消去コマンドを基に前記書き込ま
   れているデータの消去を行う際の誤消去を防止するメモ
   リの誤消去防止回路において、前記複数の夫々の消去コ
   マンド間の本来の入力間隔より短い期間を前記複数の消
   去コマンドのいずれかの入力を基に設定する設定手段
   と、該設定手段により設定された前記期間中にはコマン
   ドやデータの入力を禁止するコマンド入力禁止手段とを
   備えたことを特徴とするメモリの誤消去防止回路。
4. 【請求項４】 前記設定手段により設定された期間経過
   後の次の消去コマンドの入力期間を設定する消去コマン
   ド入力期間設定手段と、該消去コマンド入力期間設定手
   段により設定された入力期間中に前記消去コマンドが入
   力されないときには消去コマンドによる前記書き込まれ
   ているデータの消去が行われないように制御を行うデー
   タ消去制御手段とを備えたことを特徴とする請求項３記
   載のメモリの誤消去防止回路。