JPH08147992A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JPH08147992A JPH08147992A JP6306923A JP30692394A JPH08147992A JP H08147992 A JPH08147992 A JP H08147992A JP 6306923 A JP6306923 A JP 6306923A JP 30692394 A JP30692394 A JP 30692394A JP H08147992 A JPH08147992 A JP H08147992A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- sample
- switch
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 回路規模が小さいサンプルホールド回路を提
供することを目的とす。 【構成】 データを保持するための複数の入力用キャパ
シタンスに対して共通の反転増幅器を設けた。
供することを目的とす。 【構成】 データを保持するための複数の入力用キャパ
シタンスに対して共通の反転増幅器を設けた。
Description
【０００１】
【産業上の利用分野】本発明は複数のアナログ入力電圧
を保持するためのサンプルホールド回路に関する。
を保持するためのサンプルホールド回路に関する。
【０００２】
【従来の技術】発明者等は、特願平０５−０４５９００
号においてアナログ電圧のためのサンプルホールド回路
を提案しており（図２）、この回路では１個のデータに
対して２段階の３段インバータを用いて確実なデータ保
持と出力とを行っている。しかしながら、画像処理、音
声処理等の分野で時系列データを取り扱う場合その他複
数データを取り扱う場合、極めて多くのインバータ回路
が必要となり、回路規模が大きくなるというもんだいあ
った。
号においてアナログ電圧のためのサンプルホールド回路
を提案しており（図２）、この回路では１個のデータに
対して２段階の３段インバータを用いて確実なデータ保
持と出力とを行っている。しかしながら、画像処理、音
声処理等の分野で時系列データを取り扱う場合その他複
数データを取り扱う場合、極めて多くのインバータ回路
が必要となり、回路規模が大きくなるというもんだいあ
った。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、回路規模が
小さいサンプルホールド回路を提供することを目的とす
る。
来の問題点を解消すべく創案されたもので、回路規模が
小さいサンプルホールド回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明に係るサンプルホ
ールド回路は、データを保持するための複数の入力用キ
ャパシタンスに対して共通の反転増幅器を設けたもので
ある。
ールド回路は、データを保持するための複数の入力用キ
ャパシタンスに対して共通の反転増幅器を設けたもので
ある。
【０００５】
【作用】本発明に係るサンプルホールド回路によれば、
小規模回路により多数のデータの保持が可能である。
小規模回路により多数のデータの保持が可能である。
【０００６】
【実施例】次に本発明に係るサンプルホールド回路の第
１実施例を図面に基づいて説明する。
１実施例を図面に基づいて説明する。
【０００７】図１において、サンプルホールド回路は入
力電圧ＩＮに並列に接続された複数（ｎ個）の入力用ス
イッチＳＷ１１、ＳＷ２１、．．．、ＳＷｎ１を有し、
これら入力用スイッチには複数のサンプルホールド用キ
ャパシタンスＣ１、Ｃ２、．．．、Ｃｎがそれぞれ接続
されている。サンプルホールド用キャパシタンスＣ１〜
Ｃｎはその第１端子ｔ１１〜ｔｎ１において共通の基準
電圧源ＶＲに接続され、前記入力用スイッチＳＷ１１〜
ＳＷｎ１はキャパシタンスＣ１〜Ｃｎの第２端子ｔ１２
〜ｔｎ２に接続されている。
力電圧ＩＮに並列に接続された複数（ｎ個）の入力用ス
イッチＳＷ１１、ＳＷ２１、．．．、ＳＷｎ１を有し、
これら入力用スイッチには複数のサンプルホールド用キ
ャパシタンスＣ１、Ｃ２、．．．、Ｃｎがそれぞれ接続
されている。サンプルホールド用キャパシタンスＣ１〜
Ｃｎはその第１端子ｔ１１〜ｔｎ１において共通の基準
電圧源ＶＲに接続され、前記入力用スイッチＳＷ１１〜
ＳＷｎ１はキャパシタンスＣ１〜Ｃｎの第２端子ｔ１２
〜ｔｎ２に接続されている。
【０００８】基準電圧源ＶＲは３段のＭＯＳインバータ
を直列してなる反転増幅器Ｉ１の入出力を短絡してなる
ものであり、各キャパシタンスＣ１〜Ｃｎにはインバー
タ特性によって決まる一定の基準電圧Ｖstdが安定に印
加される。図２はＶstdの設定を示すグラフであり、３
段のインバータの特性曲線と、３段インバータの入出力
を等しいとおいた直線との交点によってＶstdが決定さ
れる。ここに、実用上Ｖstd=Ｖdd/2の設定が好ましい。
を直列してなる反転増幅器Ｉ１の入出力を短絡してなる
ものであり、各キャパシタンスＣ１〜Ｃｎにはインバー
タ特性によって決まる一定の基準電圧Ｖstdが安定に印
加される。図２はＶstdの設定を示すグラフであり、３
段のインバータの特性曲線と、３段インバータの入出力
を等しいとおいた直線との交点によってＶstdが決定さ
れる。ここに、実用上Ｖstd=Ｖdd/2の設定が好ましい。
【０００９】キャパシタンスＣ１〜Ｃｎの第２端子に
は、前記入力用スイッチと並列に、出力用スイッチＳＷ
１２、ＳＷ２２、．．．、ＳＷｎ２がそれぞれ接続さ
れ、これら出力用スイッチは共通の出力部ＯＰに接続さ
れている。出力部ＯＰは出力用キャパシタンスＣ０と、
３段のＭＯＳインバータを直列してなる反転増幅器Ｉ２
とを備え、出力用スイッチＳＷ１２〜ＳＷｎ２はキャパ
シタンスＣ０に接続されている。反転増幅器Ｉ２は、フ
ィードバック・キャパシタンスＣｆを介して、その出力
が入力に接続され、これによって、キャパシタンスＣ０
に入力された電圧は、安定な反転出力ＯＵＴとして出力
される。前記Ｖstdの設定は３段インバータの特性、特
にオフセットによって変化するが、Ｉ1、Ｉ2をＬＳＩ内
で近接配置すれば両者の特性は近いものとなり、両者の
ばらつきが相殺し合って、全体として高い精度が保たれ
る。
は、前記入力用スイッチと並列に、出力用スイッチＳＷ
１２、ＳＷ２２、．．．、ＳＷｎ２がそれぞれ接続さ
れ、これら出力用スイッチは共通の出力部ＯＰに接続さ
れている。出力部ＯＰは出力用キャパシタンスＣ０と、
３段のＭＯＳインバータを直列してなる反転増幅器Ｉ２
とを備え、出力用スイッチＳＷ１２〜ＳＷｎ２はキャパ
シタンスＣ０に接続されている。反転増幅器Ｉ２は、フ
ィードバック・キャパシタンスＣｆを介して、その出力
が入力に接続され、これによって、キャパシタンスＣ０
に入力された電圧は、安定な反転出力ＯＵＴとして出力
される。前記Ｖstdの設定は３段インバータの特性、特
にオフセットによって変化するが、Ｉ1、Ｉ2をＬＳＩ内
で近接配置すれば両者の特性は近いものとなり、両者の
ばらつきが相殺し合って、全体として高い精度が保たれ
る。
【００１０】キャパシタンスＣ０、Ｃｆの電荷が一旦完
全に放電されたとして、キャパシタンスＣ０前後の電位
差をΔＶとすると、 ＯＵＴ＝Ｖｄｄ−（Ｃ０／Ｃｆ）（ΔＶ） （１） である。ここで、 Ｃ０＝Ｃ１＝Ｃ２＝．．．＝Ｃｎ （２） とし、出力用スイッチが択一的に閉成されるとする。そ
して閉成される出力用スイッチをＳＷｉ２、Ｃｉに保持
されている電圧Ｖｉとすると、 ΔＶ＝ＣｉＶｉ／（Ｃ０＋Ｃｉ）＝Ｖｉ／２ （３） となる。これを式（１）に代入すると、 ＯＵＴ＝Ｖｄｄ−（Ｃ０／Ｃｆ）（Ｖｉ／２） （４） さらに、 Ｃｆ＝Ｃ０／２ （５） とすれば、式（４）は以下のとおり変形される。 ＯＵＴ＝Ｖｄｄ−Ｖｉ （６） すなわち、出力ＯＵＴには保持された電圧がそのまま出
力されることになる。
全に放電されたとして、キャパシタンスＣ０前後の電位
差をΔＶとすると、 ＯＵＴ＝Ｖｄｄ−（Ｃ０／Ｃｆ）（ΔＶ） （１） である。ここで、 Ｃ０＝Ｃ１＝Ｃ２＝．．．＝Ｃｎ （２） とし、出力用スイッチが択一的に閉成されるとする。そ
して閉成される出力用スイッチをＳＷｉ２、Ｃｉに保持
されている電圧Ｖｉとすると、 ΔＶ＝ＣｉＶｉ／（Ｃ０＋Ｃｉ）＝Ｖｉ／２ （３） となる。これを式（１）に代入すると、 ＯＵＴ＝Ｖｄｄ−（Ｃ０／Ｃｆ）（Ｖｉ／２） （４） さらに、 Ｃｆ＝Ｃ０／２ （５） とすれば、式（４）は以下のとおり変形される。 ＯＵＴ＝Ｖｄｄ−Ｖｉ （６） すなわち、出力ＯＵＴには保持された電圧がそのまま出
力されることになる。
【００１２】一方出力用スイッチＳＷｉ２が開放の状態
で、入力用スイッチＳＷｉ１を閉成すれば、入力電圧Ｉ
ＮがキャパシタンスＣｉに印加され、Ｃｉは基準電位Ｖ
ｄｄとＩＮの電位差に応じた電荷に充電される。その結
果、Ｃｉはその入力スイッチ側端子に電圧ＩＮが生じた
状態に保持される。
で、入力用スイッチＳＷｉ１を閉成すれば、入力電圧Ｉ
ＮがキャパシタンスＣｉに印加され、Ｃｉは基準電位Ｖ
ｄｄとＩＮの電位差に応じた電荷に充電される。その結
果、Ｃｉはその入力スイッチ側端子に電圧ＩＮが生じた
状態に保持される。
【００１３】以上のように、入力用スイッチと出力用ス
イッチとのコントロールにより、入力電圧ＩＮを１個の
キャパシタンスに一旦保持し、かつその電圧を適宜出力
し得る。そして、複数のキャパシタンスおよびスイッチ
に対して１個の出力部を共通に設けたことにより、反転
増幅器は１セットで足り、従来のサンプルホールド回路
に比較して回路規模は大幅に縮小される。
イッチとのコントロールにより、入力電圧ＩＮを１個の
キャパシタンスに一旦保持し、かつその電圧を適宜出力
し得る。そして、複数のキャパシタンスおよびスイッチ
に対して１個の出力部を共通に設けたことにより、反転
増幅器は１セットで足り、従来のサンプルホールド回路
に比較して回路規模は大幅に縮小される。
【００１４】入力用スイッチおよび出力用スイッチは公
知の制御手段、例えばカウンタとデコーダの組み合わせ
により順次択一的に閉成され、複数のデータの連続的保
持、出力が可能である。
知の制御手段、例えばカウンタとデコーダの組み合わせ
により順次択一的に閉成され、複数のデータの連続的保
持、出力が可能である。
【００１５】前記出力電圧の精度を保証するためにはＣ
０およびＣｆの電荷を一旦消去する必要があり、本実施
例では、反転増幅器Ｉ２に、その入出力を短絡し得る第
１リフレッシュスイッチＲ１が設けられ、またＣ０の入
力側と基準電圧発生部ＶＲとの間に、これらを短絡し得
る第２リフレッシュスイッチＲ２が設けられている。こ
れらリフレッシュスイッチＲ１、Ｒ２は、いずれかの出
力スイッチが閉成される直前に、必ず閉成、開放の１回
のサイクルが実行される。
０およびＣｆの電荷を一旦消去する必要があり、本実施
例では、反転増幅器Ｉ２に、その入出力を短絡し得る第
１リフレッシュスイッチＲ１が設けられ、またＣ０の入
力側と基準電圧発生部ＶＲとの間に、これらを短絡し得
る第２リフレッシュスイッチＲ２が設けられている。こ
れらリフレッシュスイッチＲ１、Ｒ２は、いずれかの出
力スイッチが閉成される直前に、必ず閉成、開放の１回
のサイクルが実行される。
【００１６】リフレッシュスイッチＲ１、Ｒ２のコント
ロールは、入出力スイッチのコントロールに連動した開
閉コントロール回路、例えば前記カウンタのためのクロ
ックパルスよりも高い周波数のパルスをカウントするカ
ウンタを用い、一定周期の閉成と開放のためのパルスを
発生する回路が使用可能である。
ロールは、入出力スイッチのコントロールに連動した開
閉コントロール回路、例えば前記カウンタのためのクロ
ックパルスよりも高い周波数のパルスをカウントするカ
ウンタを用い、一定周期の閉成と開放のためのパルスを
発生する回路が使用可能である。
【００１７】なお、Ｃ１〜Ｃｎの設定によってはＣ０お
よびＲ２を省略することも可能であり、これによって回
路は単純化される。但し、Ｃ０はインバータＩ２の寄生
容量の影響を抑制する効果があり、寄生容量に対する配
慮は必要である。
よびＲ２を省略することも可能であり、これによって回
路は単純化される。但し、Ｃ０はインバータＩ２の寄生
容量の影響を抑制する効果があり、寄生容量に対する配
慮は必要である。
【００１８】
【発明の効果】前述のとおり、本発明に係るサンプルホ
ールド回路は、データを保持するための複数の入力用キ
ャパシタンスに対して共通の反転増幅器を設けたので、
小規模回路により多数のデータの保持が可能になるとい
う優れた効果を有する。
ールド回路は、データを保持するための複数の入力用キ
ャパシタンスに対して共通の反転増幅器を設けたので、
小規模回路により多数のデータの保持が可能になるとい
う優れた効果を有する。
【図１】本発明に係るサンプルホールド回路の１実施例
を示す回路図である。
を示す回路図である。
【図２】基準電圧源の特性を示すグラフである。
【図３】従来のサンプルホールド回路を示す回路図であ
る。
る。
Ｉ１、Ｉ２ ．．．反転増幅器 Ｃ１、Ｃ２、．．．、Ｃｎ、Ｃｆ ．．．キャパシタン
ス ＩＮ ．．．入力電圧 ＯＵＴ ．．．出力電圧 ＯＰ ．．．出力部。
ス ＩＮ ．．．入力電圧 ＯＵＴ ．．．出力電圧 ＯＰ ．．．出力部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (4)
- 【請求項１】 複数のサンプルホールド用キャパシタ
ンスと、このサンプルホールド用キャパシタンスの第１
端子に共通に接続された基準電圧源と、前記サンプルホ
ールド用キャパシタンスの第２端子にそれぞれ接続され
た入力用スイッチと、この入力用スイッチと並列に前記
サンプルホールド用キャパシタンスの第２端子に接続さ
れた出力用スイッチと、これら出力用スイッチに共通に
接続された出力用キャパシタンスと、この出力用キャパ
シタンスに接続された反転増幅器と、この反転増幅器の
出力をその入力に接続するフィードバック・キャパシタ
ンスとを備え、前記入力用スイッチに入力電圧が共通に
接続されたサンプルホールド回路。 - 【請求項２】 反転増幅器にはその入出力を短絡させ
る第１リフレッシュスイッチが接続されていることを特
徴とする請求項１記載のサンプルホールド回路。 - 【請求項３】 出力用キャパシタンスには、出力用ス
イッチと並列に基準電圧源を接続する第２リフレッシュ
スイッチが接続されていることを特徴とする請求項１記
載のサンプルホールド回路。 - 【請求項４】 基準電圧源は、反転増幅器の入出力を
短絡してなることを特徴とする請求項１記載のサンプル
ホールド回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306923A JPH08147992A (ja) | 1994-11-16 | 1994-11-16 | サンプルホールド回路 |
| EP95112410A EP0696804B1 (en) | 1994-08-08 | 1995-08-07 | Sampling and holding circuit |
| DE69521245T DE69521245T2 (de) | 1994-08-08 | 1995-08-07 | Abtast- und Halterschaltung |
| US08/512,317 US5606274A (en) | 1994-08-08 | 1995-08-08 | Sampling and holding circuit |
| KR1019950040802A KR960019982A (ko) | 1994-11-16 | 1995-11-10 | 샘플 호울드회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6306923A JPH08147992A (ja) | 1994-11-16 | 1994-11-16 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147992A true JPH08147992A (ja) | 1996-06-07 |
Family
ID=17962904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306923A Pending JPH08147992A (ja) | 1994-08-08 | 1994-11-16 | サンプルホールド回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08147992A (ja) |
| KR (1) | KR960019982A (ja) |
-
1994
- 1994-11-16 JP JP6306923A patent/JPH08147992A/ja active Pending
-
1995
- 1995-11-10 KR KR1019950040802A patent/KR960019982A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019982A (ko) | 1996-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050607 |