JPH08148572A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08148572A JPH08148572A JP6286739A JP28673994A JPH08148572A JP H08148572 A JPH08148572 A JP H08148572A JP 6286739 A JP6286739 A JP 6286739A JP 28673994 A JP28673994 A JP 28673994A JP H08148572 A JPH08148572 A JP H08148572A
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Abstract
(57)【要約】
【目的】信号用配線についてメモリを迂回させる必要が
なく、かつメモリに使用する配線層に制限を与えること
なくメモリ内にロジック回路の信号を伝搬させることが
できる半導体集積回路を実現する。 【構成】各ビット線ＢＬの両端側を延設し信号用配線１
１−１、１１−２としてロジック回路２−１、２−２の
信号入出力端に接続し、各ビット線ＢＬの一端側とライ
トバッファＷＢの出力およびセンスアンプＳＡの入力間
に、信号用配線１１−１に対し並列的に配設されたＮＭ
ＯＳトランジスタＮ1 〜Ｎ４から構成され、これらのゲ
ートがカラムデコーダＣＤＣの制御線に接続されたカラ
ムセレクタＣＳＬを設けとともに、転送イネーブル信号
ＬＧ１ＥまたはＬＧ２Ｅを受けると、メモリアレイＭＡ
の全ワード線ＷＬの駆動（活性化）を抑止する抑止信号
Ｓ１２をローデコーダＲＤＣに出力するメモリ制御回路
１２を設ける。
なく、かつメモリに使用する配線層に制限を与えること
なくメモリ内にロジック回路の信号を伝搬させることが
できる半導体集積回路を実現する。 【構成】各ビット線ＢＬの両端側を延設し信号用配線１
１−１、１１−２としてロジック回路２−１、２−２の
信号入出力端に接続し、各ビット線ＢＬの一端側とライ
トバッファＷＢの出力およびセンスアンプＳＡの入力間
に、信号用配線１１−１に対し並列的に配設されたＮＭ
ＯＳトランジスタＮ1 〜Ｎ４から構成され、これらのゲ
ートがカラムデコーダＣＤＣの制御線に接続されたカラ
ムセレクタＣＳＬを設けとともに、転送イネーブル信号
ＬＧ１ＥまたはＬＧ２Ｅを受けると、メモリアレイＭＡ
の全ワード線ＷＬの駆動（活性化）を抑止する抑止信号
Ｓ１２をローデコーダＲＤＣに出力するメモリ制御回路
１２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ロジック回路とメモリ
を混載する半導体集積回路に関するものである。
を混載する半導体集積回路に関するものである。
【０００２】
【従来の技術】この種の半導体集積回路においては、ロ
ジック回路の信号をメモリを挟んで反対側に配置された
ロジック回路に伝達する場合、このロジック回路の信号
転送用配線の方法として、一般的に、以下のような二つ
の方法がとられている。
ジック回路の信号をメモリを挟んで反対側に配置された
ロジック回路に伝達する場合、このロジック回路の信号
転送用配線の方法として、一般的に、以下のような二つ
の方法がとられている。
【０００３】第１の方法は、図９に示すように、メモリ
領域１を挟んで配置された２つのロジック回路２−１，
２−２間を接続する信号線３を、メモリ領域１を迂回さ
せて配線する方法である。
領域１を挟んで配置された２つのロジック回路２−１，
２−２間を接続する信号線３を、メモリ領域１を迂回さ
せて配線する方法である。
【０００４】第２の方法は、図１０に示すように、メモ
リに使用されている配線層以外の配線層４、たとえば第
３金属配線層を利用してメモリ領域１上に配線し、両ロ
ジック回路２−１，２−２間を接続する方法である。
リに使用されている配線層以外の配線層４、たとえば第
３金属配線層を利用してメモリ領域１上に配線し、両ロ
ジック回路２−１，２−２間を接続する方法である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た第１の方法では、たとえば画像処理を行うような半導
体集積回路では、大規模なメモリを搭載する必要性が生
じ、信号線３が大きく迂回することになることから面積
の増大を招く。また、第２の方法では、メモリの配線層
を限定する必要性が生じ、またメモリ動作が遅くなると
いう不都合がある。
た第１の方法では、たとえば画像処理を行うような半導
体集積回路では、大規模なメモリを搭載する必要性が生
じ、信号線３が大きく迂回することになることから面積
の増大を招く。また、第２の方法では、メモリの配線層
を限定する必要性が生じ、またメモリ動作が遅くなると
いう不都合がある。
【０００６】以上、一般的な半導体集積回路の場合につ
いて述べたが、さらにこの問題について、特開平１−２
５８１８４号公報に記載されている逐次ビデオプロセッ
サシステムを例に説明する。図１１は、この逐次ビデオ
プロセッサシステムを示す構成図で、主に走査線方式の
画像データを処理する目的で構成されている。このよう
な構成において、走査線の画像データＤＩはデータ入力
レジスタ（ＤＩＲ）に順次入力され、走査線のブランキ
ング期間にＲＡＭ６へ転送される（シリアル−パラレル
変換される）。転送が終了すると、データ入力レジスタ
５には次の走査線データが入力され、同時に転送された
データは、ＲＡＭ６、作業用レジスタ７、１ビット全加
算器／減算器８において所定の演算処理が行われる。演
算が終了した後、ＲＡＭ９に保持されたデータがデータ
出力レジスタ（ＤＯＲ）１０に転送され、データ出力レ
ジスタ１０から出力データＤＯとしてシリアル出力され
る。
いて述べたが、さらにこの問題について、特開平１−２
５８１８４号公報に記載されている逐次ビデオプロセッ
サシステムを例に説明する。図１１は、この逐次ビデオ
プロセッサシステムを示す構成図で、主に走査線方式の
画像データを処理する目的で構成されている。このよう
な構成において、走査線の画像データＤＩはデータ入力
レジスタ（ＤＩＲ）に順次入力され、走査線のブランキ
ング期間にＲＡＭ６へ転送される（シリアル−パラレル
変換される）。転送が終了すると、データ入力レジスタ
５には次の走査線データが入力され、同時に転送された
データは、ＲＡＭ６、作業用レジスタ７、１ビット全加
算器／減算器８において所定の演算処理が行われる。演
算が終了した後、ＲＡＭ９に保持されたデータがデータ
出力レジスタ（ＤＯＲ）１０に転送され、データ出力レ
ジスタ１０から出力データＤＯとしてシリアル出力され
る。
【０００７】この逐次ビデオプロセッサシステムは、Ｎ
番目の走査線をデータ入力レジスタ５に入力している期
間にＮ−１番目の走査線についての演算処理を行い、Ｎ
−２番目の走査線の演算後のデータをデータ出力レジス
タ１０から出力するという３段のパイプライン構成をと
っている。
番目の走査線をデータ入力レジスタ５に入力している期
間にＮ−１番目の走査線についての演算処理を行い、Ｎ
−２番目の走査線の演算後のデータをデータ出力レジス
タ１０から出力するという３段のパイプライン構成をと
っている。
【０００８】しかし、このシステム構成では、１ビット
全加算器／減算器８で演算したデータを、データ入力レ
ジスタ５やデータ出力レジスタ１０の制御に使用する場
合が発生しても、１０２４ビットという多量のコントロ
ール信号配線をＲＡＭ６，９を迂回させるか、ＲＡＭ
６，９上にメモリ用データ配線層とは別の配線層で配線
するしかない。したがって、１０２４ビットものデータ
線を迂回させることは相当の面積増大となり、また、別
の配線層を使用することはメモリセルの配線層を限定し
てしまう。
全加算器／減算器８で演算したデータを、データ入力レ
ジスタ５やデータ出力レジスタ１０の制御に使用する場
合が発生しても、１０２４ビットという多量のコントロ
ール信号配線をＲＡＭ６，９を迂回させるか、ＲＡＭ
６，９上にメモリ用データ配線層とは別の配線層で配線
するしかない。したがって、１０２４ビットものデータ
線を迂回させることは相当の面積増大となり、また、別
の配線層を使用することはメモリセルの配線層を限定し
てしまう。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、信号用配線についてメモリを迂
回させる必要がなく、メモリに使用する配線層に制限を
与えることなくメモリ内にロジック回路の信号を伝搬さ
せることができる半導体集積回路を提供することにあ
る。
のであり、その目的は、信号用配線についてメモリを迂
回させる必要がなく、メモリに使用する配線層に制限を
与えることなくメモリ内にロジック回路の信号を伝搬さ
せることができる半導体集積回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ロジック回路とメモリを混載した半導体
集積回路において、ロジック回路がメモリ用配線に接続
され、かつロジック回路の信号転送命令を受けるとメモ
リを不活性化する回路を有し、メモリの不活性時に、ロ
ジック回路用信号がメモリ用配線を伝搬される。
め、本発明は、ロジック回路とメモリを混載した半導体
集積回路において、ロジック回路がメモリ用配線に接続
され、かつロジック回路の信号転送命令を受けるとメモ
リを不活性化する回路を有し、メモリの不活性時に、ロ
ジック回路用信号がメモリ用配線を伝搬される。
【００１１】また、本発明の半導体集積回路では、メモ
リ用配線がメモリ領域の外部まで配線され、この外部配
線がロジック回路に接続されている。また、本発明の半
導体集積回路は、メモリ用配線と上記ロジック回路の信
号出力線とを上記信号転送命令に応じて作動的に接続す
るセレクタを有する。さらに、本発明の半導体集積回路
では、上記メモリ用配線を駆動する少なくとも二つの入
力端を備えた駆動回路と、上記駆動回路の一つの入力端
と上記ロジック回路の信号出力線とを上記信号転送命令
に応じて作動的に接続するセレクタとを有し、上記メモ
リ用配線に、メモリ活性時にはメモリ内部用の信号を伝
搬させ、メモリ非活性時にはロジック回路の信号を伝搬
させる。
リ用配線がメモリ領域の外部まで配線され、この外部配
線がロジック回路に接続されている。また、本発明の半
導体集積回路は、メモリ用配線と上記ロジック回路の信
号出力線とを上記信号転送命令に応じて作動的に接続す
るセレクタを有する。さらに、本発明の半導体集積回路
では、上記メモリ用配線を駆動する少なくとも二つの入
力端を備えた駆動回路と、上記駆動回路の一つの入力端
と上記ロジック回路の信号出力線とを上記信号転送命令
に応じて作動的に接続するセレクタとを有し、上記メモ
リ用配線に、メモリ活性時にはメモリ内部用の信号を伝
搬させ、メモリ非活性時にはロジック回路の信号を伝搬
させる。
【００１２】また、本発明の半導体集積回路では、上記
メモリ用配線はビット線で、当該ビット線の両端側にそ
れぞれ接続された第１および第２のロジック回路を有
し、第１のロジック回路から出力された信号をメモリの
入力バッファに入力させ、当該信号をビット線を伝搬さ
せて第２のロジック回路に入力させる。
メモリ用配線はビット線で、当該ビット線の両端側にそ
れぞれ接続された第１および第２のロジック回路を有
し、第１のロジック回路から出力された信号をメモリの
入力バッファに入力させ、当該信号をビット線を伝搬さ
せて第２のロジック回路に入力させる。
【００１３】
【作用】本発明の半導体集積回路によれば、ロジック回
路の信号転送命令が発せられると、メモリが不活性化さ
れる。そして、このメモリが活性化されていない時間帯
に、メモリ用配線、たとえばビット線やワード線、ある
いはデコード線を用いてロジック回路の信号転送が行わ
れる。また、たとえばメモリ用配線の駆動回路にメモリ
セルへの書込データが入力され、かつ信号転送命令が発
せられていない場合には、メモリは活性化状態にあり、
データの書き込みが行われる。信号転送命令が発せられ
ると、メモリは不活性化され、かつセレクタにより駆動
回路の一つの入力端とロジック回路の信号出力線とが接
続されて、ロジック回路の信号が駆動回路に入力され、
メモリ用配線を信号が転送される。
路の信号転送命令が発せられると、メモリが不活性化さ
れる。そして、このメモリが活性化されていない時間帯
に、メモリ用配線、たとえばビット線やワード線、ある
いはデコード線を用いてロジック回路の信号転送が行わ
れる。また、たとえばメモリ用配線の駆動回路にメモリ
セルへの書込データが入力され、かつ信号転送命令が発
せられていない場合には、メモリは活性化状態にあり、
データの書き込みが行われる。信号転送命令が発せられ
ると、メモリは不活性化され、かつセレクタにより駆動
回路の一つの入力端とロジック回路の信号出力線とが接
続されて、ロジック回路の信号が駆動回路に入力され、
メモリ用配線を信号が転送される。
【００１４】
【実施例１】図１は、本発明に係る半導体集積回路の第
１の実施例を示す回路図であって、従来例を示す図９お
よび図１０と同一構成部分は同一符号をもって表してい
る。すなわち、１はメモリ領域、２−１（ＬＧ１），２
−２（ＬＧ２）はロジック回路、１１−１，１１−２は
信号用配線、１２はメモリ制御回路をそれぞれ示してい
る。
１の実施例を示す回路図であって、従来例を示す図９お
よび図１０と同一構成部分は同一符号をもって表してい
る。すなわち、１はメモリ領域、２−１（ＬＧ１），２
−２（ＬＧ２）はロジック回路、１１−１，１１−２は
信号用配線、１２はメモリ制御回路をそれぞれ示してい
る。
【００１５】メモリ領域１は、メモリアレイＭＡ、ロー
デコーダＲＤＣ、カラムデコーダＣＤＣ、カラムセレク
タＣＳＬ、センスアンプＳＡおよびライトバッファＷＢ
により構成されている。メモリアレイＭＡは、ローデコ
ーダＲＤＣにより駆動される複数のワード線ＷＬと、ワ
ード線ＷＬの配線方向に対して直交する方向に配線され
た複数のビット線ＢＬと、これらビット線ＢＬおよびワ
ード線ＷＬに接続されてマトリクス状に配列されたメモ
リセルＭＣにより構成されている。なお、図１では図面
の簡単化のため、ワード線ＷＬ、ビット線ＢＬおよびメ
モリセルＭＣの数を省略して示している。そして、各ビ
ット線ＢＬの両端側は延設され、信号用配線１１−１、
１１−２としてロジック回路２−１およびロジック回路
２−２の信号入出力端にそれぞれ接続されている。ま
た、カラムセレクタＣＳＬは、各ビット線ＢＬの一端側
とライトバッファＷＢの出力ノードおよびセンスアンプ
ＳＡのデータ入力ノード間に、信号用配線１１に対し並
列的に配設されたｎチャネルＭＯＳ（ＮＭＯＳ）トラン
ジスタＮ1 〜Ｎ４から構成され、各ＮＭＯＳトランジス
タＮ１〜Ｎ４のゲートはカラムデコーダＣＤＣの制御線
にそれぞれ接続されている。
デコーダＲＤＣ、カラムデコーダＣＤＣ、カラムセレク
タＣＳＬ、センスアンプＳＡおよびライトバッファＷＢ
により構成されている。メモリアレイＭＡは、ローデコ
ーダＲＤＣにより駆動される複数のワード線ＷＬと、ワ
ード線ＷＬの配線方向に対して直交する方向に配線され
た複数のビット線ＢＬと、これらビット線ＢＬおよびワ
ード線ＷＬに接続されてマトリクス状に配列されたメモ
リセルＭＣにより構成されている。なお、図１では図面
の簡単化のため、ワード線ＷＬ、ビット線ＢＬおよびメ
モリセルＭＣの数を省略して示している。そして、各ビ
ット線ＢＬの両端側は延設され、信号用配線１１−１、
１１−２としてロジック回路２−１およびロジック回路
２−２の信号入出力端にそれぞれ接続されている。ま
た、カラムセレクタＣＳＬは、各ビット線ＢＬの一端側
とライトバッファＷＢの出力ノードおよびセンスアンプ
ＳＡのデータ入力ノード間に、信号用配線１１に対し並
列的に配設されたｎチャネルＭＯＳ（ＮＭＯＳ）トラン
ジスタＮ1 〜Ｎ４から構成され、各ＮＭＯＳトランジス
タＮ１〜Ｎ４のゲートはカラムデコーダＣＤＣの制御線
にそれぞれ接続されている。
【００１６】メモリ制御回路１２は、図示しない制御系
からのロジック間信号転送命令である転送イネーブル信
号ＬＧ１ＥまたはＬＧ２Ｅを受けると、メモリアレイＭ
Ａの全ワード線ＷＬの駆動（活性化）を抑止する、すな
わちメモリを不活性化させるための抑止信号Ｓ１２をロ
ーデコーダＲＤＣに出力する。通常、転送イネーブル信
号ＬＧ１ＥまたはＬＧ２Ｅは、通常メモリ固有のコント
ロール信号であるイネーブル信号ＣＥ，ＷＥがアクティ
ブである場合には、発せられない。ローデコーダＲＤＣ
は、抑止信号Ｓ１２を受けるとワード線ＷＬの駆動を行
わない。たとえば、通常メモリ固有のコントロール信号
であるイネーブル信号ＣＥ、ＷＥがアクティブであって
も、ワード線ＷＬの駆動を行わない。
からのロジック間信号転送命令である転送イネーブル信
号ＬＧ１ＥまたはＬＧ２Ｅを受けると、メモリアレイＭ
Ａの全ワード線ＷＬの駆動（活性化）を抑止する、すな
わちメモリを不活性化させるための抑止信号Ｓ１２をロ
ーデコーダＲＤＣに出力する。通常、転送イネーブル信
号ＬＧ１ＥまたはＬＧ２Ｅは、通常メモリ固有のコント
ロール信号であるイネーブル信号ＣＥ，ＷＥがアクティ
ブである場合には、発せられない。ローデコーダＲＤＣ
は、抑止信号Ｓ１２を受けるとワード線ＷＬの駆動を行
わない。たとえば、通常メモリ固有のコントロール信号
であるイネーブル信号ＣＥ、ＷＥがアクティブであって
も、ワード線ＷＬの駆動を行わない。
【００１７】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しつつ説明する。なお、図２にお
いて、ビット線ＢＬ部分に表記されているデータのう
ち、ＷＤＴはメモリセルＭＣに書き込まれるデータ、Ｓ
ＤＴはロジック回路２−１から２−２、またはロジック
回路２−２から２−１に転送される信号データをそれぞ
れ示している。
ミングチャートを参照しつつ説明する。なお、図２にお
いて、ビット線ＢＬ部分に表記されているデータのう
ち、ＷＤＴはメモリセルＭＣに書き込まれるデータ、Ｓ
ＤＴはロジック回路２−１から２−２、またはロジック
回路２−２から２−１に転送される信号データをそれぞ
れ示している。
【００１８】まず、ロジック間信号転送命令である転送
イネーブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられてい
ない状態で（ローレベルのままに保持）、イネーブル信
号ＣＥがローレベルらハイレベルに切り換えられること
により、メモリ領域１は活性化され、アドレス信号によ
り選択されたワード線ＷＬがローデコーダＲＤＣにより
活性化される。このとき、イネーブル信号ＷＥがローレ
ベルからハイレベルに切り換えられると、カラムセレク
タＣＳＬで選択されたビット線ＢＬにライトバッファＷ
Ｂに入力データＤＩとして入力された書き込みデータＷ
ＤＴが所定のメモリセルＭＣに書き込まれる。また、こ
の場合には、ロジック間信号転送命令である転送イネー
ブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられていないこ
とから、ロジック回路ＬＧ１，ＬＧ２の信号転送は行わ
れない。
イネーブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられてい
ない状態で（ローレベルのままに保持）、イネーブル信
号ＣＥがローレベルらハイレベルに切り換えられること
により、メモリ領域１は活性化され、アドレス信号によ
り選択されたワード線ＷＬがローデコーダＲＤＣにより
活性化される。このとき、イネーブル信号ＷＥがローレ
ベルからハイレベルに切り換えられると、カラムセレク
タＣＳＬで選択されたビット線ＢＬにライトバッファＷ
Ｂに入力データＤＩとして入力された書き込みデータＷ
ＤＴが所定のメモリセルＭＣに書き込まれる。また、こ
の場合には、ロジック間信号転送命令である転送イネー
ブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられていないこ
とから、ロジック回路ＬＧ１，ＬＧ２の信号転送は行わ
れない。
【００１９】次に、図示しない制御系により転送イネー
ブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられると、メモ
リ制御回路１２によりメモリアレイＭＡの全ワード線Ｗ
Ｌの駆動（活性化）を抑止する、すなわちメモリを不活
性化させるための抑止信号Ｓ１２が生成され、ローデコ
ーダＲＤＣに出力される。これにより、ワード線ＷＬの
駆動は行われず、メモリアレイＭＡが非活性状態に保持
される。この場合、メモリ固有のコントロール信号であ
るイネーブル信号ＣＥ、ＷＥは通常、図２に示すよう
に、ローレベルに切り換えられている。そして、ロジッ
ク回路２−１またはロジック回路２−２からの信号転送
が行われ、この信号はビット線ＢＬを介してロジック回
路２−２またはロジック回路２−１に転送される。この
とき、ワード線ＷＬは非活性化状態にあることから、メ
モリセルＭＣのデータが破壊されることはない。
ブル信号ＬＧ１ＥまたはＬＧ２Ｅが発せられると、メモ
リ制御回路１２によりメモリアレイＭＡの全ワード線Ｗ
Ｌの駆動（活性化）を抑止する、すなわちメモリを不活
性化させるための抑止信号Ｓ１２が生成され、ローデコ
ーダＲＤＣに出力される。これにより、ワード線ＷＬの
駆動は行われず、メモリアレイＭＡが非活性状態に保持
される。この場合、メモリ固有のコントロール信号であ
るイネーブル信号ＣＥ、ＷＥは通常、図２に示すよう
に、ローレベルに切り換えられている。そして、ロジッ
ク回路２−１またはロジック回路２−２からの信号転送
が行われ、この信号はビット線ＢＬを介してロジック回
路２−２またはロジック回路２−１に転送される。この
とき、ワード線ＷＬは非活性化状態にあることから、メ
モリセルＭＣのデータが破壊されることはない。
【００２０】以上説明したように、本第１の実施例によ
れば、各ビット線ＢＬの両端側を延設し、信号用配線１
１−１、１１−２としてロジック回路２−１およびロジ
ック回路２−２の信号入出力端にそれぞれ接続し、各ビ
ット線ＢＬの一端側とライトバッファＷＢの出力ノード
およびセンスアンプＳＡのデータ入力ノード間に、信号
用配線１１−１に対し並列的に配設されたＮＭＯＳトラ
ンジスタＮ1 〜Ｎ４から構成され、これらのゲートがカ
ラムデコーダＣＤＣの制御線にそれぞれ接続されたカラ
ムセレクタＣＳＬを設けるとともに、ロジック間信号転
送命令である転送イネーブル信号ＬＧ１ＥまたはＬＧ２
Ｅを受けると、メモリアレイＭＡの全ワード線ＷＬの駆
動（活性化）を抑止する抑止信号Ｓ１２をローデコーダ
ＲＤＣに出力するメモリ制御回路１２を設けたので、信
号配線について、メモリを迂回させる必要がなく、かつ
メモリに使用する配線層に制限を与えることなく、メモ
リ内にロジック回路の信号を伝搬させることができる。
また、ビット線の本数と同等のビット線幅のデータを１
度に転送することが可能である。
れば、各ビット線ＢＬの両端側を延設し、信号用配線１
１−１、１１−２としてロジック回路２−１およびロジ
ック回路２−２の信号入出力端にそれぞれ接続し、各ビ
ット線ＢＬの一端側とライトバッファＷＢの出力ノード
およびセンスアンプＳＡのデータ入力ノード間に、信号
用配線１１−１に対し並列的に配設されたＮＭＯＳトラ
ンジスタＮ1 〜Ｎ４から構成され、これらのゲートがカ
ラムデコーダＣＤＣの制御線にそれぞれ接続されたカラ
ムセレクタＣＳＬを設けるとともに、ロジック間信号転
送命令である転送イネーブル信号ＬＧ１ＥまたはＬＧ２
Ｅを受けると、メモリアレイＭＡの全ワード線ＷＬの駆
動（活性化）を抑止する抑止信号Ｓ１２をローデコーダ
ＲＤＣに出力するメモリ制御回路１２を設けたので、信
号配線について、メモリを迂回させる必要がなく、かつ
メモリに使用する配線層に制限を与えることなく、メモ
リ内にロジック回路の信号を伝搬させることができる。
また、ビット線の本数と同等のビット線幅のデータを１
度に転送することが可能である。
【００２１】なお、本実施例においては、信号用配線と
しては、ビット線ＢＬをメモリの外部まで配線したもの
そのまま使用する場合を例に説明したが、他の信号線を
ビット線ＢＬに接続する等、種々の態様が可能である。
また、本実施例においては、信号用転送配線としてビッ
ト線を用いた場合を例に説明したが、これに限定される
ものではなく、ワード線やデコード線を用い場合であっ
ても本発明が適用できることはいうまでもない。ただ
し、ワード線を用いる場合には、メモリセルＭＣは、非
破壊型のメモリセルである必要がある。
しては、ビット線ＢＬをメモリの外部まで配線したもの
そのまま使用する場合を例に説明したが、他の信号線を
ビット線ＢＬに接続する等、種々の態様が可能である。
また、本実施例においては、信号用転送配線としてビッ
ト線を用いた場合を例に説明したが、これに限定される
ものではなく、ワード線やデコード線を用い場合であっ
ても本発明が適用できることはいうまでもない。ただ
し、ワード線を用いる場合には、メモリセルＭＣは、非
破壊型のメモリセルである必要がある。
【００２２】
【実施例２】図３は、本発明に係る半導体集積回路の第
２の実施例を示す回路図である。本第２の実施例が上述
した第１の実施例と異なる点は、信号用配線１１−１に
ロジック回路２−１の信号入出力線と各ビット線ＢＬの
一端側とを転送イネーブル信号ＬＧ１Ｅのレベルに応じ
て作動的に接続するＮＭＯＳトランジスタから構成され
たセレクタ１３−１を設け、同様に、信号用配線１１−
２にロジック回路２−２の信号入出力線と各ビット線Ｂ
Ｌの他端側とを転送イネーブル信号ＬＧ２Ｅのレベルに
応じて作動的に接続するＮＭＯＳトランジスタから構成
されたセレクタ１３−２を設けたことにある。
２の実施例を示す回路図である。本第２の実施例が上述
した第１の実施例と異なる点は、信号用配線１１−１に
ロジック回路２−１の信号入出力線と各ビット線ＢＬの
一端側とを転送イネーブル信号ＬＧ１Ｅのレベルに応じ
て作動的に接続するＮＭＯＳトランジスタから構成され
たセレクタ１３−１を設け、同様に、信号用配線１１−
２にロジック回路２−２の信号入出力線と各ビット線Ｂ
Ｌの他端側とを転送イネーブル信号ＬＧ２Ｅのレベルに
応じて作動的に接続するＮＭＯＳトランジスタから構成
されたセレクタ１３−２を設けたことにある。
【００２３】図４は、図３の回路の動作を示すタイミン
グチャートである。このタイミングチャートは、転送イ
ネーブル信号ＬＧ１Ｅ，ＬＧ２Ｅがセレクタ１３−１，
１３−２に用いられるがその信号制御は第１の実施例と
同様に行われることから、図２と同様のタイミングとな
っている。
グチャートである。このタイミングチャートは、転送イ
ネーブル信号ＬＧ１Ｅ，ＬＧ２Ｅがセレクタ１３−１，
１３−２に用いられるがその信号制御は第１の実施例と
同様に行われることから、図２と同様のタイミングとな
っている。
【００２４】本第２の実施例によれば、上述した第１の
実施例の効果に加えて、ビット線のの負荷がセレクタ１
３−１，１３−２を構成するトランジスタの寄生容量の
みとなり、負荷容量の低減を図れ、メモリの動作速度の
低下を防止できる。また、セレクタ１３ー１，１３−２
を付加することによる面積の増大は、ロジック回路の信
号配線を迂回させるより少なく、また、ロジック回路２
−１と２−１を接続したい個数のみを付加すればよいの
でほとんど無視できる。
実施例の効果に加えて、ビット線のの負荷がセレクタ１
３−１，１３−２を構成するトランジスタの寄生容量の
みとなり、負荷容量の低減を図れ、メモリの動作速度の
低下を防止できる。また、セレクタ１３ー１，１３−２
を付加することによる面積の増大は、ロジック回路の信
号配線を迂回させるより少なく、また、ロジック回路２
−１と２−１を接続したい個数のみを付加すればよいの
でほとんど無視できる。
【００２５】
【実施例３】図５は、本発明に係る半導体集積回路の第
３の実施例を示す回路図である。本第３の実施例が上述
した第２の実施例と異なる点は、ロジック回路２−１の
一つの信号入出力端とライトバッファＷＢの二つの入力
端のうちの一つの入力端とを、転送イネーブル信号ＬＧ
１Ｅのレベルに応じて作動的に接続するＮＭＯＳからな
るセレクタを１４を設けたことにある。
３の実施例を示す回路図である。本第３の実施例が上述
した第２の実施例と異なる点は、ロジック回路２−１の
一つの信号入出力端とライトバッファＷＢの二つの入力
端のうちの一つの入力端とを、転送イネーブル信号ＬＧ
１Ｅのレベルに応じて作動的に接続するＮＭＯＳからな
るセレクタを１４を設けたことにある。
【００２６】本回路は、たとえばメモリの入出力のビッ
ト幅程度の転送幅で良い場合などに適用可能であり、ま
た、ライトバッファＷＢをロジック回路２−１の信号を
伝達するためのバッファと兼用でき、回路規模を小さく
できる利点がある。ただし、本回路の場合、ロジック回
路２−１からロジック回路２−２にしか信号の転送を行
えない。また、メモリの非活性化時においても、ライト
バッファＷＢとカラムセレクタＣＳＬは活性化される。
たとえば、イネーブル信号ＣＥまたはＷＥがハイレベル
に保持され、メモリ制御回路１２による抑止信号Ｓ１２
によりメモリを不活性化させる等の制御が行われる。ま
た、たとえば、図６のタイミングチャートに示すよう
に、イネーブル信号ＷＥと転送イネーブル信号ＬＧ１
Ｅ，ＬＧ２Ｅとの論理積をとりライトバッファＷＢとカ
ラムセレクタＣＳＬを活性化させるようにしてもよい。
ト幅程度の転送幅で良い場合などに適用可能であり、ま
た、ライトバッファＷＢをロジック回路２−１の信号を
伝達するためのバッファと兼用でき、回路規模を小さく
できる利点がある。ただし、本回路の場合、ロジック回
路２−１からロジック回路２−２にしか信号の転送を行
えない。また、メモリの非活性化時においても、ライト
バッファＷＢとカラムセレクタＣＳＬは活性化される。
たとえば、イネーブル信号ＣＥまたはＷＥがハイレベル
に保持され、メモリ制御回路１２による抑止信号Ｓ１２
によりメモリを不活性化させる等の制御が行われる。ま
た、たとえば、図６のタイミングチャートに示すよう
に、イネーブル信号ＷＥと転送イネーブル信号ＬＧ１
Ｅ，ＬＧ２Ｅとの論理積をとりライトバッファＷＢとカ
ラムセレクタＣＳＬを活性化させるようにしてもよい。
【００２７】
【実施例４】図７は、本発明に係る半導体集積回路の第
４の実施例を示す回路図である。本第４の実施例では、
メモリの入力バッファＤＩＮからロジック回路２−１の
信号を入力するように構成されている。
４の実施例を示す回路図である。本第４の実施例では、
メモリの入力バッファＤＩＮからロジック回路２−１の
信号を入力するように構成されている。
【００２８】本回路では、メモリの非活性化時において
も、入力バッファＤＩＮ、ライトバッファＷＢおよびカ
ラムセレクタＣＳＬは活性化される。なお、ＷＤＢはラ
イトデータバスを示している。たとえば、イネーブル信
号ＣＥまたはＷＥがハイレベルに保持され、メモリ制御
回路１２による抑止信号Ｓ１２によりメモリを不活性化
させる等の制御が行われる。また、たとえば、図７のタ
イミングチャートに示すように、イネーブル信号ＷＥと
転送イネーブル信号ＬＧ１Ｅ，ＬＧ２Ｅとの論理積をと
り入力バッファＤＩＮ、ライトバッファＷＢおよびカラ
ムセレクタＣＳＬを活性化させるようにしてもよい。
も、入力バッファＤＩＮ、ライトバッファＷＢおよびカ
ラムセレクタＣＳＬは活性化される。なお、ＷＤＢはラ
イトデータバスを示している。たとえば、イネーブル信
号ＣＥまたはＷＥがハイレベルに保持され、メモリ制御
回路１２による抑止信号Ｓ１２によりメモリを不活性化
させる等の制御が行われる。また、たとえば、図７のタ
イミングチャートに示すように、イネーブル信号ＷＥと
転送イネーブル信号ＬＧ１Ｅ，ＬＧ２Ｅとの論理積をと
り入力バッファＤＩＮ、ライトバッファＷＢおよびカラ
ムセレクタＣＳＬを活性化させるようにしてもよい。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、信号配線について、メモリを迂回させ
る必要がなく、かつメモリに使用する配線層に制限を与
えることなく、メモリ内にロジック回路の信号を伝搬さ
せることができる。また、本発明をメモリ内のビット線
に適用すれば、ビット線の本数と同等のビット幅のデー
タを１度に転送することが可能である。
積回路によれば、信号配線について、メモリを迂回させ
る必要がなく、かつメモリに使用する配線層に制限を与
えることなく、メモリ内にロジック回路の信号を伝搬さ
せることができる。また、本発明をメモリ内のビット線
に適用すれば、ビット線の本数と同等のビット幅のデー
タを１度に転送することが可能である。
【図１】本発明に係る半導体集積回路の第１の実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】本発明に係る半導体集積回路の第２の実施例を
示す回路図である。
示す回路図である。
【図４】図３の回路の動作例を示すタイミングチャート
である。
である。
【図５】本発明に係る半導体集積回路の第３の実施例を
示す回路図である。
示す回路図である。
【図６】図５の回路の動作例を示すタイミングチャート
である。
である。
【図７】本発明に係る半導体集積回路の第４の実施例を
示す回路図である。
示す回路図である。
【図８】図７の回路の動作例を示すタイミングチャート
である。
である。
【図９】メモリ領域を挟んで配置された二つのロジック
回路を接続する信号線を、メモリ領域を迂回させて配線
する方法を説明するための図である。
回路を接続する信号線を、メモリ領域を迂回させて配線
する方法を説明するための図である。
【図１０】メモリに使用されている配線層以外の配線層
を利用してメモリ領域上に配線し、２つのロジック回路
間を接続する方法を説明するための図である。
を利用してメモリ領域上に配線し、２つのロジック回路
間を接続する方法を説明するための図である。
【図１１】従来の課題を説明するための逐次ビデオプロ
セッサシステムを示す構成図である。
セッサシステムを示す構成図である。
１…メモリ領域 ＭＡ…メモリアレイ ＲＤＣ…ローデコーダ ＣＤＣ…カラムデコーダ ＣＳＬ…カラムセレクタ ＳＡ…センスアンプ ＷＢ…ライトバッファ ＤＩＮ…入力バッファ ２−１，２−２…ロジック回路 １１…信号用配線 １２…メモリ制御回路 １３−１，１３−２，１４…セレクタ
Claims (5)
- 【請求項１】 ロジック回路とメモリを混載した半導体
集積回路において、 ロジック回路がメモリ用配線に接続され、かつ、 ロジック回路の信号転送命令を受けるとメモリを不活性
化する回路を有し、 メモリの不活性時に、ロジック回路用信号がメモリ用配
線を伝搬される半導体集積回路。 - 【請求項２】 メモリ用配線がメモリ領域の外部まで配
線され、この外部配線がロジック回路に接続されている
請求項１記載の半導体集積回路。 - 【請求項３】 メモリ用配線と上記ロジック回路の信号
出力線とを上記信号転送命令に応じて作動的に接続する
セレクタを有する請求項１または請求項２記載の半導体
集積回路。 - 【請求項４】 上記メモリ用配線を駆動する少なくとも
二つの入力端を備えた駆動回路と、 上記駆動回路の一つの入力端と上記ロジック回路の信号
出力線とを上記信号転送命令に応じて作動的に接続する
セレクタとを有し、 上記メモリ用配線に、メモリ活性時にはメモリ内部用の
信号を伝搬させ、メモリ非活性時にはロジック回路の信
号を伝搬させる請求項１または請求項２記載の半導体集
積回路。 - 【請求項５】 上記メモリ用配線はビット線で、当該ビ
ット線の両端側にそれぞれ接続された第１および第２の
ロジック回路を有し、 第１のロジック回路から出力された信号をメモリの入力
バッファに入力させ、当該信号をビット線を伝搬させて
第２のロジック回路に入力させる請求項１、２、３また
は４記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28673994A JP3279101B2 (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28673994A JP3279101B2 (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148572A true JPH08148572A (ja) | 1996-06-07 |
| JP3279101B2 JP3279101B2 (ja) | 2002-04-30 |
Family
ID=17708405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28673994A Expired - Fee Related JP3279101B2 (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279101B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1317764C (zh) * | 1996-03-08 | 2007-05-23 | 株式会社日立制作所 | 半导体集成电路装置及其设计方法 |
| JP2008181641A (ja) * | 2007-12-28 | 2008-08-07 | Renesas Technology Corp | メモリ集積回路装置 |
| KR100855572B1 (ko) * | 2007-04-04 | 2008-09-01 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조 |
-
1994
- 1994-11-21 JP JP28673994A patent/JP3279101B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1317764C (zh) * | 1996-03-08 | 2007-05-23 | 株式会社日立制作所 | 半导体集成电路装置及其设计方法 |
| KR100855572B1 (ko) * | 2007-04-04 | 2008-09-01 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 센스앰프의레이아웃구조 |
| US7869239B2 (en) | 2007-04-04 | 2011-01-11 | Samsung Electronics Co., Ltd. | Layout structure of bit line sense amplifiers for a semiconductor memory device |
| US8310853B2 (en) | 2007-04-04 | 2012-11-13 | Samsung Electronics Co., Ltd. | Layout structure of bit line sense amplifiers for a semiconductor memory device |
| JP2008181641A (ja) * | 2007-12-28 | 2008-08-07 | Renesas Technology Corp | メモリ集積回路装置 |
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| Publication number | Publication date |
|---|---|
| JP3279101B2 (ja) | 2002-04-30 |
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