JPH08148579A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08148579A JPH08148579A JP6314036A JP31403694A JPH08148579A JP H08148579 A JPH08148579 A JP H08148579A JP 6314036 A JP6314036 A JP 6314036A JP 31403694 A JP31403694 A JP 31403694A JP H08148579 A JPH08148579 A JP H08148579A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路における無駄な部分を可能
な限り除去し、集積度の飛躍的向上を図ることである。 【構成】 ＳＯＩ構造のＣＭＯＳインバータにおけるグ
ランドを半導体基板からとるものである。裏面にグラン
ド用Ａｌ電極２が形成されたｎ-型半導体基板（接地電
位となっている）１の表面にＳｉＯ2膜３が形成されて
いて、このＳｉＯ2膜３上にｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタが形成されている。ゲート４はポリ
シリコンからなり、ドレイン領域６，９ならびにソース
領域７，８はそれぞれ、サイドウオール５を利用したセ
ルフアラインによる不純物導入によって形成されてい
る。ｎＭＯＳトランジスタのソース領域９は２個のｎＭ
ＯＳで共用され、スルーホール１５を充填する導体層１
０と接続用拡散層１１とによって基板１と電気的に接続
されている。これによってアースが確保されている。
な限り除去し、集積度の飛躍的向上を図ることである。 【構成】 ＳＯＩ構造のＣＭＯＳインバータにおけるグ
ランドを半導体基板からとるものである。裏面にグラン
ド用Ａｌ電極２が形成されたｎ-型半導体基板（接地電
位となっている）１の表面にＳｉＯ2膜３が形成されて
いて、このＳｉＯ2膜３上にｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタが形成されている。ゲート４はポリ
シリコンからなり、ドレイン領域６，９ならびにソース
領域７，８はそれぞれ、サイドウオール５を利用したセ
ルフアラインによる不純物導入によって形成されてい
る。ｎＭＯＳトランジスタのソース領域９は２個のｎＭ
ＯＳで共用され、スルーホール１５を充填する導体層１
０と接続用拡散層１１とによって基板１と電気的に接続
されている。これによってアースが確保されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、ＣＭＯＳ構成の高集積度のＳＲ
ＡＭやゲートアレイ等に用いて好適な半導体装置および
その製造方法に関する。
製造方法に関し、特に、ＣＭＯＳ構成の高集積度のＳＲ
ＡＭやゲートアレイ等に用いて好適な半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ構成の回路の例が図１０（ａ）
〜（ｃ）に示される。
〜（ｃ）に示される。
【０００３】（ａ）はＭＯＳトランジスタＭ１とＭ２で
構成されるＣＭＯＳインバータと、Ｍ３とＭ４で構成さ
れるＣＭＯＳインバータとを接続して構成される同相バ
ッファである。また、（ｂ）はＳＲＡＭのメモリセルを
示し、このメモリセルはＭＯＳトランジスタＭ５とＭ６
で構成されるＣＭＯＳインバータと、ＭＯＳトランジス
タＭ７とＭ８で構成されるＣＭＯＳインバータとをクロ
スカップルして構成されている。また、（ｃ）はＢｉ−
ＣＭＯＳ構成のＳＲＡＭ等の入力段に使用される入力バ
ッファ回路であり、ＣＭＯＳレベル変換回路（図中、太
い点線で囲んで示してある）は、ＭＯＳトランジスタＭ
９〜Ｍ１２で構成されるカレントミラーを利用したバッ
ファ回路である。
構成されるＣＭＯＳインバータと、Ｍ３とＭ４で構成さ
れるＣＭＯＳインバータとを接続して構成される同相バ
ッファである。また、（ｂ）はＳＲＡＭのメモリセルを
示し、このメモリセルはＭＯＳトランジスタＭ５とＭ６
で構成されるＣＭＯＳインバータと、ＭＯＳトランジス
タＭ７とＭ８で構成されるＣＭＯＳインバータとをクロ
スカップルして構成されている。また、（ｃ）はＢｉ−
ＣＭＯＳ構成のＳＲＡＭ等の入力段に使用される入力バ
ッファ回路であり、ＣＭＯＳレベル変換回路（図中、太
い点線で囲んで示してある）は、ＭＯＳトランジスタＭ
９〜Ｍ１２で構成されるカレントミラーを利用したバッ
ファ回路である。
【０００４】このようなＣＭＯＳ構成の回路の基本的デ
バイス構成は同じであり、図１１にデバイスの断面構造
例が示される。理解の容易のために、図中結線例を示し
ているが、これは図１０（ｂ）のメモリセルのフリップ
フロップを形成する場合の結線である。
バイス構成は同じであり、図１１にデバイスの断面構造
例が示される。理解の容易のために、図中結線例を示し
ているが、これは図１０（ｂ）のメモリセルのフリップ
フロップを形成する場合の結線である。
【０００５】図示されるデバイスは、いわゆるダブルウ
エル方式を採用したＣＭＯＳであり、シリコン半導体基
板５０内にｎウエル５１と５４、ｐウエル５２と５３が
形成され、ｎウエルの表面にはｐ+拡散層５７〜５９、
６６〜６８が設けられ、ｐウエルの表面にはｎ+拡散層
６０〜６５が設けられている。これらの拡散層はソース
（Ｓ）、ドレイン（Ｄ）ならびにウエル電位の固定用の
層（ウエルコンタクト層）に利用される。ゲート９０は
ポリシリコンからなり、素子分離にはＬＯＣＯＳ法によ
り形成されるフィールド酸化膜５６が用いられている。
参照番号７０〜８１はアルミニュウム（Ａｌ）電極であ
る。
エル方式を採用したＣＭＯＳであり、シリコン半導体基
板５０内にｎウエル５１と５４、ｐウエル５２と５３が
形成され、ｎウエルの表面にはｐ+拡散層５７〜５９、
６６〜６８が設けられ、ｐウエルの表面にはｎ+拡散層
６０〜６５が設けられている。これらの拡散層はソース
（Ｓ）、ドレイン（Ｄ）ならびにウエル電位の固定用の
層（ウエルコンタクト層）に利用される。ゲート９０は
ポリシリコンからなり、素子分離にはＬＯＣＯＳ法によ
り形成されるフィールド酸化膜５６が用いられている。
参照番号７０〜８１はアルミニュウム（Ａｌ）電極であ
る。
【０００６】
【発明が解決しようとする課題】上述した従来構造のＣ
ＭＯＳデバイスは、以下のような問題点がある。
ＭＯＳデバイスは、以下のような問題点がある。
【０００７】（１）素子分離（電気的な分離）のため
に、およびｎＭＯＳとｐＭＯＳのそれぞれの特性を最適
化するためにｎウエルとｐウエルの２つのウエルを用い
ており、したがって、必然的にウエル電位の固定のため
にウエルコンタクト層（図１１の拡散層５７，６２，６
３，６８）や引出し電極（図１１中の参照番号７０，７
５，７６，８１）が必要となり、デバイスサイズのさら
なる小型化は困難である。 （２）ウエルを用いたデバイスの構造上、寄生トランジ
スタの存在は避けることができず、高集積化した場合に
はラッチアップが発生しやすくなる。したがって、アー
スの取り方（ｎＭＯＳのソースのグランド）に問題が多
くなる。
に、およびｎＭＯＳとｐＭＯＳのそれぞれの特性を最適
化するためにｎウエルとｐウエルの２つのウエルを用い
ており、したがって、必然的にウエル電位の固定のため
にウエルコンタクト層（図１１の拡散層５７，６２，６
３，６８）や引出し電極（図１１中の参照番号７０，７
５，７６，８１）が必要となり、デバイスサイズのさら
なる小型化は困難である。 （２）ウエルを用いたデバイスの構造上、寄生トランジ
スタの存在は避けることができず、高集積化した場合に
はラッチアップが発生しやすくなる。したがって、アー
スの取り方（ｎＭＯＳのソースのグランド）に問題が多
くなる。
【０００８】すなわち、半導体装置における最も一般的
なアースの方法は、基板をアースとして使用することで
あるが、この場合、基板に流れる瞬時的な電流はノイズ
となって寄生トランジスタを動作させることにつなが
り、また、本来のＣＭＯＳ回路の動作を不安定にしたり
する。このため、太いアース配線を引き回して、ＣＭＯ
Ｓ回路から離れた安全な箇所で基板と接続したり、さら
にその基板部分をアイソレーション用の拡散層で囲って
アイランド化するといった慎重な設計が必要となる。し
たがって、レイアウト設計が複雑となり、また、設計マ
ージンも必要となることからレイアウト面積も増大す
る。
なアースの方法は、基板をアースとして使用することで
あるが、この場合、基板に流れる瞬時的な電流はノイズ
となって寄生トランジスタを動作させることにつなが
り、また、本来のＣＭＯＳ回路の動作を不安定にしたり
する。このため、太いアース配線を引き回して、ＣＭＯ
Ｓ回路から離れた安全な箇所で基板と接続したり、さら
にその基板部分をアイソレーション用の拡散層で囲って
アイランド化するといった慎重な設計が必要となる。し
たがって、レイアウト設計が複雑となり、また、設計マ
ージンも必要となることからレイアウト面積も増大す
る。
【０００９】同様の問題は、アースの場合のみならず、
ｐＭＯＳのソースへの電源電圧の供給の場合にも発生す
る。すなわち、基板を電源電位とし、電源配線を基板に
接続する場合でも、同様の問題がある。
ｐＭＯＳのソースへの電源電圧の供給の場合にも発生す
る。すなわち、基板を電源電位とし、電源配線を基板に
接続する場合でも、同様の問題がある。
【００１０】（３）さらに、ｎＭＯＳのドレインとｐＭ
ＯＳのドレインの間は、ＬＯＣＯＳ法によって形成され
た厚いフィールド酸化膜で分離されているため、この部
分の占有面積が支配的となり、電極と拡散層との接続技
術としてシリサイド技術、特に、サリサイド技術を用い
て素子の微細化を図っても、その効果を生かすことがで
きず、集積度の向上が図れない。
ＯＳのドレインの間は、ＬＯＣＯＳ法によって形成され
た厚いフィールド酸化膜で分離されているため、この部
分の占有面積が支配的となり、電極と拡散層との接続技
術としてシリサイド技術、特に、サリサイド技術を用い
て素子の微細化を図っても、その効果を生かすことがで
きず、集積度の向上が図れない。
【００１１】（４）これらの理由により、従来のＣＭＯ
Ｓデバイスでは、さらなる微細化の促進は困難であっ
た。
Ｓデバイスでは、さらなる微細化の促進は困難であっ
た。
【００１２】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、素子分離領域を極力少な
くし、また、コンタクトや配線等のデバイスの動作に直
接影響を及ぼさない部分の領域を極力少なくし、ＣＭＯ
Ｓ集積回路の集積度を飛躍的に向上させることにある。
れたものであり、その目的は、素子分離領域を極力少な
くし、また、コンタクトや配線等のデバイスの動作に直
接影響を及ぼさない部分の領域を極力少なくし、ＣＭＯ
Ｓ集積回路の集積度を飛躍的に向上させることにある。
【００１３】
【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、ＣＭＯＳインバータ等のＣＭＯＳ構
成の回路をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造とし、ソース領域の接地、あるいはソー
ス領域への電源電圧の供給は、そのソース領域を、絶縁
層に設けられたスルーホールを介して所望電位の基板と
電気的に接続することにより行うようにしたことを特徴
とするものである。
明の半導体装置は、ＣＭＯＳインバータ等のＣＭＯＳ構
成の回路をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造とし、ソース領域の接地、あるいはソー
ス領域への電源電圧の供給は、そのソース領域を、絶縁
層に設けられたスルーホールを介して所望電位の基板と
電気的に接続することにより行うようにしたことを特徴
とするものである。
【００１４】また、本発明の半導体装置は、スルーホー
ルをソース領域の下に設け、ソース領域と基板とを最短
距離で接続したことを特徴とするものである。
ルをソース領域の下に設け、ソース領域と基板とを最短
距離で接続したことを特徴とするものである。
【００１５】また、本発明の半導体装置は、同一導電型
のトランジスタのソース領域を共通化し、その共通化さ
れたソース領域の下にスルーホールを設け、その共通化
されたソース領域をスルーホールを介して所望電位の基
板と電気的に接続したことを特徴とするものである。
のトランジスタのソース領域を共通化し、その共通化さ
れたソース領域の下にスルーホールを設け、その共通化
されたソース領域をスルーホールを介して所望電位の基
板と電気的に接続したことを特徴とするものである。
【００１６】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁層を形成する工程と、前記絶縁層の
一部にスルーホールを形成する工程と、前記絶縁層上な
らびに前記スルーホール内にシリコン層を形成する工程
と、前記シリコン層上の一部にゲート領域を形成し、前
記スルーホールの位置を含む前記シリコン層内に不純物
を選択的に導入してソース領域とスルーホールを介して
半導体基板に至る接続用の導電層とを形成し、シリコン
層内の他の領域に選択的に不純物を導入してドレイン領
域を形成し、これによってＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造のＣＭＯＳ構成の回路を
形成する工程と、前記半導体基板を接地電位または電源
電位に接続するための手段を形成する工程とを有するこ
とを特徴とするものである。
半導体基板上に絶縁層を形成する工程と、前記絶縁層の
一部にスルーホールを形成する工程と、前記絶縁層上な
らびに前記スルーホール内にシリコン層を形成する工程
と、前記シリコン層上の一部にゲート領域を形成し、前
記スルーホールの位置を含む前記シリコン層内に不純物
を選択的に導入してソース領域とスルーホールを介して
半導体基板に至る接続用の導電層とを形成し、シリコン
層内の他の領域に選択的に不純物を導入してドレイン領
域を形成し、これによってＳＯＩ（Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造のＣＭＯＳ構成の回路を
形成する工程と、前記半導体基板を接地電位または電源
電位に接続するための手段を形成する工程とを有するこ
とを特徴とするものである。
【００１７】
（１）本発明では、ＣＭＯＳ回路はＳＯＩ構造となって
いて、基板上に設けられた絶縁層上に形成されている。
ＳＯＩ構造の素子は、通常のモノリシックＩＣと異な
り、共通の半導体基板内に形成されず、下地の絶縁層に
よってそれぞれの素子が電気的に分離された形態をして
いる。したがって、従来素子のようなｐウエルやｎウエ
ルを用いた、ｐｎ接合による分離が不要である。すなわ
ち、ウエル領域やウエルコンタクト領域がいらないので
あり、素子サイズを小型化できる。
いて、基板上に設けられた絶縁層上に形成されている。
ＳＯＩ構造の素子は、通常のモノリシックＩＣと異な
り、共通の半導体基板内に形成されず、下地の絶縁層に
よってそれぞれの素子が電気的に分離された形態をして
いる。したがって、従来素子のようなｐウエルやｎウエ
ルを用いた、ｐｎ接合による分離が不要である。すなわ
ち、ウエル領域やウエルコンタクト領域がいらないので
あり、素子サイズを小型化できる。
【００１８】（２）また、ウエルを用いないため、ｎＭ
ＯＳのドレインとｐＭＯＳのドレイン間にフィールド酸
化膜も不要であり、素子サイズを小型化できる。
ＯＳのドレインとｐＭＯＳのドレイン間にフィールド酸
化膜も不要であり、素子サイズを小型化できる。
【００１９】（３）ＣＭＯＳ回路は半導体基板とは絶縁
されて形成されているため、半導体基板の電位は自由に
設定可能であり、ラッチアップ発生の心配もまったくな
い。このことを利用して、基板を接地電位あるいは電源
電位に固定しておき、必要に応じて絶縁層の一部にスル
ーホール（開孔部）を設け、これを介して導体層（配
線）によって電位固定が必要なソース領域と接続するこ
とによって、簡単にアースや電源の引き出しが可能とな
る。
されて形成されているため、半導体基板の電位は自由に
設定可能であり、ラッチアップ発生の心配もまったくな
い。このことを利用して、基板を接地電位あるいは電源
電位に固定しておき、必要に応じて絶縁層の一部にスル
ーホール（開孔部）を設け、これを介して導体層（配
線）によって電位固定が必要なソース領域と接続するこ
とによって、簡単にアースや電源の引き出しが可能とな
る。
【００２０】（４）さらに、スルーホールを、ソース領
域の下に設ける（すなわち、平面的にソース領域とスル
ーホールが重なるようにする）ことによって、基板とソ
ース領域とを接続するための配線（グランド配線や電源
配線）がまったく不要となり、さらに、コンパクト化が
可能となる。
域の下に設ける（すなわち、平面的にソース領域とスル
ーホールが重なるようにする）ことによって、基板とソ
ース領域とを接続するための配線（グランド配線や電源
配線）がまったく不要となり、さらに、コンパクト化が
可能となる。
【００２１】（５）また、同一導電型のＭＯＳトランジ
スタのソース領域を共通化することによって、さらにコ
ンパクト化できる。
スタのソース領域を共通化することによって、さらにコ
ンパクト化できる。
【００２２】（６）本発明の半導体デバイスは、ＳＰＥ
技術（Ｓｉ固相結晶成長技術）等を利用した絶縁層上へ
のＳｉ膜の成長技術と、モノリシックＩＣにおけるシリ
コンゲートＭＯＳトランジスタのセルフアラインによる
ソース，ドレインの形成技術等を組み合わせて使用する
ことによって、製造することができる。
技術（Ｓｉ固相結晶成長技術）等を利用した絶縁層上へ
のＳｉ膜の成長技術と、モノリシックＩＣにおけるシリ
コンゲートＭＯＳトランジスタのセルフアラインによる
ソース，ドレインの形成技術等を組み合わせて使用する
ことによって、製造することができる。
【００２３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２４】（実施例１）図９は本発明の半導体装置の
第１の実施例の構成を示す断面図である。本実施例の半
導体装置は、ＳＯＩ構造のＣＭＯＳインバータにおける
グランドを半導体基板からとるものである。デバイス構
造は以下の通りである。
第１の実施例の構成を示す断面図である。本実施例の半
導体装置は、ＳＯＩ構造のＣＭＯＳインバータにおける
グランドを半導体基板からとるものである。デバイス構
造は以下の通りである。
【００２５】裏面にグランド用Ａｌ電極２が形成された
ｎ-型半導体基板（接地電位となっている）１の表面に
ＳｉＯ2膜３が形成されていて、このＳｉＯ2膜３上にｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタが形成され
ている。ゲート４はポリシリコンからなり、ドレイン領
域６，９ならびにソース領域７，８はそれぞれ、サイド
ウオール５を利用したセルフアラインによる不純物導入
によって形成されている。
ｎ-型半導体基板（接地電位となっている）１の表面に
ＳｉＯ2膜３が形成されていて、このＳｉＯ2膜３上にｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタが形成され
ている。ゲート４はポリシリコンからなり、ドレイン領
域６，９ならびにソース領域７，８はそれぞれ、サイド
ウオール５を利用したセルフアラインによる不純物導入
によって形成されている。
【００２６】ドレイン領域６，９ならびにソース領域
７，８の各表面はＡｌ電極１３との良好な接続を確保す
るためにシリサイド化され、シリサイド層１２となって
いる。また、ドレイン７，８は共通化されている。参照
番号１４は、保護膜（ＢＰＳＧ）である。ｎＭＯＳトラ
ンジスタのソース領域９は、スルーホール１５を充填す
る導体層１０と接続用拡散層１１とによって基板１と電
気的に接続されている。これによってアースが確保され
ている。スルーホール１５はソース領域９の直下に形成
されている。したがって、平面的に引き回されるグラン
ド配線は最小限のものですみ、原理的にはまったく不要
である。
７，８の各表面はＡｌ電極１３との良好な接続を確保す
るためにシリサイド化され、シリサイド層１２となって
いる。また、ドレイン７，８は共通化されている。参照
番号１４は、保護膜（ＢＰＳＧ）である。ｎＭＯＳトラ
ンジスタのソース領域９は、スルーホール１５を充填す
る導体層１０と接続用拡散層１１とによって基板１と電
気的に接続されている。これによってアースが確保され
ている。スルーホール１５はソース領域９の直下に形成
されている。したがって、平面的に引き回されるグラン
ド配線は最小限のものですみ、原理的にはまったく不要
である。
【００２７】また、ＣＭＯＳインバータはＳＯＩ構造と
なっていて、素子分離にウエルが不要となり、ｎＭＯＳ
のドレインとｐＭＯＳのドレインの間を直接につなぐこ
ともできる。
なっていて、素子分離にウエルが不要となり、ｎＭＯＳ
のドレインとｐＭＯＳのドレインの間を直接につなぐこ
ともできる。
【００２８】このように、本実施例のデバイスは無駄な
領域がまったくなく、シリサイド技術を用いたスケール
ダウン効果がそのまま顕在化し、きわめて高い集積度を
得ることができる構成となっている。また、ノイズによ
るラッチアップ発生の心配もまったくない。
領域がまったくなく、シリサイド技術を用いたスケール
ダウン効果がそのまま顕在化し、きわめて高い集積度を
得ることができる構成となっている。また、ノイズによ
るラッチアップ発生の心配もまったくない。
【００２９】（実施例２）図１は本発明の半導体装置の
第２の実施例の構成を、従来例との比較において示す断
面図である。本実施例は２組のＣＭＯＳ回路をコンパク
ト化して形成したものである。上側に本実施例が、下側
に図１１に示した従来例が示されている。図から明らか
なように、本実施例によるスケールダウンの効果は顕著
なものである。
第２の実施例の構成を、従来例との比較において示す断
面図である。本実施例は２組のＣＭＯＳ回路をコンパク
ト化して形成したものである。上側に本実施例が、下側
に図１１に示した従来例が示されている。図から明らか
なように、本実施例によるスケールダウンの効果は顕著
なものである。
【００３０】基本的な構造は第１の実施例と同じであ
る。本発明の特徴は、２個のｎＭＯＳのソースが共通化
されていること（すなわち、ｎ+型ソース領域９は共通
のソースとなっている）、ならびに、その共通化された
ソース領域９に対して導体層１０，接続用拡散層１１に
より基板１との接続をとることによって、２個のｎＭＯ
Ｓのソースを一度にアースしていることである。
る。本発明の特徴は、２個のｎＭＯＳのソースが共通化
されていること（すなわち、ｎ+型ソース領域９は共通
のソースとなっている）、ならびに、その共通化された
ソース領域９に対して導体層１０，接続用拡散層１１に
より基板１との接続をとることによって、２個のｎＭＯ
Ｓのソースを一度にアースしていることである。
【００３１】このソースの共通化によって、さらなるス
ケールダウンが可能となる。また、実施例１と同様にス
ルーホール１５はソース９の直下に形成されているた
め、余分なグランド配線はまったく不要である。
ケールダウンが可能となる。また、実施例１と同様にス
ルーホール１５はソース９の直下に形成されているた
め、余分なグランド配線はまったく不要である。
【００３２】（実施例３）図８は本発明の半導体装置の
第３の実施例の構成を示す断面図である。本実施例は、
２個のｐＭＯＳトランジスタの共通化されたソース領域
３３をｐ-基板２９に接続し、これにより電源電圧を供
給するものである。構成は、図１に示される第２の実施
例と同じである。
第３の実施例の構成を示す断面図である。本実施例は、
２個のｐＭＯＳトランジスタの共通化されたソース領域
３３をｐ-基板２９に接続し、これにより電源電圧を供
給するものである。構成は、図１に示される第２の実施
例と同じである。
【００３３】（実施例４）次に、図１に示される本発明
の半導体装置（横型ＭＯＳＦＥＴ）の作製方法の一例に
ついて、図２〜図７を用いて説明する。
の半導体装置（横型ＭＯＳＦＥＴ）の作製方法の一例に
ついて、図２〜図７を用いて説明する。
【００３４】まず、ｎ型Ｓｉ単結晶基板１上に熱酸化等
のプロセスにより、ＳｉＯ2膜３を成膜する（図２）。
のプロセスにより、ＳｉＯ2膜３を成膜する（図２）。
【００３５】次に、ＳｉＯ2膜３の一部をフォトリソグ
ラフィーとＲＩＥ（リアクティブイオンエッチング）等
により除去し開口部２０を形成する（図３）。次に、Ｓ
ＰＥ（ｓｉ固相結晶成長法）技術等により、ＳｉＯ2膜
３上およびＳｉ単結晶基板１上に同時にＳｉ膜２１を結
晶成長させる（図４）。
ラフィーとＲＩＥ（リアクティブイオンエッチング）等
により除去し開口部２０を形成する（図３）。次に、Ｓ
ＰＥ（ｓｉ固相結晶成長法）技術等により、ＳｉＯ2膜
３上およびＳｉ単結晶基板１上に同時にＳｉ膜２１を結
晶成長させる（図４）。
【００３６】次に、結晶成長させたＳｉ膜２１の一部を
フォトリソグラフィーとＲＩＥ等により除去し、素子分
離を行い、次に、ゲート酸化膜２２を熱酸化等のプロセ
スにより成膜し、続いてゲート電極となるポリシリコン
膜をＣＶＤ等のプロセスにより成膜する。これをフォト
リソグラフィーとＲＩＥ等により加工し、ゲートポリシ
リコン電極４を形成する（図５）。
フォトリソグラフィーとＲＩＥ等により除去し、素子分
離を行い、次に、ゲート酸化膜２２を熱酸化等のプロセ
スにより成膜し、続いてゲート電極となるポリシリコン
膜をＣＶＤ等のプロセスにより成膜する。これをフォト
リソグラフィーとＲＩＥ等により加工し、ゲートポリシ
リコン電極４を形成する（図５）。
【００３７】次に、ＣＶＤによる絶縁膜の形成とＲＩＥ
による加工によってゲート電極２２の両サイドにサイド
ウオール５を形成する。続いて、サイドウオール５を位
置決めマスクとして用いてセルフアラインによりイオン
注入を行い、ソースならびにドレイン領域となる高濃度
不純物領域６，７を形成する。その後、サリサイドプロ
セスにより、ゲート電極２２の表面、ならびにソース／
ドレイン領域６，７の表面を同時にシリサイド化し、シ
リサイド層１２を形成する（図６）。
による加工によってゲート電極２２の両サイドにサイド
ウオール５を形成する。続いて、サイドウオール５を位
置決めマスクとして用いてセルフアラインによりイオン
注入を行い、ソースならびにドレイン領域となる高濃度
不純物領域６，７を形成する。その後、サリサイドプロ
セスにより、ゲート電極２２の表面、ならびにソース／
ドレイン領域６，７の表面を同時にシリサイド化し、シ
リサイド層１２を形成する（図６）。
【００３８】次に、通常のプロセスにより、Ａｌ電極１
３と層間絶縁膜（ＢＰＳＧ）１２を形成し、デバイスが
完成する（図７）。
３と層間絶縁膜（ＢＰＳＧ）１２を形成し、デバイスが
完成する（図７）。
【００３９】以上、本発明の好適な実施例（すなわち、
ピュアＣＭＯＳの場合）について説明したが、本発明は
これに限定されず、種々変形可能である。例えば、本発
明はＢｉ−ＣＭＯＳ構成のゲートアレイやＳＲＡＭにも
使用可能である。この場合、高駆動能力のバイポーラト
ランジスタの影響を全く受けずに、きわめてコンパクト
にＣＭＯＳ回路を形成でき、デバイスの小型化のみなら
ず、性能の向上を図れる。
ピュアＣＭＯＳの場合）について説明したが、本発明は
これに限定されず、種々変形可能である。例えば、本発
明はＢｉ−ＣＭＯＳ構成のゲートアレイやＳＲＡＭにも
使用可能である。この場合、高駆動能力のバイポーラト
ランジスタの影響を全く受けずに、きわめてコンパクト
にＣＭＯＳ回路を形成でき、デバイスの小型化のみなら
ず、性能の向上を図れる。
【００４０】また、全部のＣＭＯＳをＳＯＩ構造とする
のではなく、特に必要な部分のみをＳＯＩ構造とするこ
ともできる。また、半導体チップの張り合わせ技術等に
よって本発明を適用したＣＭＯＳＩＣを積層化すれば、
高密度の三次元ＩＣを作製できる。
のではなく、特に必要な部分のみをＳＯＩ構造とするこ
ともできる。また、半導体チップの張り合わせ技術等に
よって本発明を適用したＣＭＯＳＩＣを積層化すれば、
高密度の三次元ＩＣを作製できる。
【００４１】
【発明の効果】以上説明したように、本発明はＣＭＯＳ
インバータ等のＣＭＯＳ構成の回路をＳＯＩ構造とし、
また、アースあるいは電源電位に接続されるＭＯＳトラ
ンジスタのソース領域を基板と電気的に接続するもので
あり、これによって、以下の効果が得られる。
インバータ等のＣＭＯＳ構成の回路をＳＯＩ構造とし、
また、アースあるいは電源電位に接続されるＭＯＳトラ
ンジスタのソース領域を基板と電気的に接続するもので
あり、これによって、以下の効果が得られる。
【００４２】（１）従来素子のようなウエル領域やウエ
ルコンタクト領域が不要となり、素子サイズを小型化で
きる。
ルコンタクト領域が不要となり、素子サイズを小型化で
きる。
【００４３】（２）また、ウエルを用いないため、ｎＭ
ＯＳのドレインとｐＭＯＳのドレイン間にフィールド酸
化膜も不要であり、素子サイズを小型化できる。
ＯＳのドレインとｐＭＯＳのドレイン間にフィールド酸
化膜も不要であり、素子サイズを小型化できる。
【００４４】（３）ＣＭＯＳ回路は半導体基板とは絶縁
されて形成されているため、半導体基板の電位は自由に
設定可能であり、ラッチアップ発生の心配もまったくな
い。このことを利用して、基板を接地電位あるいは電源
電位に固定しておき、必要に応じて絶縁層の一部にスル
ーホール（開孔部）を設け、これを介して導体層（配
線）によって電位固定が必要なソース領域と接続するこ
とによって、簡単にアースや電源の引き出しが可能とな
る。
されて形成されているため、半導体基板の電位は自由に
設定可能であり、ラッチアップ発生の心配もまったくな
い。このことを利用して、基板を接地電位あるいは電源
電位に固定しておき、必要に応じて絶縁層の一部にスル
ーホール（開孔部）を設け、これを介して導体層（配
線）によって電位固定が必要なソース領域と接続するこ
とによって、簡単にアースや電源の引き出しが可能とな
る。
【００４５】（４）さらに、スルーホールを、ソース領
域の下に設ける（すなわち、平面的にソース領域とスル
ーホールが重なるようにする）ことによって、基板とソ
ース領域とを接続するための配線（グランド配線や電源
配線）が原理的にはまったく不要となる。余分な部分が
ないため、微細加工技術の成果がそのまま顕在化され、
したがって、さらなるコンパクト化が可能となる。
域の下に設ける（すなわち、平面的にソース領域とスル
ーホールが重なるようにする）ことによって、基板とソ
ース領域とを接続するための配線（グランド配線や電源
配線）が原理的にはまったく不要となる。余分な部分が
ないため、微細加工技術の成果がそのまま顕在化され、
したがって、さらなるコンパクト化が可能となる。
【００４６】（５）また、同一導電型のＭＯＳトランジ
スタのソース領域を共通化して、その共通化されたソー
ス領域を基板に接続することによって、さらにコンパク
ト化が可能となる。
スタのソース領域を共通化して、その共通化されたソー
ス領域を基板に接続することによって、さらにコンパク
ト化が可能となる。
【００４７】（６）本発明の半導体デバイスは、ＳＰＥ
技術（Ｓｉ固相結晶成長技術）等を利用した絶縁層上へ
のＳｉ膜の成長技術と、モノリシックＩＣにおけるシリ
コンゲートＭＯＳトランジスタのセルフアラインによる
ソース，ドレインの形成技術等を組み合わせて使用する
ことによって製造することができる。
技術（Ｓｉ固相結晶成長技術）等を利用した絶縁層上へ
のＳｉ膜の成長技術と、モノリシックＩＣにおけるシリ
コンゲートＭＯＳトランジスタのセルフアラインによる
ソース，ドレインの形成技術等を組み合わせて使用する
ことによって製造することができる。
【００４８】（７）これらの効果によって、素子分離領
域ならびにコンタクトや配線等のデバイスの動作に直接
影響を及ぼさない部分の領域を可能な限り低減でき、Ｃ
ＭＯＳ集積回路の集積度を飛躍的に向上させることがで
きる。
域ならびにコンタクトや配線等のデバイスの動作に直接
影響を及ぼさない部分の領域を可能な限り低減でき、Ｃ
ＭＯＳ集積回路の集積度を飛躍的に向上させることがで
きる。
【００４９】
【図１】本発明の半導体装置の一実施例のデバイス構造
を従来例との比較において示す断面図である。
を従来例との比較において示す断面図である。
【図２】図１の半導体装置の製造プロセスの第１の工程
を示す断面図である。
を示す断面図である。
【図３】図１の半導体装置の製造プロセスの第２の工程
を示す断面図である。
を示す断面図である。
【図４】図１の半導体装置の製造プロセスの第３の工程
を示す断面図である。
を示す断面図である。
【図５】図１の半導体装置の製造プロセスの第４の工程
を示す断面図である。
を示す断面図である。
【図６】図１の半導体装置の製造プロセスの第５の工程
を示す断面図である。
を示す断面図である。
【図７】図１の半導体装置の製造プロセスの最終の工程
を示す断面図である。
を示す断面図である。
【図８】本発明の半導体装置の他の実施例のデバイス構
成を示す断面図である。
成を示す断面図である。
【図９】本発明の他の実施例のデバイス構成を示す断面
図である。
図である。
【図１０】（ａ）〜（ｃ）はそれぞれ、ＣＭＯＳ構成の
回路の例を示す図である。
回路の例を示す図である。
【図１１】従来例の構成を示すデバイス断面図である。
１ シリコン基板 ２ Ａｌ電極 ３ 表面酸化膜（ＳｉＯ2膜） ４ ポリシリコンゲート ５ サイドウオール ６，９ ソース領域 ７，８ ドレイン領域 １０ 導体層 １１ 接続用拡散層 １２ シリサイド層 １３ Ａｌ電極 １４ 保護膜 １５ スルーホール ２１ シリコン膜 ２２ ゲート酸化膜 ３０，３３ ソース領域 ３１，３２ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 (72)発明者 光嶋 康一 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 杉山 進 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (4)
- 【請求項１】 ＣＭＯＳインバータ等のＣＭＯＳ構成の
回路をＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）構造とし、ソース領域の接地あるいはソース領域へ
の電源電圧の供給は、そのソース領域を、絶縁層に設け
られたスルーホールを介して所望電位の基板と電気的に
接続することにより行うようにしたことを特徴とする半
導体装置。 - 【請求項２】 半導体基板上に絶縁層が形成され、さら
にこの絶縁層上にシリコン層が形成されており、 このシリコン層内にソースおよびドレイン領域が設けれ
られてなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造のＣＭＯＳ構成の回路が構築されてお
り、 このＣＭＯＳ構成の回路の前記ソース領域の下に位置す
る前記絶縁層にはスルーホールが設けられ、前記ソース
領域は前記スルーホールを介して前記半導体基板と電気
的に接続されており、前記半導体基板は接地電位または
電源電位に接続されていることを特徴とする半導体装
置。 - 【請求項３】 半導体基板上に絶縁層が形成され、さら
にこの絶縁層上にシリコン層が形成されており、 このシリコン層内にソースおよびドレイン領域が設けれ
られてなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造のＣＭＯＳ構成の回路が構築され、この
ＣＭＯＳ構成の回路は複数のｐＭＯＳトランジスタおよ
びｎＭＯＳトランジスタにより構成され、少なくとも２
つの同一導電型のトランジスタのソース領域は共通化さ
れており、 その共通化されたソース領域の下に位置する前記絶縁層
にはスルーホールが設けられ、前記共通化されたソース
領域は前記スルーホールを介して前記半導体基板と電気
的に接続されており、前記半導体基板は接地電位または
電源電位に接続されていることを特徴とする半導体装
置。 - 【請求項４】 半導体基板上に絶縁層を形成する工程
と、 前記絶縁層の一部にスルーホールを形成する工程と、 前記絶縁層上ならびに前記スルーホール内にシリコン層
を形成する工程と、 前記シリコン層上の一部にゲート領域を形成し、前記ス
ルーホールの位置を含む前記シリコン層内に不純物を選
択的に導入してソース領域とスルーホールを介して半導
体基板に至る接続用の導電層とを形成し、シリコン層内
の他の領域に選択的に不純物を導入してドレイン領域を
形成し、これによってＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造のＣＭＯＳ構成の回路を形成
する工程と、 前記半導体基板を接地電位または電源電位に接続するた
めの手段を形成する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314036A JPH08148579A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314036A JPH08148579A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148579A true JPH08148579A (ja) | 1996-06-07 |
Family
ID=18048447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6314036A Withdrawn JPH08148579A (ja) | 1994-11-24 | 1994-11-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148579A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
| US6919933B2 (en) | 2001-03-30 | 2005-07-19 | Fujitsu Display Technologies Corporation | Display device and method of manufacturing the same |
| JPWO2015137081A1 (ja) * | 2014-03-11 | 2017-04-06 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタによる集積回路及びその製造方法 |
-
1994
- 1994-11-24 JP JP6314036A patent/JPH08148579A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
| US6919933B2 (en) | 2001-03-30 | 2005-07-19 | Fujitsu Display Technologies Corporation | Display device and method of manufacturing the same |
| JPWO2015137081A1 (ja) * | 2014-03-11 | 2017-04-06 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタによる集積回路及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |