JPH0775246B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0775246B2 JPH0775246B2 JP62157704A JP15770487A JPH0775246B2 JP H0775246 B2 JPH0775246 B2 JP H0775246B2 JP 62157704 A JP62157704 A JP 62157704A JP 15770487 A JP15770487 A JP 15770487A JP H0775246 B2 JPH0775246 B2 JP H0775246B2
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- JP
- Japan
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- single crystal
- island
- semiconductor integrated
- integrated circuit
- circuit device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、制御回路部と高耐圧出力回路部とが集積され
たパワーICに係り、特に高耐圧出力回路部のオン抵抗を
下げ、消費電力を低減し、しかも誤動作の生じない半導
体集積回路装置に関する。
たパワーICに係り、特に高耐圧出力回路部のオン抵抗を
下げ、消費電力を低減し、しかも誤動作の生じない半導
体集積回路装置に関する。
従来の制御回路部と、高耐圧出力回路部とを有する半導
体集積回路装置は、例えば第４図に示すようにCMOS論理
回路からなる制御回路部10と、縦型ｎ−MOS201と横型ｐ
−MOS202とからなる高耐圧出力回路20部とから構成さ
れ、制御回路部の任意のブロツク間及び高耐圧出力回路
部の縦型ｎ−MOS201と横型ｐ−MOS202との間は接合分離
技術により電気的に分離された構成を採つている（富士
時報Vol.59No.11 1986の第703〜706頁）。しかしなが
ら、この種半導体集積回路装置においては、変位電流な
どによるラツチアツプが発生する可能性があり、また縦
型ｎ−MOSの埋込層の部分を含めたMOSオン抵抗を下げる
ことに関しては配慮されていなかつた。
体集積回路装置は、例えば第４図に示すようにCMOS論理
回路からなる制御回路部10と、縦型ｎ−MOS201と横型ｐ
−MOS202とからなる高耐圧出力回路20部とから構成さ
れ、制御回路部の任意のブロツク間及び高耐圧出力回路
部の縦型ｎ−MOS201と横型ｐ−MOS202との間は接合分離
技術により電気的に分離された構成を採つている（富士
時報Vol.59No.11 1986の第703〜706頁）。しかしなが
ら、この種半導体集積回路装置においては、変位電流な
どによるラツチアツプが発生する可能性があり、また縦
型ｎ−MOSの埋込層の部分を含めたMOSオン抵抗を下げる
ことに関しては配慮されていなかつた。
上述の従来技術では、縦型ｎ−MOSの埋込層の部分を含
めたMOSのオン抵抗を下げる点で充分配慮がされておら
ず、また、接合分離技術を採用しているためラツチアツ
プが発生する可能性がある等の問題があつた。
めたMOSのオン抵抗を下げる点で充分配慮がされておら
ず、また、接合分離技術を採用しているためラツチアツ
プが発生する可能性がある等の問題があつた。
本発明の目的は、制御回路部と高耐圧出力回路部とを備
える新規な構造の半導体集積回路装置を提供することに
ある。
える新規な構造の半導体集積回路装置を提供することに
ある。
本発明の他の目的は、オン抵抗を大幅に低減しラツチア
ツプの生じない半導体集積回路装置を提供することにあ
る。
ツプの生じない半導体集積回路装置を提供することにあ
る。
上記目的は、同一チップ上に低圧制御回路部と高耐圧出
力回路部が集積され、おのおのが誘導体により電気的に
分離された半導体集積回路装置において、高耐圧出力部
は、第１の単結晶島に形成した一方導電型の縦型MOSト
ランジスタと、第２の単結晶島に形成した他方導電型の
横型MOSトランジスタのトーテムポール接続から成り、
第１の単結晶島の底部からチップの他方面まで達する単
結晶層と、第１及び第２の単結晶島に隣接する第３の単
結晶島の底部からチップの他方面まで達する単結晶層と
を形成し、これら単結晶層を他方面に形成されたドレイ
ン電極としての金属膜にオーミック接触し、横型MOSト
ランジスタのドレインと第３の単結晶島とをチップの一
方面に設けた電極で接続することにより達成できる。
力回路部が集積され、おのおのが誘導体により電気的に
分離された半導体集積回路装置において、高耐圧出力部
は、第１の単結晶島に形成した一方導電型の縦型MOSト
ランジスタと、第２の単結晶島に形成した他方導電型の
横型MOSトランジスタのトーテムポール接続から成り、
第１の単結晶島の底部からチップの他方面まで達する単
結晶層と、第１及び第２の単結晶島に隣接する第３の単
結晶島の底部からチップの他方面まで達する単結晶層と
を形成し、これら単結晶層を他方面に形成されたドレイ
ン電極としての金属膜にオーミック接触し、横型MOSト
ランジスタのドレインと第３の単結晶島とをチップの一
方面に設けた電極で接続することにより達成できる。
誘電体分離技術を採用することにより、接合分離技術に
見られるような寄生のpnpn構造が存在しないので、ラツ
チアツプの発生が皆無となる。また、縦型MOSの島底か
ら基板裏面まで達する単結晶層はドレイン電流の通路と
して作用し、主表面にドレイン電極を設けたものに比
べ、通路の実効的な断面積を大きくし、かつ長さを短く
することが可能となるので、オン抵抗を大幅に低減する
ことができる。
見られるような寄生のpnpn構造が存在しないので、ラツ
チアツプの発生が皆無となる。また、縦型MOSの島底か
ら基板裏面まで達する単結晶層はドレイン電流の通路と
して作用し、主表面にドレイン電極を設けたものに比
べ、通路の実効的な断面積を大きくし、かつ長さを短く
することが可能となるので、オン抵抗を大幅に低減する
ことができる。
以下、本発明半導体集積回路装置を実施例として示した
図面により説明する。
図面により説明する。
第１図は本発明半導体集積回路装置の一実施例で、
（ａ）は半導体集積回路装置の高耐圧出力回路部の斜視
断面図、（ｂ）は（ａ）の電気回路図、（ｃ）は半導体
集積回路装置の電気回路図である。図において、１は一
対の主表面11,12を有する誘電体分離基板で、大部分が
多結晶半導体基材13からなり、その基材内に一方の主表
面11側に誘電体膜14を介して単結晶半導体領域15,16,17
が島状に埋設された構成となつている。単結晶半導体領
域15,16,17はｐ型で誘電体膜14に隣接する個所が高不純
物濃度p+となつており、領域15にはその一方の主表面11
に露出する個所に隣接する２個のｎ型層及びそのｎ型層
内にソースとなるp+型層を形成して縦型ｐ−MOSを構成
し、領域17にはその一方の主表面11に露出する個所にソ
ース，ドレインとなる２個のn+型層を形成して横型ｐ−
MOSを構成し、領域16にはその一方の主表面11に露出す
る個所にp+型層を形成してコンタクト領域を構成してい
る。また、領域15,16はその底部の誘電体膜を貫通して
ｐ型単結晶層15′,16′が他方の主表面12まで延在して
いる。この実施例ではｐ型単結晶層15′,16′と多結晶
半導体基材13との間に誘電体膜は形成されていない。２
は一方の主表面11に形成された絶縁膜、31及び32は周囲
が絶縁膜４で被覆され領域15,16上に載置されたゲー
ト、５は絶縁面２を貫通して縦型ｐ−MOSの２個のp+層
にオーミツク接触した第１の金属膜、６は絶縁膜２を貫
通して領域の16のp+型層及び領域17の一方のn+型層にオ
ーミツク接触した第２の金属層、７は絶縁膜２を貫通し
て領域17の他方のn+型層にオーミツク接触した第３の金
属層、８は他方の主表面12に形成した第４の金属層であ
る。ゲート31,32はゲートと同材質の導体33で接続され
ている。
（ａ）は半導体集積回路装置の高耐圧出力回路部の斜視
断面図、（ｂ）は（ａ）の電気回路図、（ｃ）は半導体
集積回路装置の電気回路図である。図において、１は一
対の主表面11,12を有する誘電体分離基板で、大部分が
多結晶半導体基材13からなり、その基材内に一方の主表
面11側に誘電体膜14を介して単結晶半導体領域15,16,17
が島状に埋設された構成となつている。単結晶半導体領
域15,16,17はｐ型で誘電体膜14に隣接する個所が高不純
物濃度p+となつており、領域15にはその一方の主表面11
に露出する個所に隣接する２個のｎ型層及びそのｎ型層
内にソースとなるp+型層を形成して縦型ｐ−MOSを構成
し、領域17にはその一方の主表面11に露出する個所にソ
ース，ドレインとなる２個のn+型層を形成して横型ｐ−
MOSを構成し、領域16にはその一方の主表面11に露出す
る個所にp+型層を形成してコンタクト領域を構成してい
る。また、領域15,16はその底部の誘電体膜を貫通して
ｐ型単結晶層15′,16′が他方の主表面12まで延在して
いる。この実施例ではｐ型単結晶層15′,16′と多結晶
半導体基材13との間に誘電体膜は形成されていない。２
は一方の主表面11に形成された絶縁膜、31及び32は周囲
が絶縁膜４で被覆され領域15,16上に載置されたゲー
ト、５は絶縁面２を貫通して縦型ｐ−MOSの２個のp+層
にオーミツク接触した第１の金属膜、６は絶縁膜２を貫
通して領域の16のp+型層及び領域17の一方のn+型層にオ
ーミツク接触した第２の金属層、７は絶縁膜２を貫通し
て領域17の他方のn+型層にオーミツク接触した第３の金
属層、８は他方の主表面12に形成した第４の金属層であ
る。ゲート31,32はゲートと同材質の導体33で接続され
ている。
次に、かかる半導体集積回路装置の製造方法を第２図の
工程図により説明する。
工程図により説明する。
ｐ型Si単結晶基板を準備し、その一方面に異方性エツチ
ングを施し所望のＶ字形溝9aを形成した後p+型埋込み層
を形成する（第２図ａ）。基板の一方面に誘電体膜14と
なるSiO2膜14′を選択的形成する（第２図ｂ）。そして
基板の一方面上にｐ型不純物をドープしながらシリコン
層を堆積させる。シリコン層はSiO2膜上では基材13とな
る多結晶基板の露出部上では層15′,16′となる単結晶
となる（第２図ｃ）。次に基板を上下反転させＶ溝部底
部が露出するまで基板を研磨し本発明で使用する誘電体
分離基板が完成する（第２図ｄ）。その上に、ゲート絶
縁膜４となるSiO2膜４′とゲート31,32となるポリSi層3
1′,32′を形成する（第２図ｅ）。更に、SiO2より成る
エツチングマスク9bを形成し、その開口部より縦型ｐ−
MOSチヤネル部分となるｎ型層を形成する（第２図
ｆ）。さらにSiO2よりなるエツチングマスク9cを形成
し、その開口部より横型ｎ−MOSのソース，ドレイン領
域となるn+型層を形成する（第２図ｇ）。
ングを施し所望のＶ字形溝9aを形成した後p+型埋込み層
を形成する（第２図ａ）。基板の一方面に誘電体膜14と
なるSiO2膜14′を選択的形成する（第２図ｂ）。そして
基板の一方面上にｐ型不純物をドープしながらシリコン
層を堆積させる。シリコン層はSiO2膜上では基材13とな
る多結晶基板の露出部上では層15′,16′となる単結晶
となる（第２図ｃ）。次に基板を上下反転させＶ溝部底
部が露出するまで基板を研磨し本発明で使用する誘電体
分離基板が完成する（第２図ｄ）。その上に、ゲート絶
縁膜４となるSiO2膜４′とゲート31,32となるポリSi層3
1′,32′を形成する（第２図ｅ）。更に、SiO2より成る
エツチングマスク9bを形成し、その開口部より縦型ｐ−
MOSチヤネル部分となるｎ型層を形成する（第２図
ｆ）。さらにSiO2よりなるエツチングマスク9cを形成
し、その開口部より横型ｎ−MOSのソース，ドレイン領
域となるn+型層を形成する（第２図ｇ）。
次に、SiO2よりなるエツチングマスク9dを形成し、その
開口部より縦型ｐ−MOSのソース領域及び領域16のp+型
層となるｐ型高濃度層を形成する（第２図ｈ）。しかる
後、CVD−SiO2又はCVD−PSG膜を全面に形成し、コンタ
クト用の開口部を設け、Al等の第1,第2,第３の金属層5,
6,7を形成し、裏面に第４の電極層８形成する（第２図
ｉ）。以上の工程により第１図（ａ）に示す高耐圧相補
形MOSの出力段が得られる。
開口部より縦型ｐ−MOSのソース領域及び領域16のp+型
層となるｐ型高濃度層を形成する（第２図ｈ）。しかる
後、CVD−SiO2又はCVD−PSG膜を全面に形成し、コンタ
クト用の開口部を設け、Al等の第1,第2,第３の金属層5,
6,7を形成し、裏面に第４の電極層８形成する（第２図
ｉ）。以上の工程により第１図（ａ）に示す高耐圧相補
形MOSの出力段が得られる。
本実施例においては、縦型ｐ−MOSのドレインが、単結
晶島15の底から成長した単結晶層15′を通じて基板裏面
12に達し、さらに横型ｎ−MOSのドレインが、一方主表
面11の第２の金属層６を介して隣接する単結晶島16に接
続され、裏面12の第４の金属層８により共通となつてお
り、第１図（ｂ）に示すようなCMOS構造を構成してい
る。
晶島15の底から成長した単結晶層15′を通じて基板裏面
12に達し、さらに横型ｎ−MOSのドレインが、一方主表
面11の第２の金属層６を介して隣接する単結晶島16に接
続され、裏面12の第４の金属層８により共通となつてお
り、第１図（ｂ）に示すようなCMOS構造を構成してい
る。
第３図は本発明に関する参考例であり、横型ｎ−MOSの
ドレインを裏面12に落とすための島領域16,16′を設け
ずに、縦型ｐ−MOSを形成する領域15の主表面にp+埋込
層を形成し、この埋込層に第２の金属層６をオーミツク
接触させた構造としている。
ドレインを裏面12に落とすための島領域16,16′を設け
ずに、縦型ｐ−MOSを形成する領域15の主表面にp+埋込
層を形成し、この埋込層に第２の金属層６をオーミツク
接触させた構造としている。
トーテムポール接続の高耐圧低オン抵抗CMOSにおいて
は、Al等の金属層の配線抵抗が無視できないレベルにあ
り、第４図に示す従来例の様に主表面のみにおいてドレ
イン電極をつなげる構造では、蒸着等の方法によりAl電
極を形成する際その厚さには限界があり〜４μｍ程度で
ある。そのため、配線を極力短くする必要があるが、従
来の構造では、第１図（ｂ）に示すトーテムポール接続
の内ソース配線S1,ドレイン配線D,ソース配線S2のそれ
ぞれ３つの電位を持つ配線を交差することなくレイアウ
トする必要があるため、配線が複雑となりオン抵抗成分
の一つである配線抵抗が大きくなるという問題がある。
参考例では、ドレイン電極を基板裏面で共通することに
より、主表面でのレイアウトを簡略化し、配線抵抗を大
幅に低減できる。また、裏面ドレイン電極は、抵抗金属
板に半田等により低抵抗接続できるのでさらに低抵抗化
が可能であるという効果がある。
は、Al等の金属層の配線抵抗が無視できないレベルにあ
り、第４図に示す従来例の様に主表面のみにおいてドレ
イン電極をつなげる構造では、蒸着等の方法によりAl電
極を形成する際その厚さには限界があり〜４μｍ程度で
ある。そのため、配線を極力短くする必要があるが、従
来の構造では、第１図（ｂ）に示すトーテムポール接続
の内ソース配線S1,ドレイン配線D,ソース配線S2のそれ
ぞれ３つの電位を持つ配線を交差することなくレイアウ
トする必要があるため、配線が複雑となりオン抵抗成分
の一つである配線抵抗が大きくなるという問題がある。
参考例では、ドレイン電極を基板裏面で共通することに
より、主表面でのレイアウトを簡略化し、配線抵抗を大
幅に低減できる。また、裏面ドレイン電極は、抵抗金属
板に半田等により低抵抗接続できるのでさらに低抵抗化
が可能であるという効果がある。
本発明によれば、誘電体分離構造をとりながら高耐圧出
力回路部のCMOSドレイン電極を基板裏面にとることがで
きるので、ラツチアツプ耐量にすぐれ、しかも、縦型MO
Sのオン抵抗及び、主表面での横型MOSのドレイン電極配
線抵抗を大巾に下げることができ、さらに主表面での電
極配線部の面積を最小とすることができるので、高集積
化が可能な高性能パワーICを提供することができる。
力回路部のCMOSドレイン電極を基板裏面にとることがで
きるので、ラツチアツプ耐量にすぐれ、しかも、縦型MO
Sのオン抵抗及び、主表面での横型MOSのドレイン電極配
線抵抗を大巾に下げることができ、さらに主表面での電
極配線部の面積を最小とすることができるので、高集積
化が可能な高性能パワーICを提供することができる。
第１図は本発明半導体集積回路装置の１実施例を示す概
略斜視図及び電気回路図、第２図は、第１図に示す半導
体集積回路装置の製造工程を示す断面図、第３図は、本
発明の参考例を示す断面図、第４図は、従来例装置の概
略断面図である。 １……誘電体分離基板、５……第１の金属層、６……第
２の金属層、７……第３の金属層、８……第４の金属
層、15,16,17……単結晶半導体領域、15′,16′……ｐ
型単結晶層。
略斜視図及び電気回路図、第２図は、第１図に示す半導
体集積回路装置の製造工程を示す断面図、第３図は、本
発明の参考例を示す断面図、第４図は、従来例装置の概
略断面図である。 １……誘電体分離基板、５……第１の金属層、６……第
２の金属層、７……第３の金属層、８……第４の金属
層、15,16,17……単結晶半導体領域、15′,16′……ｐ
型単結晶層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松崎 均 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (56)参考文献 特開 昭60−80243（ＪＰ，Ａ)
Claims (1)
- 【請求項１】同一チップ上に低圧制御回路部と高耐圧出
力回路部が集積され、おのおのが誘導体により電気的に
分離された半導体集積回路装置において、 高耐圧出力部は、第１の単結晶島に形成した一方導電型
の縦型MOSトランジスタと、第２の単結晶島に形成した
他方導電型の横型MOSトランジスタのトーテムポール接
続から成り、 第１の単結晶島の底部からチップの他方面まで達する単
結晶層と、 第１及び第２の単結晶島に隣接する第３の単結晶島の底
部からチップの他方面まで達する単結晶層と、 を形成し、 これら単結晶層を他方面に形成されたドレイン電極とし
ての金属膜にオーミック接触し、横型MOSトランジスタ
のドレインと第３の単結晶島とをチップの一方面に設け
た電極で接続したことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157704A JPH0775246B2 (ja) | 1987-06-26 | 1987-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157704A JPH0775246B2 (ja) | 1987-06-26 | 1987-06-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS644058A JPS644058A (en) | 1989-01-09 |
| JPH0775246B2 true JPH0775246B2 (ja) | 1995-08-09 |
Family
ID=15655549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62157704A Expired - Lifetime JPH0775246B2 (ja) | 1987-06-26 | 1987-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775246B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874341A (en) * | 1996-10-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Method of forming trench transistor with source contact in trench |
| US5796143A (en) * | 1996-10-30 | 1998-08-18 | Advanced Micro Devices, Inc. | Trench transistor in combination with trench array |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5801075A (en) * | 1996-10-30 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming trench transistor with metal spacers |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| WO2004073065A1 (ja) | 2003-02-14 | 2004-08-26 | Hitachi, Ltd. | 半導体素子駆動用集積回路及び電力変換装置 |
| WO2025083533A1 (ja) * | 2023-10-20 | 2025-04-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
-
1987
- 1987-06-26 JP JP62157704A patent/JPH0775246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644058A (en) | 1989-01-09 |
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