JPH08148653A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH08148653A JPH08148653A JP6282356A JP28235694A JPH08148653A JP H08148653 A JPH08148653 A JP H08148653A JP 6282356 A JP6282356 A JP 6282356A JP 28235694 A JP28235694 A JP 28235694A JP H08148653 A JPH08148653 A JP H08148653A
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Abstract
(57)【要約】
【目的】 低電圧動作ができるＳＲＡＭを備えている半
導体集積回路装置と、それを容易に製造することができ
る製造方法を提供する。 【構成】 ＳＲＡＭのメモリセルを構成している転送用
ＭＯＳＦＥＴの周辺のチャネルストッパ１９の不純物濃
度は、駆動用ＭＯＳＦＥＴの周辺のチャネルストッパ１
８の不純物濃度よりも低く、転送用ＭＯＳＦＥＴのしき
い電圧は駆動用ＭＯＳＦＥＴのしきい電圧よりも小さ
く、駆動用ＭＯＳＦＥＴのチャネル領域に埋め込み拡散
層２５を設け、グランド線として金属配線層６２と上層
配線層６４とからなる２層構造のものとする。
導体集積回路装置と、それを容易に製造することができ
る製造方法を提供する。 【構成】 ＳＲＡＭのメモリセルを構成している転送用
ＭＯＳＦＥＴの周辺のチャネルストッパ１９の不純物濃
度は、駆動用ＭＯＳＦＥＴの周辺のチャネルストッパ１
８の不純物濃度よりも低く、転送用ＭＯＳＦＥＴのしき
い電圧は駆動用ＭＯＳＦＥＴのしきい電圧よりも小さ
く、駆動用ＭＯＳＦＥＴのチャネル領域に埋め込み拡散
層２５を設け、グランド線として金属配線層６２と上層
配線層６４とからなる２層構造のものとする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ（Static Ran
dom Access Memory)の低電圧動作を達成することに適用
して有効な技術に関する。
よびその製造技術に関し、特に、ＳＲＡＭ（Static Ran
dom Access Memory)の低電圧動作を達成することに適用
して有効な技術に関する。
【０００２】
【従来の技術】ＳＲＡＭは、記憶状態が安定しており、
ＭＯＳＦＥＴを主要素子としているものであるため、高
集積化がしやすく、しかも消費電力の小さい半導体集積
回路装置を得ることができるものである。
ＭＯＳＦＥＴを主要素子としているものであるため、高
集積化がしやすく、しかも消費電力の小さい半導体集積
回路装置を得ることができるものである。
【０００３】なお、ＳＲＡＭに関する文献としては、例
えばＷ・マリ著、啓学出版株式会社発行「図説超ＬＳＩ
工学」（１９９０年１２月１５日発行）ｐ２８４〜ｐ２
９１に記載がある。
えばＷ・マリ著、啓学出版株式会社発行「図説超ＬＳＩ
工学」（１９９０年１２月１５日発行）ｐ２８４〜ｐ２
９１に記載がある。
【０００４】
【発明が解決しようとする課題】ところが、前記ＳＲＡ
Ｍにおいては、以下に述べるような種々の問題点がある
ことを本発明者は見い出した。
Ｍにおいては、以下に述べるような種々の問題点がある
ことを本発明者は見い出した。
【０００５】すなわち、ＳＲＡＭの動作電圧は、５Ｖで
あるのが普通である。現状の製造技術では、５Ｖ以下の
３Ｖの動作電圧とするためには、フルＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor)の構造を採用する
か、メモリセルを大きくして、βレシオを上げる方法を
採用することが考えられる。
あるのが普通である。現状の製造技術では、５Ｖ以下の
３Ｖの動作電圧とするためには、フルＣＭＯＳ（Comple
mentary Metal Oxide Semiconductor)の構造を採用する
か、メモリセルを大きくして、βレシオを上げる方法を
採用することが考えられる。
【０００６】しかしながら、動作電圧を低減するため
に、メモリセルを大きくして、βレシオを上げる方法を
採用することにより、集積度が低下し、実用性に欠ける
という問題点が発生することを本発明者は見い出した。
に、メモリセルを大きくして、βレシオを上げる方法を
採用することにより、集積度が低下し、実用性に欠ける
という問題点が発生することを本発明者は見い出した。
【０００７】本発明の目的は、メモリセルサイズを大き
くすることなく、低電圧動作を備えているＳＲＡＭを有
する半導体集積回路装置を提供することにある。
くすることなく、低電圧動作を備えているＳＲＡＭを有
する半導体集積回路装置を提供することにある。
【０００８】本発明の他の目的は、メモリセルサイズを
大きくすることなく、低電圧動作を備えているＳＲＡＭ
を有する半導体集積回路装置を容易に製作することがで
きる製造技術を提供することにある。
大きくすることなく、低電圧動作を備えているＳＲＡＭ
を有する半導体集積回路装置を容易に製作することがで
きる製造技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。
【００１１】（１）本発明の半導体集積回路装置は、Ｓ
ＲＡＭのメモリセルを構成している転送用ＭＯＳＦＥＴ
の周辺のチャネルストッパの不純物濃度は、ＳＲＡＭの
メモリセルを構成している駆動用ＭＯＳＦＥＴの周辺の
チャネルストッパの不純物濃度よりも低く、前記転送用
ＭＯＳＦＥＴのしきい電圧は、前記駆動用ＭＯＳＦＥＴ
のしきい電圧よりも小さく、前記駆動用ＭＯＳＦＥＴの
チャネル領域には、埋め込み拡散層が設けられているも
のである。
ＲＡＭのメモリセルを構成している転送用ＭＯＳＦＥＴ
の周辺のチャネルストッパの不純物濃度は、ＳＲＡＭの
メモリセルを構成している駆動用ＭＯＳＦＥＴの周辺の
チャネルストッパの不純物濃度よりも低く、前記転送用
ＭＯＳＦＥＴのしきい電圧は、前記駆動用ＭＯＳＦＥＴ
のしきい電圧よりも小さく、前記駆動用ＭＯＳＦＥＴの
チャネル領域には、埋め込み拡散層が設けられているも
のである。
【００１２】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板におけるＳＲＡＭのメモリセルを構
成する転送用ＭＯＳＦＥＴの形成領域の周辺のフィール
ド酸化シリコン膜の形成領域およびＳＲＡＭのメモリセ
ルを構成する駆動用ＭＯＳＦＥＴの形成領域の周辺のフ
ィールド酸化シリコン膜の形成領域にチャネルストッパ
用の不純物をイオン打ち込みした後、前記半導体基板に
おける前記転送用ＭＯＳＦＥＴの形成領域の周辺のフィ
ールド酸化シリコン膜の形成領域の上にフォトレジスト
膜を形成した後、前記駆動用ＭＯＳＦＥＴの形成領域の
周辺のフィールド酸化シリコン膜の形成領域にチャネル
ストッパ用の不純物をイオン打ち込みする工程と、前記
駆動用ＭＯＳＦＥＴのチャネル領域に不純物をイオン打
ち込みした後、熱処理を行って前記チャネル領域と同一
導電型の埋め込み拡散層を形成する工程と、前記駆動用
ＭＯＳＦＥＴの形成領域の上に絶縁膜を形成した後、前
記絶縁膜の上から不純物をイオン注入して前記駆動用Ｍ
ＯＳＦＥＴにおけるソース・ドレインとなる半導体領域
を形成する工程とを有するものである。
方法は、半導体基板におけるＳＲＡＭのメモリセルを構
成する転送用ＭＯＳＦＥＴの形成領域の周辺のフィール
ド酸化シリコン膜の形成領域およびＳＲＡＭのメモリセ
ルを構成する駆動用ＭＯＳＦＥＴの形成領域の周辺のフ
ィールド酸化シリコン膜の形成領域にチャネルストッパ
用の不純物をイオン打ち込みした後、前記半導体基板に
おける前記転送用ＭＯＳＦＥＴの形成領域の周辺のフィ
ールド酸化シリコン膜の形成領域の上にフォトレジスト
膜を形成した後、前記駆動用ＭＯＳＦＥＴの形成領域の
周辺のフィールド酸化シリコン膜の形成領域にチャネル
ストッパ用の不純物をイオン打ち込みする工程と、前記
駆動用ＭＯＳＦＥＴのチャネル領域に不純物をイオン打
ち込みした後、熱処理を行って前記チャネル領域と同一
導電型の埋め込み拡散層を形成する工程と、前記駆動用
ＭＯＳＦＥＴの形成領域の上に絶縁膜を形成した後、前
記絶縁膜の上から不純物をイオン注入して前記駆動用Ｍ
ＯＳＦＥＴにおけるソース・ドレインとなる半導体領域
を形成する工程とを有するものである。
【００１３】
（１）前記した本発明の半導体集積回路装置によれば、
ＳＲＡＭのメモリセルを構成している転送用ＭＯＳＦＥ
Ｔの周辺のチャネルストッパの不純物濃度は他の領域の
チャネルストッパの不純物濃度よりも低いことに加えて
前記転送用ＭＯＳＦＥＴのしきい電圧は駆動用ＭＯＳＦ
ＥＴのしきい電圧よりも小さいことにより、前記転送用
ＭＯＳＦＥＴにおいては、その基板効果定数の低減化が
できる。
ＳＲＡＭのメモリセルを構成している転送用ＭＯＳＦＥ
Ｔの周辺のチャネルストッパの不純物濃度は他の領域の
チャネルストッパの不純物濃度よりも低いことに加えて
前記転送用ＭＯＳＦＥＴのしきい電圧は駆動用ＭＯＳＦ
ＥＴのしきい電圧よりも小さいことにより、前記転送用
ＭＯＳＦＥＴにおいては、その基板効果定数の低減化が
できる。
【００１４】また、転送用ＭＯＳＦＥＴの周辺のチャネ
ルストッパの不純物濃度は他の領域のチャネルストッパ
の不純物濃度よりも低いことにより、転送用ＭＯＳＦＥ
Ｔの占有面積を小さくしても、転送用ＭＯＳＦＥＴのチ
ャネル領域にチャネルストッパを形成する際の不純物が
浸入するのを防止できるために、転送用ＭＯＳＦＥＴを
小占有面積とすることができると共にチャネル領域の不
純物濃度を調整することによりしきい電圧を低下させる
ことができる。
ルストッパの不純物濃度は他の領域のチャネルストッパ
の不純物濃度よりも低いことにより、転送用ＭＯＳＦＥ
Ｔの占有面積を小さくしても、転送用ＭＯＳＦＥＴのチ
ャネル領域にチャネルストッパを形成する際の不純物が
浸入するのを防止できるために、転送用ＭＯＳＦＥＴを
小占有面積とすることができると共にチャネル領域の不
純物濃度を調整することによりしきい電圧を低下させる
ことができる。
【００１５】また、前記転送用ＭＯＳＦＥＴにおける実
動作時で考えられるバックバイアス印加時の前記転送用
ＭＯＳＦＥＴのしきい電圧を下げることができる。これ
により、データ線から記憶ノードへ書き込みされる電位
の前記転送用ＭＯＳＦＥＴのしきい電圧の落ちを減らす
ことができる。
動作時で考えられるバックバイアス印加時の前記転送用
ＭＯＳＦＥＴのしきい電圧を下げることができる。これ
により、データ線から記憶ノードへ書き込みされる電位
の前記転送用ＭＯＳＦＥＴのしきい電圧の落ちを減らす
ことができる。
【００１６】さらに、前記駆動用ＭＯＳＦＥＴにおいて
は、そのチャネル領域に埋め込み拡散層が設けられてい
ることにより、しきい電圧を低下させることなく高ドー
ズのソース・ドレインとなる半導体領域を設けることが
できるので、前記駆動用ＭＯＳＦＥＴのしきい電圧を高
くすることができると共にソース・ドレイン電流
（ＩDS）を大きくすることができる。
は、そのチャネル領域に埋め込み拡散層が設けられてい
ることにより、しきい電圧を低下させることなく高ドー
ズのソース・ドレインとなる半導体領域を設けることが
できるので、前記駆動用ＭＯＳＦＥＴのしきい電圧を高
くすることができると共にソース・ドレイン電流
（ＩDS）を大きくすることができる。
【００１７】そのため、前記駆動用ＭＯＳＦＥＴのしき
い電圧が高いこととβレシオ（駆動用ＭＯＳＦＥＴのＩ
DS／転送用ＭＯＳＦＥＴのＩDS）が大きくなるために、
メモリセルの安定性が向上し、低電圧動作ができるよう
になる。
い電圧が高いこととβレシオ（駆動用ＭＯＳＦＥＴのＩ
DS／転送用ＭＯＳＦＥＴのＩDS）が大きくなるために、
メモリセルの安定性が向上し、低電圧動作ができるよう
になる。
【００１８】（２）本発明の半導体集積回路装置の製造
方法によれば、転送用ＭＯＳＦＥＴの形成領域の周辺の
フィールド酸化シリコン膜の形成領域および駆動用ＭＯ
ＳＦＥＴの形成領域の周辺のフィールド酸化シリコン膜
の形成領域にチャネルストッパ用の不純物をイオン打ち
込みする工程と、前記転送用ＭＯＳＦＥＴの形成領域の
周辺のフィールド酸化シリコン膜の形成領域の上にフォ
トレジスト膜を形成する工程と、前記駆動用ＭＯＳＦＥ
Ｔの形成領域の周辺のフィールド酸化シリコン膜の形成
領域にチャネルストッパ用の不純物をイオン打ち込みす
る工程とを有することにより、２回のイオン打ち込み工
程を採用して、前記転送用ＭＯＳＦＥＴの周辺のチャネ
ルストッパの不純物濃度を前記駆動用ＭＯＳＦＥＴの周
辺のチャネルストッパの不純物濃度よりも低く形成でき
る。
方法によれば、転送用ＭＯＳＦＥＴの形成領域の周辺の
フィールド酸化シリコン膜の形成領域および駆動用ＭＯ
ＳＦＥＴの形成領域の周辺のフィールド酸化シリコン膜
の形成領域にチャネルストッパ用の不純物をイオン打ち
込みする工程と、前記転送用ＭＯＳＦＥＴの形成領域の
周辺のフィールド酸化シリコン膜の形成領域の上にフォ
トレジスト膜を形成する工程と、前記駆動用ＭＯＳＦＥ
Ｔの形成領域の周辺のフィールド酸化シリコン膜の形成
領域にチャネルストッパ用の不純物をイオン打ち込みす
る工程とを有することにより、２回のイオン打ち込み工
程を採用して、前記転送用ＭＯＳＦＥＴの周辺のチャネ
ルストッパの不純物濃度を前記駆動用ＭＯＳＦＥＴの周
辺のチャネルストッパの不純物濃度よりも低く形成でき
る。
【００１９】さらに、前記駆動用ＭＯＳＦＥＴのチャネ
ル領域に不純物をイオン打ち込みした後、熱処理を行っ
て前記チャネル領域と同一導電型の埋め込み拡散層を形
成する工程と、前記絶縁膜の上から不純物をイオン注入
して前記駆動用ＭＯＳＦＥＴにおけるソース・ドレイン
となる半導体領域を形成する工程とを有することによ
り、前記駆動用ＭＯＳＦＥＴのソース・ドレインとなる
半導体領域のイオン打ち込みに際しては、スルー膜とし
て機能する絶縁膜を形成した状態で行っているために、
高ドーズ量のイオン打ち込みであっても前記半導体領域
に結晶欠陥は発生しない状態で高ドーズ量のイオン打ち
込みができる。さらに前記埋め込み層を形成しているた
めに、前記駆動用ＭＯＳＦＥＴのしきい電圧を高くでき
ると共にソース・ドレイン電流（ＩDS）を大きくするこ
とができる。
ル領域に不純物をイオン打ち込みした後、熱処理を行っ
て前記チャネル領域と同一導電型の埋め込み拡散層を形
成する工程と、前記絶縁膜の上から不純物をイオン注入
して前記駆動用ＭＯＳＦＥＴにおけるソース・ドレイン
となる半導体領域を形成する工程とを有することによ
り、前記駆動用ＭＯＳＦＥＴのソース・ドレインとなる
半導体領域のイオン打ち込みに際しては、スルー膜とし
て機能する絶縁膜を形成した状態で行っているために、
高ドーズ量のイオン打ち込みであっても前記半導体領域
に結晶欠陥は発生しない状態で高ドーズ量のイオン打ち
込みができる。さらに前記埋め込み層を形成しているた
めに、前記駆動用ＭＯＳＦＥＴのしきい電圧を高くでき
ると共にソース・ドレイン電流（ＩDS）を大きくするこ
とができる。
【００２０】そのために、前記駆動用ＭＯＳＦＥＴのし
きい電圧を高くしかもβレシオも大きくできるので、低
電圧動作のＳＲＡＭを容易な製造工程により製作でき
る。
きい電圧を高くしかもβレシオも大きくできるので、低
電圧動作のＳＲＡＭを容易な製造工程により製作でき
る。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００２２】図１〜図４１は、本発明の一実施例である
ＳＲＡＭを有する半導体集積回路装置の製造工程を示す
断面図である。同図を用いて、本発明の半導体集積回路
装置およびその具体的な製造方法について説明する。
ＳＲＡＭを有する半導体集積回路装置の製造工程を示す
断面図である。同図を用いて、本発明の半導体集積回路
装置およびその具体的な製造方法について説明する。
【００２３】まず、図１に示すように、例えばｎ型のシ
リコン単結晶などからなる半導体基板１の表面に熱酸化
処理により薄膜の酸化シリコン膜２を形成した後、その
表面に熱酸化用のマスクとなる窒化シリコン膜３をＣＶ
Ｄ法により堆積する。
リコン単結晶などからなる半導体基板１の表面に熱酸化
処理により薄膜の酸化シリコン膜２を形成した後、その
表面に熱酸化用のマスクとなる窒化シリコン膜３をＣＶ
Ｄ法により堆積する。
【００２４】次に、図２に示すように、窒化シリコン膜
３を所定の膜厚になるように形成した後、その上にフォ
トレジスト膜４を形成する。その後、フォトリソグラフ
ィ技術を用いて、ｎ型ウエル領域を形成する領域のフォ
トレジスト膜４を取り除いた後、フォトレジスト膜４を
エッチング用マスクとして使用して、表面が露出してい
る窒化シリコン膜３をエッチングすることにより取り除
く。
３を所定の膜厚になるように形成した後、その上にフォ
トレジスト膜４を形成する。その後、フォトリソグラフ
ィ技術を用いて、ｎ型ウエル領域を形成する領域のフォ
トレジスト膜４を取り除いた後、フォトレジスト膜４を
エッチング用マスクとして使用して、表面が露出してい
る窒化シリコン膜３をエッチングすることにより取り除
く。
【００２５】次に、図３に示すように、フォトレジスト
膜４をエッチング用マスクとして使用して、表面が露出
している酸化シリコン膜２をエッチングすることにより
取り除いた後、リン（Ｐ）などのｎ型不純物５をイオン
注入法により半導体基板１にイオン打ち込みする。
膜４をエッチング用マスクとして使用して、表面が露出
している酸化シリコン膜２をエッチングすることにより
取り除いた後、リン（Ｐ）などのｎ型不純物５をイオン
注入法により半導体基板１にイオン打ち込みする。
【００２６】次に、図４に示すように、不要となったフ
ォトレジスト膜４を取り除いた後、窒化シリコン膜３を
熱酸化用マスクとして使用して、表面が露出している半
導体基板１を熱酸化して厚膜の酸化シリコン膜６を形成
する。
ォトレジスト膜４を取り除いた後、窒化シリコン膜３を
熱酸化用マスクとして使用して、表面が露出している半
導体基板１を熱酸化して厚膜の酸化シリコン膜６を形成
する。
【００２７】次に、図５に示すように、不要となった窒
化シリコン膜３を取り除く作業を行う。
化シリコン膜３を取り除く作業を行う。
【００２８】次に、図６に示すように、半導体基板１に
おけるｐ型ウエル領域を形成する領域に例えばフッ化ホ
ウ素（ＢＦ2)などからなるｐ型不純物７をイオン注入法
によりイオン打ち込みする。この場合、酸化シリコン膜
６は、酸化シリコン膜２よりも３倍以上の厚膜であるこ
とにより、イオン注入用のマスクとしての機能をはたし
ている。
おけるｐ型ウエル領域を形成する領域に例えばフッ化ホ
ウ素（ＢＦ2)などからなるｐ型不純物７をイオン注入法
によりイオン打ち込みする。この場合、酸化シリコン膜
６は、酸化シリコン膜２よりも３倍以上の厚膜であるこ
とにより、イオン注入用のマスクとしての機能をはたし
ている。
【００２９】次に、図７に示すように、半導体基板１の
熱処理（例えば、１２００℃で１８０分間）を行って、
イオン打ち込みで導入したｎ型不純物５（図３参照）お
よびｐ型不純物７（図６参照）を熱拡散して、ｎ型ウエ
ル領域８およびｐ型ウエル領域９を形成する。
熱処理（例えば、１２００℃で１８０分間）を行って、
イオン打ち込みで導入したｎ型不純物５（図３参照）お
よびｐ型不純物７（図６参照）を熱拡散して、ｎ型ウエ
ル領域８およびｐ型ウエル領域９を形成する。
【００３０】なお、図７を含む本実施例における断面図
において、図示上の明確さより、必要に応じ半導体基板
１におけるｐｎ接合領域を点線により表示している。
において、図示上の明確さより、必要に応じ半導体基板
１におけるｐｎ接合領域を点線により表示している。
【００３１】次に、不要となった酸化シリコン膜２，６
を取り除いた後、図８に示すように、半導体基板１の表
面に新たに酸化シリコン膜１０を２０ｎｍ程度の膜厚を
もってＣＶＤ法により形成する。
を取り除いた後、図８に示すように、半導体基板１の表
面に新たに酸化シリコン膜１０を２０ｎｍ程度の膜厚を
もってＣＶＤ法により形成する。
【００３２】次に、図９に示すように、酸化シリコン膜
１０の表面に窒化シリコン膜１１を１４０ｎｍ程度の膜
厚をもってＣＶＤ法により形成する。
１０の表面に窒化シリコン膜１１を１４０ｎｍ程度の膜
厚をもってＣＶＤ法により形成する。
【００３３】次に、図１０に示すように、窒化シリコン
膜１１の表面にフォトレジスト膜１２を形成した後、フ
ォトリソグラフィ技術を用いて、ＭＯＳＦＥＴの形成領
域上のフォトレジスト膜を残すようにフォトレジスト膜
１２を取り除き、そのフォトレジスト膜１２をエッチン
グ用マスクとして使用して表面が露出している窒化シリ
コン膜１１をエッチングすることにより取り除く。
膜１１の表面にフォトレジスト膜１２を形成した後、フ
ォトリソグラフィ技術を用いて、ＭＯＳＦＥＴの形成領
域上のフォトレジスト膜を残すようにフォトレジスト膜
１２を取り除き、そのフォトレジスト膜１２をエッチン
グ用マスクとして使用して表面が露出している窒化シリ
コン膜１１をエッチングすることにより取り除く。
【００３４】次に、図１１に示すように、不要となった
フォトレジスト膜１２を取り除いた後、ｎ型ウエル領域
８の上にフォトレジスト膜１３を被覆する。
フォトレジスト膜１２を取り除いた後、ｎ型ウエル領域
８の上にフォトレジスト膜１３を被覆する。
【００３５】次に、フォトレジスト膜１３および窒化シ
リコン膜１１をマスクとして使用して、素子分離用絶縁
膜の下にチャネルストッパを形成するための１回目のイ
オン打ち込みを行う。すなわち、ｐ型不純物であるＢＦ
2 １４をイオン注入法によりｐ型ウエル領域９にイオン
打ち込みする。
リコン膜１１をマスクとして使用して、素子分離用絶縁
膜の下にチャネルストッパを形成するための１回目のイ
オン打ち込みを行う。すなわち、ｐ型不純物であるＢＦ
2 １４をイオン注入法によりｐ型ウエル領域９にイオン
打ち込みする。
【００３６】イオン打ち込みの条件としては、イオン打
ち込みエネルギーは、例えば４０ＫｅＶ、不純物ドーズ
量は、例えば４×１０13／ｃｍ2 とする。
ち込みエネルギーは、例えば４０ＫｅＶ、不純物ドーズ
量は、例えば４×１０13／ｃｍ2 とする。
【００３７】次に、フォトレジスト膜１３を取り除いた
後、図１２に示すように、新たにフォトレジスト膜１５
を形成し、フォトリソグラフィ技術を用いて、素子分離
用絶縁膜を形成する領域のフォトレジスト膜１５を取り
除く作業を行う。
後、図１２に示すように、新たにフォトレジスト膜１５
を形成し、フォトリソグラフィ技術を用いて、素子分離
用絶縁膜を形成する領域のフォトレジスト膜１５を取り
除く作業を行う。
【００３８】フォトレジスト膜１５が残存している領域
は、本実施例の主要な意図の１つである。すなわち、Ｓ
ＲＡＭにおける転送用ＭＯＳＦＥＴ（図１２に図示され
ている４個の窒化シリコン膜１１の左から２番目の窒化
シリコン膜１１およびその周辺の領域）におけるソース
・ドレイン形成領域には、フォトレジスト膜１５が設け
られている。
は、本実施例の主要な意図の１つである。すなわち、Ｓ
ＲＡＭにおける転送用ＭＯＳＦＥＴ（図１２に図示され
ている４個の窒化シリコン膜１１の左から２番目の窒化
シリコン膜１１およびその周辺の領域）におけるソース
・ドレイン形成領域には、フォトレジスト膜１５が設け
られている。
【００３９】また、ｎ型ウエル領域８の上にもフォトレ
ジスト膜１５が設けられている。なお、転送用ＭＯＳＦ
ＥＴのアイソレーションをメモリセルにおける他の駆動
用ＭＯＳＦＥＴなどのアイソレーションの最小寸法より
大きく設定して、転送用ＭＯＳＦＥＴの特性を向上させ
る対策を採用していることにより、それらの周辺に形成
されるフィールド酸化シリコン膜の領域をそれに対応す
るように形成するものである。
ジスト膜１５が設けられている。なお、転送用ＭＯＳＦ
ＥＴのアイソレーションをメモリセルにおける他の駆動
用ＭＯＳＦＥＴなどのアイソレーションの最小寸法より
大きく設定して、転送用ＭＯＳＦＥＴの特性を向上させ
る対策を採用していることにより、それらの周辺に形成
されるフィールド酸化シリコン膜の領域をそれに対応す
るように形成するものである。
【００４０】次に、フォトレジスト膜１５および窒化シ
リコン膜１１をマスクとして使用して、素子分離用絶縁
膜の下にチャネルストッパを形成するための２回目のイ
オン打ち込みを行う。すなわち、ｐ型不純物であるＢＦ
2 １６をイオン注入法によりｐ型ウエル領域９にイオン
打ち込みする。
リコン膜１１をマスクとして使用して、素子分離用絶縁
膜の下にチャネルストッパを形成するための２回目のイ
オン打ち込みを行う。すなわち、ｐ型不純物であるＢＦ
2 １６をイオン注入法によりｐ型ウエル領域９にイオン
打ち込みする。
【００４１】イオン打ち込みの条件としては、イオン打
ち込みエネルギーは、例えば４０ＫｅＶ、不純物ドーズ
量は、例えば２×１０13／ｃｍ2 とする。
ち込みエネルギーは、例えば４０ＫｅＶ、不純物ドーズ
量は、例えば２×１０13／ｃｍ2 とする。
【００４２】前記２回目の不純物イオンは、転送用ＭＯ
ＳＦＥＴの形成領域の周辺のチャネルストッパの形成領
域には、打ち込まれていない。
ＳＦＥＴの形成領域の周辺のチャネルストッパの形成領
域には、打ち込まれていない。
【００４３】そのため、転送用ＭＯＳＦＥＴの形成領域
の周辺のチャネルストッパの形成領域の不純物量は、例
えば１回目のイオン打ち込み量である４×１０13／ｃｍ
2 となり、他の領域にイオン打ち込みされている２回目
のイオン打ち込み量である２×１０13／ｃｍ3 はイオン
打ち込みされておらず、他の領域よりも不純物濃度が低
いチャネルストッパとなるものである。
の周辺のチャネルストッパの形成領域の不純物量は、例
えば１回目のイオン打ち込み量である４×１０13／ｃｍ
2 となり、他の領域にイオン打ち込みされている２回目
のイオン打ち込み量である２×１０13／ｃｍ3 はイオン
打ち込みされておらず、他の領域よりも不純物濃度が低
いチャネルストッパとなるものである。
【００４４】次に、不要となったフォトレジスト膜１５
を取り除いた後、図１３に示すように、例えば１０００
℃程度の熱酸化処理を行い、素子分離用絶縁膜となる膜
厚が例えば５００ｎｍ程度のフィールド酸化シリコン膜
１７を形成する。
を取り除いた後、図１３に示すように、例えば１０００
℃程度の熱酸化処理を行い、素子分離用絶縁膜となる膜
厚が例えば５００ｎｍ程度のフィールド酸化シリコン膜
１７を形成する。
【００４５】前記熱酸化処理により、フィールド酸化シ
リコン膜１７の下にｐ型の半導体領域であるチャネルス
トッパ１８が形成される。
リコン膜１７の下にｐ型の半導体領域であるチャネルス
トッパ１８が形成される。
【００４６】図１３において、符号１９は、転送用ＭＯ
ＳＦＥＴの形成領域の周辺におけるチャネルストッパ１
８の領域を示すものである。これは、前記ｐ型不純物で
あるＢＦ2 １６（図１２参照）がイオン打ち込みされて
いない領域のチャネルストッパ１８であり、他の領域は
前記ｐ型不純物であるＢＦ2 １６がイオン打ち込みされ
ているチャネルストッパ１８である。
ＳＦＥＴの形成領域の周辺におけるチャネルストッパ１
８の領域を示すものである。これは、前記ｐ型不純物で
あるＢＦ2 １６（図１２参照）がイオン打ち込みされて
いない領域のチャネルストッパ１８であり、他の領域は
前記ｐ型不純物であるＢＦ2 １６がイオン打ち込みされ
ているチャネルストッパ１８である。
【００４７】そのため、符号１９で示した領域のチャネ
ルストッパ１８の領域は、他の領域のチャネルストッパ
１８の不純物濃度よりも低い値を有するものを形成して
いることになる。
ルストッパ１８の領域は、他の領域のチャネルストッパ
１８の不純物濃度よりも低い値を有するものを形成して
いることになる。
【００４８】次に、図１４に示すように、不要となった
窒化シリコン膜１１（図１３参照）を取り除く。
窒化シリコン膜１１（図１３参照）を取り除く。
【００４９】次に、酸化シリコン膜１０を取り除いた
後、図１５に示すように、新たに熱酸化処理を行って、
例えば３０ｎｍ程度のゲート絶縁膜の一部となるゲート
酸化シリコン膜２０を形成する。
後、図１５に示すように、新たに熱酸化処理を行って、
例えば３０ｎｍ程度のゲート絶縁膜の一部となるゲート
酸化シリコン膜２０を形成する。
【００５０】次に、図１６に示すように、転送用ＭＯＳ
ＦＥＴの形成領域に、イオン打ち込み用マスクとなるフ
ォトレジスト膜２１を選択的に形成する。
ＦＥＴの形成領域に、イオン打ち込み用マスクとなるフ
ォトレジスト膜２１を選択的に形成する。
【００５１】次に、フォトレジスト膜２１およびフィー
ルド酸化シリコン膜１７をマスクとして使用して、素子
形成領域におけるチャネル領域のしきい電圧（Ｖth）調
整を行うための１回目のイオン打ち込みを行う。すなわ
ち、ｐ型不純物であるＢＦ２２２をイオン注入法により
ｎ型ウエル領域８およびｐ型ウエル領域９にイオン打ち
込みする。
ルド酸化シリコン膜１７をマスクとして使用して、素子
形成領域におけるチャネル領域のしきい電圧（Ｖth）調
整を行うための１回目のイオン打ち込みを行う。すなわ
ち、ｐ型不純物であるＢＦ２２２をイオン注入法により
ｎ型ウエル領域８およびｐ型ウエル領域９にイオン打ち
込みする。
【００５２】イオン打ち込みの条件としては、イオン打
ち込みエネルギーは、例えば８０ＫｅＶ、不純物ドーズ
量は、例えば７．０×１０11／ｃｍ2 とする。
ち込みエネルギーは、例えば８０ＫｅＶ、不純物ドーズ
量は、例えば７．０×１０11／ｃｍ2 とする。
【００５３】次に、フォトレジスト膜２１を取り除いた
後、図１７に示すように、フィールド酸化シリコン膜１
７をマスクとして使用して、素子形成領域におけるチャ
ネル領域のしきい電圧調整を行うための２回目のイオン
打ち込みを行う。すなわち、ｐ型不純物であるＢＦ2 ２
３をイオン注入法によりｎ型ウエル領域８およびｐ型ウ
エル領域９にイオン打ち込みする。
後、図１７に示すように、フィールド酸化シリコン膜１
７をマスクとして使用して、素子形成領域におけるチャ
ネル領域のしきい電圧調整を行うための２回目のイオン
打ち込みを行う。すなわち、ｐ型不純物であるＢＦ2 ２
３をイオン注入法によりｎ型ウエル領域８およびｐ型ウ
エル領域９にイオン打ち込みする。
【００５４】イオン打ち込みの条件としては、イオン打
ち込みエネルギーは、例えば８０ＫｅＶ、不純物ドーズ
量は、例えば1.１×１０12／ｃｍ2 とする。
ち込みエネルギーは、例えば８０ＫｅＶ、不純物ドーズ
量は、例えば1.１×１０12／ｃｍ2 とする。
【００５５】前述した２回に分けてのチャネル領域のし
きい電圧調整を行うイオン打ち込み工程は、本実施例の
主要な意図の１つである。すなわち、ＳＲＡＭにおける
転送用ＭＯＳＦＥＴにおけるチャネル領域には、２回目
のイオン打ち込み工程のみであり、他の領域のＭＯＳＦ
ＥＴにおけるチャネル領域には１回目と２回目のイオン
打ち込み工程が遂行されている。
きい電圧調整を行うイオン打ち込み工程は、本実施例の
主要な意図の１つである。すなわち、ＳＲＡＭにおける
転送用ＭＯＳＦＥＴにおけるチャネル領域には、２回目
のイオン打ち込み工程のみであり、他の領域のＭＯＳＦ
ＥＴにおけるチャネル領域には１回目と２回目のイオン
打ち込み工程が遂行されている。
【００５６】すなわち、前記１回目のイオン打ち込み
は、転送用ＭＯＳＦＥＴの形成領域の周辺におけるチャ
ネルストッパの形成領域には、打ち込まれていない。
は、転送用ＭＯＳＦＥＴの形成領域の周辺におけるチャ
ネルストッパの形成領域には、打ち込まれていない。
【００５７】そのため、転送用ＭＯＳＦＥＴの形成領域
のチャネル領域の不純物量は、例えば２回目のイオン打
ち込み量である1.１×１０12／ｃｍ2 となり、他の領域
に１回目のイオン打ち込みされている量である7.０×１
０11／ｃｍ2 はイオン打ち込みされておらず、他の領域
よりも不純物濃度が低いチャネル領域となるものであ
る。
のチャネル領域の不純物量は、例えば２回目のイオン打
ち込み量である1.１×１０12／ｃｍ2 となり、他の領域
に１回目のイオン打ち込みされている量である7.０×１
０11／ｃｍ2 はイオン打ち込みされておらず、他の領域
よりも不純物濃度が低いチャネル領域となるものであ
る。
【００５８】次に、図１８に示すように、ＳＲＡＭにお
ける駆動用ＭＯＳＦＥＴの形成領域におけるｐ型の埋め
込み拡散層２５を形成する工程を行う。すなわち、ｐ型
の埋め込み拡散層２５の形成領域に開口部を有するフォ
トレジスト膜２４を形成した後、それをマスクとして使
用して、例えばｐ型不純物であるホウ素（Ｂ）２５ａを
イオン注入法によりｐ型ウエル領域９に例えばイオン打
ち込みエネルギーを２４０ＫｅＶとしてイオン打ち込み
する。
ける駆動用ＭＯＳＦＥＴの形成領域におけるｐ型の埋め
込み拡散層２５を形成する工程を行う。すなわち、ｐ型
の埋め込み拡散層２５の形成領域に開口部を有するフォ
トレジスト膜２４を形成した後、それをマスクとして使
用して、例えばｐ型不純物であるホウ素（Ｂ）２５ａを
イオン注入法によりｐ型ウエル領域９に例えばイオン打
ち込みエネルギーを２４０ＫｅＶとしてイオン打ち込み
する。
【００５９】その後、例えばｎ型不純物であるヒ素（Ａ
ｓ）２５ｂをイオン注入法によりｐ型ウエル領域９に例
えばイオン打ち込みエネルギーを１００ＫｅＶとしてイ
オン打ち込みする。
ｓ）２５ｂをイオン注入法によりｐ型ウエル領域９に例
えばイオン打ち込みエネルギーを１００ＫｅＶとしてイ
オン打ち込みする。
【００６０】次に、不要となったフォトレジスト膜２４
を取り除いた後、図１９に示すように、熱酸化処理を行
って、例えば１８ｎｍ程度のゲート絶縁膜となるゲート
酸化シリコン膜２７を形成する。
を取り除いた後、図１９に示すように、熱酸化処理を行
って、例えば１８ｎｍ程度のゲート絶縁膜となるゲート
酸化シリコン膜２７を形成する。
【００６１】次に、図２０に示すように、駆動用ＭＯＳ
ＦＥＴの形成領域における右側に開口部を有するフォト
レジスト膜２８を形成する。その後、フォトレジスト膜
２８をエッチング用マスクとして使用して、ゲート酸化
シリコン膜２７の一部をエッチングすることにより取り
除く。
ＦＥＴの形成領域における右側に開口部を有するフォト
レジスト膜２８を形成する。その後、フォトレジスト膜
２８をエッチング用マスクとして使用して、ゲート酸化
シリコン膜２７の一部をエッチングすることにより取り
除く。
【００６２】次に、不要となったフォトレジスト膜２８
を取り除いた後、図２１に示すように、例えばｎ型不純
物であるリン（Ｐ）を含有している多結晶シリコン膜２
９をＣＶＤ法により例えば１２０ｎｍ程度の膜厚をもっ
て形成する。
を取り除いた後、図２１に示すように、例えばｎ型不純
物であるリン（Ｐ）を含有している多結晶シリコン膜２
９をＣＶＤ法により例えば１２０ｎｍ程度の膜厚をもっ
て形成する。
【００６３】次に、図２２に示すように、熱処理を行っ
て、多結晶シリコン膜２９に含有されているリンをｐ型
ウエル領域９に拡散して、コンタクト領域となるｎ型拡
散層３０を形成する。
て、多結晶シリコン膜２９に含有されているリンをｐ型
ウエル領域９に拡散して、コンタクト領域となるｎ型拡
散層３０を形成する。
【００６４】次に、図２３に示すように、ゲート電極と
なる導電層３１を形成する。これは、タングステンシリ
サイドなどからなる導電膜をＣＶＤ法またはスパッタリ
ング法などを用いて形成するものである。
なる導電層３１を形成する。これは、タングステンシリ
サイドなどからなる導電膜をＣＶＤ法またはスパッタリ
ング法などを用いて形成するものである。
【００６５】次に、図２４に示すように、例えばＴＥＯ
Ｓ（テトラエトキシシラン）と酸素の反応（ＴＥＯＳ系
反応）を採用したＣＶＤ法によってステップカバレッジ
の優れている絶縁膜３２を例えば１７０ｎｍ程度の膜厚
をもって形成する。
Ｓ（テトラエトキシシラン）と酸素の反応（ＴＥＯＳ系
反応）を採用したＣＶＤ法によってステップカバレッジ
の優れている絶縁膜３２を例えば１７０ｎｍ程度の膜厚
をもって形成する。
【００６６】次に、図２５に示すように、フォトリソグ
ラフィ技術を用いて、選択エッチングを行ってそれぞれ
のゲート電極を形成した後、アニール処理を行って特性
を安定化させる。
ラフィ技術を用いて、選択エッチングを行ってそれぞれ
のゲート電極を形成した後、アニール処理を行って特性
を安定化させる。
【００６７】次に、図２６に示すように、ｎ型ウエル領
域８の上にフォトレジスト膜３３を形成した後、フォト
レジスト膜３３をマスクとして使用して、例えばｎ型不
純物であるリン３４を、例えばイオン打ち込みエネルギ
ーを５０ＫｅＶとしてイオン打ち込みし、ｐ型ウエル領
域９に形成するＭＯＳＦＥＴにおけるソースおよびドレ
インとなるｎ型半導体領域３５を形成する。
域８の上にフォトレジスト膜３３を形成した後、フォト
レジスト膜３３をマスクとして使用して、例えばｎ型不
純物であるリン３４を、例えばイオン打ち込みエネルギ
ーを５０ＫｅＶとしてイオン打ち込みし、ｐ型ウエル領
域９に形成するＭＯＳＦＥＴにおけるソースおよびドレ
インとなるｎ型半導体領域３５を形成する。
【００６８】次に、図２７に示すように、ｐ型ウエル領
域９の上にフォトレジスト膜３６を形成した後、フォト
レジスト膜３６をマスクとして使用して、例えばｐ型不
純物であるＢＦ2 ３７を、例えばイオン打ち込みエネル
ギーを６０ＫｅＶとしてイオン打ち込みし、ｎ型ウエル
領域８に形成するＭＯＳＦＥＴにおけるソースおよびド
レインとなるｐ型半導体領域３８を形成する。
域９の上にフォトレジスト膜３６を形成した後、フォト
レジスト膜３６をマスクとして使用して、例えばｐ型不
純物であるＢＦ2 ３７を、例えばイオン打ち込みエネル
ギーを６０ＫｅＶとしてイオン打ち込みし、ｎ型ウエル
領域８に形成するＭＯＳＦＥＴにおけるソースおよびド
レインとなるｐ型半導体領域３８を形成する。
【００６９】次に、不要となったフォトレジスト膜３６
を取り除いた後、図２８に示すように、例えばＴＥＯＳ
と酸素の反応を採用したＣＶＤ法によってステップカバ
レッジの優れている絶縁膜３９を、例えば２０ｎｍ程度
の膜厚をもって形成する。
を取り除いた後、図２８に示すように、例えばＴＥＯＳ
と酸素の反応を採用したＣＶＤ法によってステップカバ
レッジの優れている絶縁膜３９を、例えば２０ｎｍ程度
の膜厚をもって形成する。
【００７０】同図において、図２５等に示した絶縁膜３
２と、その上に形成された絶縁膜３９とは、同一の材質
であることにより、図２５等に示した絶縁膜３２と図２
８に示した絶縁膜３９との積層膜を符号３９として示し
ている。
２と、その上に形成された絶縁膜３９とは、同一の材質
であることにより、図２５等に示した絶縁膜３２と図２
８に示した絶縁膜３９との積層膜を符号３９として示し
ている。
【００７１】次に、図２９に示すように、駆動用ＭＯＳ
ＦＥＴの形成領域に開口部を有するフォトレジスト膜４
０を形成した後、そのフォトレジスト膜４０をマスクと
して、例えばｎ型不純物であるリン４１をイオン注入法
により例えばイオン打ち込みエネルギーを５０ＫｅＶと
してイオン打ち込みする。この場合、絶縁膜３９は、イ
オン打ち込みの際のスルー膜の機能を有する。
ＦＥＴの形成領域に開口部を有するフォトレジスト膜４
０を形成した後、そのフォトレジスト膜４０をマスクと
して、例えばｎ型不純物であるリン４１をイオン注入法
により例えばイオン打ち込みエネルギーを５０ＫｅＶと
してイオン打ち込みする。この場合、絶縁膜３９は、イ
オン打ち込みの際のスルー膜の機能を有する。
【００７２】次に、不要となったフォトレジスト膜４０
を取り除いた後、図３０に示すように、例えばＴＥＯＳ
と酸素の反応を採用したＣＶＤ法によってステップカバ
レッジの優れている絶縁膜を例えば４３０ｎｍ程度の膜
厚をもって形成した後、その表面から順次エッチング
（エッチバック）することにより、ゲート電極の側壁に
サイドウォールスペーサ４２を形成する。
を取り除いた後、図３０に示すように、例えばＴＥＯＳ
と酸素の反応を採用したＣＶＤ法によってステップカバ
レッジの優れている絶縁膜を例えば４３０ｎｍ程度の膜
厚をもって形成した後、その表面から順次エッチング
（エッチバック）することにより、ゲート電極の側壁に
サイドウォールスペーサ４２を形成する。
【００７３】次に、図３１に示すように、例えばＴＥＯ
Ｓと酸素の反応を採用したＣＶＤ法によってステップカ
バレッジの優れている絶縁膜４３を、例えば２０ｎｍ程
度の膜厚をもって形成する。
Ｓと酸素の反応を採用したＣＶＤ法によってステップカ
バレッジの優れている絶縁膜４３を、例えば２０ｎｍ程
度の膜厚をもって形成する。
【００７４】同図において、図３０等で示した絶縁膜３
９と、それの上に形成された絶縁膜４３とは、同一の材
質であることにより、絶縁膜３９と絶縁膜４３との積層
膜を符号４３として示している。
９と、それの上に形成された絶縁膜４３とは、同一の材
質であることにより、絶縁膜３９と絶縁膜４３との積層
膜を符号４３として示している。
【００７５】次に、図３２に示すように、ｎ型ウエル領
域８の上をフォトレジスト膜４４により被覆した後、そ
のフォトレジスト膜４４をマスクとして、例えばｎ型不
純物であるヒ素（Ａｓ）４５をイオン注入法により、例
えばイオン打ち込みエネルギーを８０ＫｅＶとしてイオ
ン打ち込みすることにより、ＬＤＤ（Lightly DopedDra
in)構造のソースおよびドレインとなる半導体領域４６
を形成する。
域８の上をフォトレジスト膜４４により被覆した後、そ
のフォトレジスト膜４４をマスクとして、例えばｎ型不
純物であるヒ素（Ａｓ）４５をイオン注入法により、例
えばイオン打ち込みエネルギーを８０ＫｅＶとしてイオ
ン打ち込みすることにより、ＬＤＤ（Lightly DopedDra
in)構造のソースおよびドレインとなる半導体領域４６
を形成する。
【００７６】この場合、図３１に示した絶縁膜４３は、
イオン打ち込みの際のスルー膜の機能を有する。
イオン打ち込みの際のスルー膜の機能を有する。
【００７７】次に、図３３に示すように、ｐ型ウエル領
域９の上をフォトレジスト膜４７により被覆した後、そ
のフォトレジスト膜４７をマスクとして、例えばｐ型不
純物であるＢＦ2 ４８をイオン注入法により、例えばイ
オン打ち込みエネルギーを８０ＫｅＶとしてイオン打ち
込みすることにより、ＬＤＤ構造のソースおよびドレイ
ンとなる半導体領域４９を形成する。
域９の上をフォトレジスト膜４７により被覆した後、そ
のフォトレジスト膜４７をマスクとして、例えばｐ型不
純物であるＢＦ2 ４８をイオン注入法により、例えばイ
オン打ち込みエネルギーを８０ＫｅＶとしてイオン打ち
込みすることにより、ＬＤＤ構造のソースおよびドレイ
ンとなる半導体領域４９を形成する。
【００７８】この場合、絶縁膜４３は、イオン打ち込み
の際のスルー膜の機能を有する。
の際のスルー膜の機能を有する。
【００７９】次に、例えば９００℃程度、１０分間程度
の熱処理を行って、イオン打ち込みしたヒ素４５および
ＢＦ2 ４８をアニールして熱拡散を行う。
の熱処理を行って、イオン打ち込みしたヒ素４５および
ＢＦ2 ４８をアニールして熱拡散を行う。
【００８０】次に、図３４に示すように、例えばＴＥＯ
Ｓと酸素の反応を採用したＣＶＤ法によってステップカ
バレッジの優れている絶縁膜５０を、例えば１５０ｎｍ
程度の膜厚をもって形成する。同図において、図３１等
で示した絶縁膜４３と、それの上に形成された絶縁膜５
０とは、同一の材質であることにより、絶縁膜４３と絶
縁膜５０との積層膜を符号５０として示している。
Ｓと酸素の反応を採用したＣＶＤ法によってステップカ
バレッジの優れている絶縁膜５０を、例えば１５０ｎｍ
程度の膜厚をもって形成する。同図において、図３１等
で示した絶縁膜４３と、それの上に形成された絶縁膜５
０とは、同一の材質であることにより、絶縁膜４３と絶
縁膜５０との積層膜を符号５０として示している。
【００８１】次に、半導体領域の上の絶縁膜５０にコン
タクト孔を形成した後、全面に多結晶シリコン膜５１を
ＣＶＤ法により、例えば１００ｎｍ程度の膜厚をもって
形成した後、不要な多結晶シリコン膜５１をフォトリソ
グラフィ技術を用いて選択的にエッチングすることによ
り取り除く。この多結晶シリコン膜５１は、ＳＲＡＭに
おける抵抗素子として使用するものである。
タクト孔を形成した後、全面に多結晶シリコン膜５１を
ＣＶＤ法により、例えば１００ｎｍ程度の膜厚をもって
形成した後、不要な多結晶シリコン膜５１をフォトリソ
グラフィ技術を用いて選択的にエッチングすることによ
り取り除く。この多結晶シリコン膜５１は、ＳＲＡＭに
おける抵抗素子として使用するものである。
【００８２】次に、図３５に示すように、例えば８５０
℃程度、１０分間程度の熱酸化処理を行って薄膜の酸化
シリコン膜５２を形成する。
℃程度、１０分間程度の熱酸化処理を行って薄膜の酸化
シリコン膜５２を形成する。
【００８３】次に、図３６に示すように、多結晶シリコ
ン膜５１の右側に開口部を有するフォトレジスト膜５３
を被覆した後、そのフォトレジスト膜５３をマスクとし
て例えばｐ型不純物であるＢＦ2 ５４をイオン注入法に
より、例えばイオン打ち込みエネルギーを６０ＫｅＶと
してイオン打ち込みする。
ン膜５１の右側に開口部を有するフォトレジスト膜５３
を被覆した後、そのフォトレジスト膜５３をマスクとし
て例えばｐ型不純物であるＢＦ2 ５４をイオン注入法に
より、例えばイオン打ち込みエネルギーを６０ＫｅＶと
してイオン打ち込みする。
【００８４】次に、図３７に示すように、多結晶シリコ
ン膜５１の抵抗素子となる領域をフォトレジスト膜５５
により被覆した後、そのフォトレジスト膜５５をマスク
として、例えばｎ型不純物であるヒ素５６をイオン注入
法により、例えばイオン打ち込みエネルギーを３０Ｋｅ
Ｖとしてイオン打ち込みする。
ン膜５１の抵抗素子となる領域をフォトレジスト膜５５
により被覆した後、そのフォトレジスト膜５５をマスク
として、例えばｎ型不純物であるヒ素５６をイオン注入
法により、例えばイオン打ち込みエネルギーを３０Ｋｅ
Ｖとしてイオン打ち込みする。
【００８５】次に、図３８に示すように、例えばＴＥＯ
Ｓと酸素の反応を採用したＣＶＤ法によって層間絶縁膜
としての絶縁膜５７を、例えば１５０ｎｍ程度の膜厚を
もって形成する。同図において、図３７等に示した薄膜
である絶縁膜５１は、それの上に形成された絶縁膜５７
と積層されているため、絶縁膜５７として示している部
分もある。
Ｓと酸素の反応を採用したＣＶＤ法によって層間絶縁膜
としての絶縁膜５７を、例えば１５０ｎｍ程度の膜厚を
もって形成する。同図において、図３７等に示した薄膜
である絶縁膜５１は、それの上に形成された絶縁膜５７
と積層されているため、絶縁膜５７として示している部
分もある。
【００８６】次に、層間絶縁膜としてのＢＰＳＧ（Boro
Phospho Silicate Glass)膜５８を例えば４５０ｎｍ程
度の膜厚をもって形成する。
Phospho Silicate Glass)膜５８を例えば４５０ｎｍ程
度の膜厚をもって形成する。
【００８７】次に、層間絶縁膜としての絶縁膜５７およ
びＢＰＳＧ膜５８に、コンタクト孔を形成する。
びＢＰＳＧ膜５８に、コンタクト孔を形成する。
【００８８】次に、ｎ型ウエル領域８の上にフォトレジ
スト膜５９を被覆した後、表面が露出しているコンタク
ト孔に、例えばリン６０をイオン注入法により、例えば
イオン打ち込みエネルギーを５０ＫｅＶとしてイオン打
ち込みすることにより、コンタクト領域を低抵抗化す
る。
スト膜５９を被覆した後、表面が露出しているコンタク
ト孔に、例えばリン６０をイオン注入法により、例えば
イオン打ち込みエネルギーを５０ＫｅＶとしてイオン打
ち込みすることにより、コンタクト領域を低抵抗化す
る。
【００８９】次に、図３９に示すように、不要となった
フォトレジスト膜５９を取り除いた後、金属配線層６１
およびグランド線６２などの電気配線層を低抵抗材料で
ある金属配線層により形成する。
フォトレジスト膜５９を取り除いた後、金属配線層６１
およびグランド線６２などの電気配線層を低抵抗材料で
ある金属配線層により形成する。
【００９０】この金属配線層６１およびグランド線６２
などの電気配線層として使用されている金属配線層は、
例えばＭｏＳｉx 層とＡｌ−Ｃｕ−Ｓｉ層とＭｏＳｉx
層との３層構造のものをスパッタリングなどにより形成
する。
などの電気配線層として使用されている金属配線層は、
例えばＭｏＳｉx 層とＡｌ−Ｃｕ−Ｓｉ層とＭｏＳｉx
層との３層構造のものをスパッタリングなどにより形成
する。
【００９１】なお、図３９においては、グランド線６２
の一部が図示されており、他の領域のグランド線６２に
対しては図示を省略しているが、グランド線６２と同一
工程により形成されている金属配線層６１およびそのコ
ンタクト孔の形状と類似した形状をもって形成されてい
るものである。
の一部が図示されており、他の領域のグランド線６２に
対しては図示を省略しているが、グランド線６２と同一
工程により形成されている金属配線層６１およびそのコ
ンタクト孔の形状と類似した形状をもって形成されてい
るものである。
【００９２】次に、フォトリソグラフィ技術を用いて、
金属配線層６１およびグランド線６２などの電気配線層
を選択的にエッチングすることにより配線パターン化す
る。
金属配線層６１およびグランド線６２などの電気配線層
を選択的にエッチングすることにより配線パターン化す
る。
【００９３】この場合、グランド線６２の線幅は、コン
タクト孔の径の４倍以上の値とすることにより、線幅が
大きくなることによりグランド線６２としての電気配線
層の抵抗値が小さくなるために低抵抗体のものとするこ
とができる。
タクト孔の径の４倍以上の値とすることにより、線幅が
大きくなることによりグランド線６２としての電気配線
層の抵抗値が小さくなるために低抵抗体のものとするこ
とができる。
【００９４】また、抵抗素子である多結晶シリコン膜５
１の上にもグランド線６２を金属配線層６１などの電気
配線層と同一の工程により形成している。
１の上にもグランド線６２を金属配線層６１などの電気
配線層と同一の工程により形成している。
【００９５】このグランド線６２は、抵抗素子としての
多結晶シリコン膜５１の上に配置されているものである
ことにより、この後の製造工程において抵抗素子として
の多結晶シリコン膜５１にプロセスダメージがないよう
にするための保護膜として機能することができるもので
ある。
多結晶シリコン膜５１の上に配置されているものである
ことにより、この後の製造工程において抵抗素子として
の多結晶シリコン膜５１にプロセスダメージがないよう
にするための保護膜として機能することができるもので
ある。
【００９６】また、グランド線６２の線幅は、コンタク
ト孔の径の４倍以上の値とすることにより、線幅の広い
グランド線６２とすることができるために抵抗素子とし
ての多結晶シリコン膜５１を被覆する面積を大きくする
ことができることにより、この後の製造工程において抵
抗素子としての多結晶シリコン膜５１にプロセスダメー
ジがないようにするための保護膜として機能を十分に高
めることができるという効果をも有するものである。
ト孔の径の４倍以上の値とすることにより、線幅の広い
グランド線６２とすることができるために抵抗素子とし
ての多結晶シリコン膜５１を被覆する面積を大きくする
ことができることにより、この後の製造工程において抵
抗素子としての多結晶シリコン膜５１にプロセスダメー
ジがないようにするための保護膜として機能を十分に高
めることができるという効果をも有するものである。
【００９７】次に、図４０に示すように、層間絶縁膜６
３を形成する。この層間絶縁膜６３は、例えばプラズマ
ＣＶＤ法により形成する３００ｎｍ程度の酸化シリコン
膜と、例えば１１５ｎｍ程度のＳＯＧ（Spin On Glass)
膜と、例えばプラズマＣＶＤ法により形成する１１５ｎ
ｍ程度の酸化シリコン膜との３層膜からなる。
３を形成する。この層間絶縁膜６３は、例えばプラズマ
ＣＶＤ法により形成する３００ｎｍ程度の酸化シリコン
膜と、例えば１１５ｎｍ程度のＳＯＧ（Spin On Glass)
膜と、例えばプラズマＣＶＤ法により形成する１１５ｎ
ｍ程度の酸化シリコン膜との３層膜からなる。
【００９８】次に、層間絶縁膜６３に、上層配線層用の
コンタクト孔を形成する。
コンタクト孔を形成する。
【００９９】次に、上層配線層６４を低抵抗な材料であ
る金属配線層により形成する。この上層配線層６４とな
る金属配線層は、例えばＭｏＳｉx 層とＡｌ−Ｃｕ−Ｓ
ｉ層とＭｏＳｉx 層との３層構造のものをスパッタリン
グなどにより形成する。
る金属配線層により形成する。この上層配線層６４とな
る金属配線層は、例えばＭｏＳｉx 層とＡｌ−Ｃｕ−Ｓ
ｉ層とＭｏＳｉx 層との３層構造のものをスパッタリン
グなどにより形成する。
【０１００】なお、上層配線層６４の一部はグランド線
６２に接続されておりグランド線としての機能を有する
ものである。また、上層配線層６４の一部は、抵抗素子
としての多結晶シリコン膜５１の上に配置されているも
のであることにより、この後の製造工程において抵抗素
子としての多結晶シリコン膜５１にプロセスダメージが
ないようにするための保護膜として機能することができ
るものである。
６２に接続されておりグランド線としての機能を有する
ものである。また、上層配線層６４の一部は、抵抗素子
としての多結晶シリコン膜５１の上に配置されているも
のであることにより、この後の製造工程において抵抗素
子としての多結晶シリコン膜５１にプロセスダメージが
ないようにするための保護膜として機能することができ
るものである。
【０１０１】次に、フォトリソグラフィ技術を用いて、
上層配線層６４を選択的エッチングすることにより配線
パターンを形成する。この場合、グランド線６２と上層
配線層６４とコンタクト孔を通して導通していることに
より、グランド線６２および上層配線層６４とからなる
グランド線となり、そのグランド線は低抵抗体のものと
なっている。
上層配線層６４を選択的エッチングすることにより配線
パターンを形成する。この場合、グランド線６２と上層
配線層６４とコンタクト孔を通して導通していることに
より、グランド線６２および上層配線層６４とからなる
グランド線となり、そのグランド線は低抵抗体のものと
なっている。
【０１０２】また、金属配線層６１とコンタクト孔を通
して導通して配置されている上層配線層６４の一部は、
抵抗素子である多結晶シリコン膜５１を被覆している形
態とすることができることにより、この領域の上層配線
層６４はこの後の製造工程において抵抗素子としての多
結晶シリコン膜５１にプロセスダメージがないようにす
るための保護膜として機能することができるものであ
る。
して導通して配置されている上層配線層６４の一部は、
抵抗素子である多結晶シリコン膜５１を被覆している形
態とすることができることにより、この領域の上層配線
層６４はこの後の製造工程において抵抗素子としての多
結晶シリコン膜５１にプロセスダメージがないようにす
るための保護膜として機能することができるものであ
る。
【０１０３】次に、図４１に示すように、パッシベーシ
ョン膜６８を形成する。すなわち、酸化シリコン膜６５
を、例えば６００ｎｍ程度の膜厚をもって、例えばプラ
ズマＣＶＤ法によるＴＥＯＳ系反応により形成した後、
例えばプラズマＣＶＤ法により窒化シリコン膜６６を1.
２μｍ程度の膜厚をもって形成し、その後、例えばコー
ティングにより有機絶縁膜６７を2.３μｍ程度の膜厚を
もって形成する。
ョン膜６８を形成する。すなわち、酸化シリコン膜６５
を、例えば６００ｎｍ程度の膜厚をもって、例えばプラ
ズマＣＶＤ法によるＴＥＯＳ系反応により形成した後、
例えばプラズマＣＶＤ法により窒化シリコン膜６６を1.
２μｍ程度の膜厚をもって形成し、その後、例えばコー
ティングにより有機絶縁膜６７を2.３μｍ程度の膜厚を
もって形成する。
【０１０４】図４２は、本実施例における半導体集積回
路装置に備えられているＳＲＡＭのメモリセルを示す等
価回路図である。
路装置に備えられているＳＲＡＭのメモリセルを示す等
価回路図である。
【０１０５】図４３は、本実施例における半導体集積回
路装置に備えられているＳＲＡＭの４個のメモリセルを
対称的に配置したもののパターンレイアウトを示す要部
平面図である。
路装置に備えられているＳＲＡＭの４個のメモリセルを
対称的に配置したもののパターンレイアウトを示す要部
平面図である。
【０１０６】図４４は、本実施例における半導体集積回
路装置に備えられているＳＲＡＭのメモリセルにおける
抵抗素子およびグランド線を主に図示したパターンレイ
アウトを示す概略平面図である。
路装置に備えられているＳＲＡＭのメモリセルにおける
抵抗素子およびグランド線を主に図示したパターンレイ
アウトを示す概略平面図である。
【０１０７】図４２〜図４４において、Ｄ1,Ｄ2 は駆動
用ＭＯＳＦＥＴを示し、Ｔ1,Ｔ2 は転送用ＭＯＳＦＥＴ
を示している。また、Ｒ1,Ｒ2 は抵抗素子、ＤＬ1,ＤＬ
2 はデータ線、ＷＬはワード線、Ｖccは電源電圧線、Ｖ
ssはグランド線（基準電圧線）を示している。
用ＭＯＳＦＥＴを示し、Ｔ1,Ｔ2 は転送用ＭＯＳＦＥＴ
を示している。また、Ｒ1,Ｒ2 は抵抗素子、ＤＬ1,ＤＬ
2 はデータ線、ＷＬはワード線、Ｖccは電源電圧線、Ｖ
ssはグランド線（基準電圧線）を示している。
【０１０８】また、図４３において、６９は、半導体基
板の上に形成された例えば酸化シリコン膜などからなる
フィールド絶縁膜のパターンレイアウトを示している。
板の上に形成された例えば酸化シリコン膜などからなる
フィールド絶縁膜のパターンレイアウトを示している。
【０１０９】７０は、ワード線ＷＬのパターンレイアウ
トを示している。
トを示している。
【０１１０】７１は、転送用ＭＯＳＦＥＴＴ1 における
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。
【０１１１】転送用ＭＯＳＦＥＴＴ1 におけるゲート電
極は活性領域７１の上のワード線７０の領域であり、ソ
ースは図４３におけるゲート電極の下側の領域の活性領
域７１であり、ドレインは図４３におけるゲート電極の
上側の領域の活性領域７１である。
極は活性領域７１の上のワード線７０の領域であり、ソ
ースは図４３におけるゲート電極の下側の領域の活性領
域７１であり、ドレインは図４３におけるゲート電極の
上側の領域の活性領域７１である。
【０１１２】また、ドレインとしての活性領域７１に
は、図４３において図示を省略しているが活性領域７１
の上に形成されている絶縁膜におけるコンタクト孔を通
してデータ線ＤＬ1 が接続されている。
は、図４３において図示を省略しているが活性領域７１
の上に形成されている絶縁膜におけるコンタクト孔を通
してデータ線ＤＬ1 が接続されている。
【０１１３】７２は、転送用ＭＯＳＦＥＴＴ2 における
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。
【０１１４】転送用ＭＯＳＦＥＴＴ2 におけるゲート電
極は活性領域７２の上のワード線７０の領域であり、ソ
ースは図４３におけるゲート電極の下側の領域の活性領
域７２であり、ドレインは図４３におけるゲート電極の
上側の領域の活性領域７２である。
極は活性領域７２の上のワード線７０の領域であり、ソ
ースは図４３におけるゲート電極の下側の領域の活性領
域７２であり、ドレインは図４３におけるゲート電極の
上側の領域の活性領域７２である。
【０１１５】また、ドレインとしての活性領域７２に
は、図示を省略しているが活性領域７２の上に形成され
ている絶縁膜におけるコンタクト孔を通してデータ線Ｄ
Ｌ2 が接続されている。
は、図示を省略しているが活性領域７２の上に形成され
ている絶縁膜におけるコンタクト孔を通してデータ線Ｄ
Ｌ2 が接続されている。
【０１１６】７３は、駆動用ＭＯＳＦＥＴＤ1 における
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。また、７４は、駆動用ＭＯ
ＳＦＥＴＤ1 におけるゲート電極のパターンレイアウト
を示している。
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。また、７４は、駆動用ＭＯ
ＳＦＥＴＤ1 におけるゲート電極のパターンレイアウト
を示している。
【０１１７】駆動用ＭＯＳＦＥＴＤ1 におけるソースは
ゲート電極７４の図４３における右側の領域の活性領域
７３であり、ドレインはゲート電極７４の図４３におけ
る左側の領域の活性領域７３である。また、活性領域７
３は、近隣のメモリセルの活性領域と連結している。
ゲート電極７４の図４３における右側の領域の活性領域
７３であり、ドレインはゲート電極７４の図４３におけ
る左側の領域の活性領域７３である。また、活性領域７
３は、近隣のメモリセルの活性領域と連結している。
【０１１８】７５は、駆動用ＭＯＳＦＥＴＤ2 における
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。また、７６は、駆動用ＭＯ
ＳＦＥＴＤ2 におけるゲート電極のパターンレイアウト
を示している。
フィールド絶縁膜６９に囲まれている活性領域のパター
ンレイアウトを示している。また、７６は、駆動用ＭＯ
ＳＦＥＴＤ2 におけるゲート電極のパターンレイアウト
を示している。
【０１１９】駆動用ＭＯＳＦＥＴＤ2 におけるソースは
ゲート電極７６の図４３における左側の領域の活性領域
７５であり、ドレインはゲート電極７６の図４３におけ
る右側の領域の活性領域７５である。また、活性領域７
５は、近隣のメモリセルの活性領域７２などの活性領域
と連結している。
ゲート電極７６の図４３における左側の領域の活性領域
７５であり、ドレインはゲート電極７６の図４３におけ
る右側の領域の活性領域７５である。また、活性領域７
５は、近隣のメモリセルの活性領域７２などの活性領域
と連結している。
【０１２０】また、図４４において、７７は、抵抗素子
Ｒ1 のパターンレイアウトを示している。７８は、抵抗
素子Ｒ1 とその下の絶縁膜の下に配置されている活性領
域７１を電気接続するために絶縁膜に形成されているコ
ンタクト孔を示している。
Ｒ1 のパターンレイアウトを示している。７８は、抵抗
素子Ｒ1 とその下の絶縁膜の下に配置されている活性領
域７１を電気接続するために絶縁膜に形成されているコ
ンタクト孔を示している。
【０１２１】７９は、抵抗素子Ｒ2 のパターンレイアウ
トを示している。８０は、抵抗素子Ｒ2 とその下の絶縁
膜の下に配置されている活性領域７２を電気接続するた
めに絶縁膜に形成されているコンタクト孔を示してい
る。
トを示している。８０は、抵抗素子Ｒ2 とその下の絶縁
膜の下に配置されている活性領域７２を電気接続するた
めに絶縁膜に形成されているコンタクト孔を示してい
る。
【０１２２】また、８１は、グランド線Ｖssのパターン
レイアウトを示している。８２は、グランド線Ｖssとそ
の下の絶縁膜の下に配置されている活性領域７５を電気
接続するために絶縁膜に形成されているコンタクト孔を
示している。
レイアウトを示している。８２は、グランド線Ｖssとそ
の下の絶縁膜の下に配置されている活性領域７５を電気
接続するために絶縁膜に形成されているコンタクト孔を
示している。
【０１２３】なお、グランド線Ｖssは、図３９〜図４１
に示すグランド線６２に相当するものであり、例えばＭ
ｏＳｉx 層とＡｌ−Ｃｕ−Ｓｉ層とＭｏＳｉx 層との３
層構造のものをスパッタリングなどにより形成している
低抵抗体の金属配線層である。
に示すグランド線６２に相当するものであり、例えばＭ
ｏＳｉx 層とＡｌ−Ｃｕ−Ｓｉ層とＭｏＳｉx 層との３
層構造のものをスパッタリングなどにより形成している
低抵抗体の金属配線層である。
【０１２４】また、グランド線Ｖssの線幅Ａは、図４５
に詳細に示すように、コンタクト孔８２の径ａの４倍以
上の値とすることにより、線幅Ａが大きくなることによ
りグランド線Ｖssとしての電気配線層の抵抗値が小さく
なるために低抵抗体のものとすることができる。
に詳細に示すように、コンタクト孔８２の径ａの４倍以
上の値とすることにより、線幅Ａが大きくなることによ
りグランド線Ｖssとしての電気配線層の抵抗値が小さく
なるために低抵抗体のものとすることができる。
【０１２５】このグランド線Ｖssは、抵抗素子Ｒ1 およ
び抵抗素子Ｒ2 の上に配置されているものであることに
より、この後の製造工程において抵抗素子Ｒ1 および抵
抗素子Ｒ2 にプロセスダメージがないようにするための
保護膜として機能することができるものである。
び抵抗素子Ｒ2 の上に配置されているものであることに
より、この後の製造工程において抵抗素子Ｒ1 および抵
抗素子Ｒ2 にプロセスダメージがないようにするための
保護膜として機能することができるものである。
【０１２６】さらに、グランド線Ｖssの線幅Ａは、コン
タクト孔８２の径ａの４倍以上の値とすることにより、
線幅Ａの広いグランド線Ｖssとすることができるために
抵抗素子Ｒ1 および抵抗素子Ｒ2 を被覆する面積を大き
くすることができることにより、この後の製造工程にお
いて抵抗素子Ｒ1 および抵抗素子Ｒ2 にプロセスダメー
ジがないようにするための保護膜として機能を十分に高
めることができるという効果を有するものである。
タクト孔８２の径ａの４倍以上の値とすることにより、
線幅Ａの広いグランド線Ｖssとすることができるために
抵抗素子Ｒ1 および抵抗素子Ｒ2 を被覆する面積を大き
くすることができることにより、この後の製造工程にお
いて抵抗素子Ｒ1 および抵抗素子Ｒ2 にプロセスダメー
ジがないようにするための保護膜として機能を十分に高
めることができるという効果を有するものである。
【０１２７】本実施例における転送用ＭＯＳＦＥＴは、
チャネルストッパ用イオン打ち込みおよびしきい電圧調
整用イオン打ち込みをフォトリソグラフィ工程の追加に
より打ち分けし、転送用ＭＯＳＦＥＴの領域に打ち込ま
れる不純物のドーズ量を低減している。
チャネルストッパ用イオン打ち込みおよびしきい電圧調
整用イオン打ち込みをフォトリソグラフィ工程の追加に
より打ち分けし、転送用ＭＯＳＦＥＴの領域に打ち込ま
れる不純物のドーズ量を低減している。
【０１２８】すなわち、転送用ＭＯＳＦＥＴの形成領域
を小占有面積化してもチャネルストッパ用のイオン打ち
込みされた不純物を低濃度としていることにより、その
不純物が転送用ＭＯＳＦＥＴにおけるチャネル領域に必
要以上に延在することが防止できるために、その不純物
により転送用ＭＯＳＦＥＴにおけるしきい電圧が変化す
るという現象を防止できる。
を小占有面積化してもチャネルストッパ用のイオン打ち
込みされた不純物を低濃度としていることにより、その
不純物が転送用ＭＯＳＦＥＴにおけるチャネル領域に必
要以上に延在することが防止できるために、その不純物
により転送用ＭＯＳＦＥＴにおけるしきい電圧が変化す
るという現象を防止できる。
【０１２９】その結果、転送用ＭＯＳＦＥＴにおけるし
きい電圧をチャネルストッパ用不純物に影響されること
なく低下させることができるので、書き込み時の動作電
圧が低くても駆動用ＭＯＳＦＥＴ側に十分な書き込み電
圧を供給できるなどの効果を達成できる。
きい電圧をチャネルストッパ用不純物に影響されること
なく低下させることができるので、書き込み時の動作電
圧が低くても駆動用ＭＯＳＦＥＴ側に十分な書き込み電
圧を供給できるなどの効果を達成できる。
【０１３０】それゆえ、転送用ＭＯＳＦＥＴの形成領域
を小占有面積化できると共に低電圧動作ができるものと
なる。
を小占有面積化できると共に低電圧動作ができるものと
なる。
【０１３１】また、本実施例における転送用ＭＯＳＦＥ
Ｔは、しきい電圧調整用イオン打ち込みをフォトリソグ
ラフィ工程の追加により打ち分けし、転送用ＭＯＳＦＥ
Ｔの領域に打ち込まれる不純物のドーズ量を低減してい
ることにより、転送用ＭＯＳＦＥＴにおけるしきい電圧
を低下させることができる。
Ｔは、しきい電圧調整用イオン打ち込みをフォトリソグ
ラフィ工程の追加により打ち分けし、転送用ＭＯＳＦＥ
Ｔの領域に打ち込まれる不純物のドーズ量を低減してい
ることにより、転送用ＭＯＳＦＥＴにおけるしきい電圧
を低下させることができる。
【０１３２】その結果、書き込み時の電圧を低下させて
も駆動用ＭＯＳＦＥＴ側に十分な書き込み電圧を供給で
きるなどの効果を達成できるので、低電圧動作ができる
ものとなる。
も駆動用ＭＯＳＦＥＴ側に十分な書き込み電圧を供給で
きるなどの効果を達成できるので、低電圧動作ができる
ものとなる。
【０１３３】また、転送用ＭＯＳＦＥＴのアイソレーシ
ョンをメモリセルにおける他の駆動用ＭＯＳＦＥＴなど
のアイソレーションの最小寸法より大きく設定して、転
送用ＭＯＳＦＥＴの特性を向上させる対策を採用してい
ることにより、それらの周辺に形成されているフィール
ド絶縁膜の領域をそれに対応するように形成している。
ョンをメモリセルにおける他の駆動用ＭＯＳＦＥＴなど
のアイソレーションの最小寸法より大きく設定して、転
送用ＭＯＳＦＥＴの特性を向上させる対策を採用してい
ることにより、それらの周辺に形成されているフィール
ド絶縁膜の領域をそれに対応するように形成している。
【０１３４】そのため、転送用ＭＯＳＦＥＴの基板効果
定数を低減でき、転送用ＭＯＳＦＥＴの低しきい電圧化
ができる。具体的には、例えば0.４Ｖ以上で、0.５５Ｖ
以下とすることができる。
定数を低減でき、転送用ＭＯＳＦＥＴの低しきい電圧化
ができる。具体的には、例えば0.４Ｖ以上で、0.５５Ｖ
以下とすることができる。
【０１３５】また、転送用ＭＯＳＦＥＴにおける実動作
時で考えられるバックバイアス印加時の転送用ＭＯＳＦ
ＥＴのしきい電圧を下げることができる。これにより、
データ線から記憶ノードへ書き込みされる電位の転送用
ＭＯＳＦＥＴのしきい電圧の落ちを減らすことができ
る。
時で考えられるバックバイアス印加時の転送用ＭＯＳＦ
ＥＴのしきい電圧を下げることができる。これにより、
データ線から記憶ノードへ書き込みされる電位の転送用
ＭＯＳＦＥＴのしきい電圧の落ちを減らすことができ
る。
【０１３６】本実施例における駆動用ＭＯＳＦＥＴは、
そのしきい電圧を高くかつソース・ドレイン電流
（ＩDS）を大きくする必要があることにより、ｐ型の埋
め込み拡散層を形成していることと、高ドーズのソース
・ドレインとなる半導体領域のイオン打ち込みを行って
いる。具体的には、しきい電圧を0.５５Ｖ以上にして高
しきい電圧のものとしている。
そのしきい電圧を高くかつソース・ドレイン電流
（ＩDS）を大きくする必要があることにより、ｐ型の埋
め込み拡散層を形成していることと、高ドーズのソース
・ドレインとなる半導体領域のイオン打ち込みを行って
いる。具体的には、しきい電圧を0.５５Ｖ以上にして高
しきい電圧のものとしている。
【０１３７】駆動用ＭＯＳＦＥＴのソース・ドレインと
なる半導体領域のイオン打ち込みに際しては、スルー膜
として機能する絶縁膜を形成した状態で行っている。こ
のことにより、高ドーズ量のイオン打ち込みであっても
半導体領域に結晶欠陥は発生しない。
なる半導体領域のイオン打ち込みに際しては、スルー膜
として機能する絶縁膜を形成した状態で行っている。こ
のことにより、高ドーズ量のイオン打ち込みであっても
半導体領域に結晶欠陥は発生しない。
【０１３８】駆動用ＭＯＳＦＥＴのしきい電圧が高いこ
とにより、メモリセルの安定性が良くなり、低電圧動作
ができるようになる。
とにより、メモリセルの安定性が良くなり、低電圧動作
ができるようになる。
【０１３９】また、高い温度条件においても、テーリン
グ電流が大きくなりデータリテンションを起こすという
現象を改善することができる。
グ電流が大きくなりデータリテンションを起こすという
現象を改善することができる。
【０１４０】さらに、テーリング電流に対する対策とし
て、メモリセルの情報の書き込み動作、保持動作および
読み出し動作などを制御する周辺回路の回路的な調整に
より、データ線の低レベルの電位を０Ｖから例えば0.２
Ｖなどの所定の電位にする先行技術においても適用され
ている態様とすることができるものである。
て、メモリセルの情報の書き込み動作、保持動作および
読み出し動作などを制御する周辺回路の回路的な調整に
より、データ線の低レベルの電位を０Ｖから例えば0.２
Ｖなどの所定の電位にする先行技術においても適用され
ている態様とすることができるものである。
【０１４１】この場合においても、テーリング電流が流
れないようにするためにメモリセルにおけるＭＯＳＦＥ
Ｔのしきい電圧をある程度高く設定する必要があるが、
本実施例におけるメモリセルにおけるＭＯＳＦＥＴのし
きい電圧は高くしていることにより、テーリング電流が
流れるのを防止することができる。
れないようにするためにメモリセルにおけるＭＯＳＦＥ
Ｔのしきい電圧をある程度高く設定する必要があるが、
本実施例におけるメモリセルにおけるＭＯＳＦＥＴのし
きい電圧は高くしていることにより、テーリング電流が
流れるのを防止することができる。
【０１４２】その結果、データ線の低レベルの電位を０
Ｖから例えば0.２Ｖなどの所定の電位にすることによ
り、メモリセルにおける記憶保持がテーリング電流の影
響により不安定になるということが解消できるものとな
る。
Ｖから例えば0.２Ｖなどの所定の電位にすることによ
り、メモリセルにおける記憶保持がテーリング電流の影
響により不安定になるということが解消できるものとな
る。
【０１４３】また、駆動用ＭＯＳＦＥＴのソース・ドレ
インとなる半導体領域のイオン打ち込みの打ち込み量を
高くしていることにより、駆動用ＭＯＳＦＥＴのＩDSを
増やし、βレシオ（駆動用ＭＯＳＦＥＴのＩDS／転送用
ＭＯＳＦＥＴのＩDS）を大きくしている。具体的には、
設計上βレシオを例えば4.５以上、実質的に３以上とし
ている。
インとなる半導体領域のイオン打ち込みの打ち込み量を
高くしていることにより、駆動用ＭＯＳＦＥＴのＩDSを
増やし、βレシオ（駆動用ＭＯＳＦＥＴのＩDS／転送用
ＭＯＳＦＥＴのＩDS）を大きくしている。具体的には、
設計上βレシオを例えば4.５以上、実質的に３以上とし
ている。
【０１４４】そのため、βレシオが大きいために、メモ
リセルの安定性は増大し、低電圧動作ができるようにな
る。
リセルの安定性は増大し、低電圧動作ができるようにな
る。
【０１４５】さらに、駆動用ＭＯＳＦＥＴのソース・ド
レインとなる半導体領域のイオン打ち込みの打ち込み量
が多くなるため、駆動用ＭＯＳＦＥＴのしきい電圧は低
くなる。しかしながら、これを補償するために、ｐ型の
埋め込み拡散層を設けている。
レインとなる半導体領域のイオン打ち込みの打ち込み量
が多くなるため、駆動用ＭＯＳＦＥＴのしきい電圧は低
くなる。しかしながら、これを補償するために、ｐ型の
埋め込み拡散層を設けている。
【０１４６】すなわち、図４６は本実施例における駆動
用ＭＯＳＦＥＴのモデルを示す断面図であり、同図にお
いてｐ型のウエル領域８３の表面部にゲート絶縁膜８６
を介してゲート電極８７が形成されており、ｐ型のウエ
ル領域８３にはソースおよびドレインとなるｎ型の半導
体領域８５および高不純物濃度のｐ型の埋め込み拡散層
８４が形成されている。
用ＭＯＳＦＥＴのモデルを示す断面図であり、同図にお
いてｐ型のウエル領域８３の表面部にゲート絶縁膜８６
を介してゲート電極８７が形成されており、ｐ型のウエ
ル領域８３にはソースおよびドレインとなるｎ型の半導
体領域８５および高不純物濃度のｐ型の埋め込み拡散層
８４が形成されている。
【０１４７】したがって、駆動用ＭＯＳＦＥＴのＩDSを
増やすための対策としてソース・ドレインとなるｎ型の
半導体領域８５のイオン打ち込みの打ち込み量を多くす
ると駆動用ＭＯＳＦＥＴのしきい電圧は低下することに
なる。
増やすための対策としてソース・ドレインとなるｎ型の
半導体領域８５のイオン打ち込みの打ち込み量を多くす
ると駆動用ＭＯＳＦＥＴのしきい電圧は低下することに
なる。
【０１４８】そこで、ｐ型の埋め込み拡散層８４を設け
ることにより、ソース・ドレインとなるｎ型の半導体領
域８５からの空乏層の延びをｐ型の埋め込み拡散層８４
により抑圧することができることにより、駆動用ＭＯＳ
ＦＥＴのＩDSを増やすための対策を講じていても駆動用
ＭＯＳＦＥＴのしきい電圧が低下するのを防止すること
ができる。
ることにより、ソース・ドレインとなるｎ型の半導体領
域８５からの空乏層の延びをｐ型の埋め込み拡散層８４
により抑圧することができることにより、駆動用ＭＯＳ
ＦＥＴのＩDSを増やすための対策を講じていても駆動用
ＭＯＳＦＥＴのしきい電圧が低下するのを防止すること
ができる。
【０１４９】そのため、駆動用ＭＯＳＦＥＴのしきい電
圧の低下は防止でき、高いしきい電圧を得ることができ
る。この点からも、メモリセルの安定性は増大し、低電
圧動作ができるようになる。また、これはソフトエラー
対策に対しても有効である。
圧の低下は防止でき、高いしきい電圧を得ることができ
る。この点からも、メモリセルの安定性は増大し、低電
圧動作ができるようになる。また、これはソフトエラー
対策に対しても有効である。
【０１５０】本実施例におけるグランド線は、低抵抗化
のために、金属配線層を用いた２層プロセスを用いてお
り、その配線幅をコンタクト孔の径の４倍以上としてい
る。
のために、金属配線層を用いた２層プロセスを用いてお
り、その配線幅をコンタクト孔の径の４倍以上としてい
る。
【０１５１】そのため、グランド線の抵抗を小さくで
き、メモリセルのノードを十分に下げることができる。
これにより、低電圧動作ができるようになると共に、メ
モリセルの安定性を向上させることができる。
き、メモリセルのノードを十分に下げることができる。
これにより、低電圧動作ができるようになると共に、メ
モリセルの安定性を向上させることができる。
【０１５２】すなわち、グランド線は、先行技術におい
て製造工程の容易性などの理由よりＣＶＤ法により形成
できる多結晶シリコン膜を用いているが本実施例におい
ては金属配線層を使用し、しかもグランド線の低抵抗化
および小占有面積化を達成するために２層構造としてい
るものである。
て製造工程の容易性などの理由よりＣＶＤ法により形成
できる多結晶シリコン膜を用いているが本実施例におい
ては金属配線層を使用し、しかもグランド線の低抵抗化
および小占有面積化を達成するために２層構造としてい
るものである。
【０１５３】その結果、グランド線の抵抗を小さくでき
ることにより、メモリセルのノードを十分に下げること
ができ、書き込み時における駆動用ＭＯＳＦＥＴのドレ
イン電圧を低く押さえることができるなどの効果が達成
でき、例えば３Ｖ以下の低電圧の動作電圧をもってメモ
リセルを動作させることができる。
ることにより、メモリセルのノードを十分に下げること
ができ、書き込み時における駆動用ＭＯＳＦＥＴのドレ
イン電圧を低く押さえることができるなどの効果が達成
でき、例えば３Ｖ以下の低電圧の動作電圧をもってメモ
リセルを動作させることができる。
【０１５４】また、本実施例におけるグランド線は、金
属配線層を用いた２層プロセスを用いており、その配線
幅をコンタクト孔の径の４倍以上としている金属層であ
り、後工程のプロセスダメージから抵抗素子を守るため
に抵抗素子用の多結晶シリコン膜を被覆しているもので
ある。
属配線層を用いた２層プロセスを用いており、その配線
幅をコンタクト孔の径の４倍以上としている金属層であ
り、後工程のプロセスダメージから抵抗素子を守るため
に抵抗素子用の多結晶シリコン膜を被覆しているもので
ある。
【０１５５】そのため、抵抗素子である多結晶シリコン
膜は、グランド線すなわち２層プロセスにより形成した
金属配線層により被覆されていることにより、後工程の
プロセスダメージから保護されるようになっている。そ
の結果、特性の優れた抵抗素子を形成することができ
る。
膜は、グランド線すなわち２層プロセスにより形成した
金属配線層により被覆されていることにより、後工程の
プロセスダメージから保護されるようになっている。そ
の結果、特性の優れた抵抗素子を形成することができ
る。
【０１５６】すなわち、抵抗素子である多結晶シリコン
膜はグランド線により被覆されていることにより、抵抗
素子である多結晶シリコン膜を形成した後、その上に形
成される例えばパッシベーション膜としての酸化シリコ
ン膜をプラズマＣＶＤ法によるＴＥＯＳ系反応により形
成するなどの工程において、反応ガスに含まれている水
素ガスなどが抵抗素子である多結晶シリコン膜に添加さ
れるのをグランド線により阻止することができる。
膜はグランド線により被覆されていることにより、抵抗
素子である多結晶シリコン膜を形成した後、その上に形
成される例えばパッシベーション膜としての酸化シリコ
ン膜をプラズマＣＶＤ法によるＴＥＯＳ系反応により形
成するなどの工程において、反応ガスに含まれている水
素ガスなどが抵抗素子である多結晶シリコン膜に添加さ
れるのをグランド線により阻止することができる。
【０１５７】その結果、抵抗素子である多結晶シリコン
膜を後工程のプロセスダメージから保護することができ
る。
膜を後工程のプロセスダメージから保護することができ
る。
【０１５８】また、抵抗素子である多結晶シリコン膜を
後工程のプロセスダメージから保護することができるこ
とにより、先行技術における抵抗素子である多結晶シリ
コン膜に比較して高抵抗化し小占有面積化と低電流動作
化を行っても抵抗素子としての抵抗値の変化がほとんど
ない優れた抵抗素子とすることができるために、小占有
面積をもってメモリセルサイズを小さくできると共に特
性の優れた抵抗素子とすることができる。
後工程のプロセスダメージから保護することができるこ
とにより、先行技術における抵抗素子である多結晶シリ
コン膜に比較して高抵抗化し小占有面積化と低電流動作
化を行っても抵抗素子としての抵抗値の変化がほとんど
ない優れた抵抗素子とすることができるために、小占有
面積をもってメモリセルサイズを小さくできると共に特
性の優れた抵抗素子とすることができる。
【０１５９】したがって、本実施例のＳＲＡＭにおける
メモリセルサイズを大きくすることなく、ＳＲＡＭの動
作電圧を低電圧に、例えば具体的には３Ｖ以下にするこ
とができる。
メモリセルサイズを大きくすることなく、ＳＲＡＭの動
作電圧を低電圧に、例えば具体的には３Ｖ以下にするこ
とができる。
【０１６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。具体的に
は、ＳＯＩ（Silicon on Insulator）型の半導体集積回
路装置およびその製造方法などにも適用できる。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。具体的に
は、ＳＯＩ（Silicon on Insulator）型の半導体集積回
路装置およびその製造方法などにも適用できる。
【０１６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１６２】（１）本発明の半導体集積回路装置によれ
ば、ＳＲＡＭのメモリセルを構成している転送用ＭＯＳ
ＦＥＴの周辺のチャネルストッパの不純物濃度は他の領
域のチャネルストッパの不純物濃度よりも低いことに加
えて転送用ＭＯＳＦＥＴのしきい電圧は駆動用ＭＯＳＦ
ＥＴのしきい電圧よりも小さいことにより、転送用ＭＯ
ＳＦＥＴにおいては、その基板効果定数の低減化ができ
る。
ば、ＳＲＡＭのメモリセルを構成している転送用ＭＯＳ
ＦＥＴの周辺のチャネルストッパの不純物濃度は他の領
域のチャネルストッパの不純物濃度よりも低いことに加
えて転送用ＭＯＳＦＥＴのしきい電圧は駆動用ＭＯＳＦ
ＥＴのしきい電圧よりも小さいことにより、転送用ＭＯ
ＳＦＥＴにおいては、その基板効果定数の低減化ができ
る。
【０１６３】また、転送用ＭＯＳＦＥＴの周辺のチャネ
ルストッパの不純物濃度は他の領域のチャネルストッパ
の不純物濃度よりも低いことにより、転送用ＭＯＳＦＥ
Ｔの占有面積を小さくしても、転送用ＭＯＳＦＥＴのチ
ャネル領域にチャネルストッパを形成する際の不純物が
浸入するのを防止できるために、転送用ＭＯＳＦＥＴを
小占有面積とすることができると共にチャネル領域の不
純物濃度を調整することによりしきい電圧を低下させる
ことができる。
ルストッパの不純物濃度は他の領域のチャネルストッパ
の不純物濃度よりも低いことにより、転送用ＭＯＳＦＥ
Ｔの占有面積を小さくしても、転送用ＭＯＳＦＥＴのチ
ャネル領域にチャネルストッパを形成する際の不純物が
浸入するのを防止できるために、転送用ＭＯＳＦＥＴを
小占有面積とすることができると共にチャネル領域の不
純物濃度を調整することによりしきい電圧を低下させる
ことができる。
【０１６４】また、転送用ＭＯＳＦＥＴにおける実動作
時で考えられるバックバイアス印加時の転送用ＭＯＳＦ
ＥＴのしきい電圧を下げることができる。これにより、
データ線から記憶ノードへ書き込みされる電位の転送用
ＭＯＳＦＥＴのしきい電圧の落ちを減らすことができ
る。
時で考えられるバックバイアス印加時の転送用ＭＯＳＦ
ＥＴのしきい電圧を下げることができる。これにより、
データ線から記憶ノードへ書き込みされる電位の転送用
ＭＯＳＦＥＴのしきい電圧の落ちを減らすことができ
る。
【０１６５】また、駆動用ＭＯＳＦＥＴにおいては、そ
のチャネル領域に埋め込み拡散層が設けられていること
により、しきい電圧を低下させることなく高ドーズのソ
ース・ドレインとなる半導体領域を設けることができる
ので、駆動用ＭＯＳＦＥＴのしきい電圧を高くできると
共にソース・ドレイン電流（ＩDS）を大きくできる。
のチャネル領域に埋め込み拡散層が設けられていること
により、しきい電圧を低下させることなく高ドーズのソ
ース・ドレインとなる半導体領域を設けることができる
ので、駆動用ＭＯＳＦＥＴのしきい電圧を高くできると
共にソース・ドレイン電流（ＩDS）を大きくできる。
【０１６６】そのため、駆動用ＭＯＳＦＥＴのしきい電
圧が高いこととβレシオ（駆動用ＭＯＳＦＥＴのＩDS／
転送用ＭＯＳＦＥＴのＩDS）が大きくなるために、メモ
リセルの安定性は増大し、低電圧動作ができる。
圧が高いこととβレシオ（駆動用ＭＯＳＦＥＴのＩDS／
転送用ＭＯＳＦＥＴのＩDS）が大きくなるために、メモ
リセルの安定性は増大し、低電圧動作ができる。
【０１６７】さらに、転送用ＭＯＳＦＥＴの基板効果定
数を低減でき、転送用ＭＯＳＦＥＴの低しきい電圧化が
できる。具体的には、0.４Ｖ以上で、0.５５Ｖ以下とす
ることができる。また、駆動用ＭＯＳＦＥＴは、そのし
きい電圧が高いことにより、メモリセルの安定性が良く
なり、低電圧動作ができる。また、高い温度条件におい
ても、テーリング電流が大きくなりデータリテンション
を起こすという現象は改善できる。さらに、グランド線
は、低抵抗化のために、金属配線層を用いた２層プロセ
スを用いており、その配線幅をコンタクト孔の径の４倍
以上としている。したがって、ＳＲＡＭのメモリセルに
おけるメモリセルサイズを大きくすることなく、ＳＲＡ
Ｍの動作電圧を低電圧とすることができる。
数を低減でき、転送用ＭＯＳＦＥＴの低しきい電圧化が
できる。具体的には、0.４Ｖ以上で、0.５５Ｖ以下とす
ることができる。また、駆動用ＭＯＳＦＥＴは、そのし
きい電圧が高いことにより、メモリセルの安定性が良く
なり、低電圧動作ができる。また、高い温度条件におい
ても、テーリング電流が大きくなりデータリテンション
を起こすという現象は改善できる。さらに、グランド線
は、低抵抗化のために、金属配線層を用いた２層プロセ
スを用いており、その配線幅をコンタクト孔の径の４倍
以上としている。したがって、ＳＲＡＭのメモリセルに
おけるメモリセルサイズを大きくすることなく、ＳＲＡ
Ｍの動作電圧を低電圧とすることができる。
【０１６８】（２）本発明の半導体集積回路装置の製造
方法によれば、転送用ＭＯＳＦＥＴの形成領域の周辺の
フィールド酸化シリコン膜の形成領域および駆動用ＭＯ
ＳＦＥＴの形成領域の周辺のフィールド酸化シリコン膜
の形成領域にチャネルストッパ用の不純物をイオン打ち
込みする工程と、転送用ＭＯＳＦＥＴの形成領域の周辺
のフィールド酸化シリコン膜の形成領域の上にフォトレ
ジスト膜を形成する工程と、駆動用ＭＯＳＦＥＴの形成
領域の周辺のフィールド酸化シリコン膜の形成領域にチ
ャネルストッパ用の不純物をイオン打ち込みする工程と
を有することにより、２回のイオン打ち込み工程を採用
して、転送用ＭＯＳＦＥＴの周辺のチャネルストッパの
不純物濃度を駆動用ＭＯＳＦＥＴの周辺のチャネルスト
ッパの不純物濃度よりも低く形成できる。
方法によれば、転送用ＭＯＳＦＥＴの形成領域の周辺の
フィールド酸化シリコン膜の形成領域および駆動用ＭＯ
ＳＦＥＴの形成領域の周辺のフィールド酸化シリコン膜
の形成領域にチャネルストッパ用の不純物をイオン打ち
込みする工程と、転送用ＭＯＳＦＥＴの形成領域の周辺
のフィールド酸化シリコン膜の形成領域の上にフォトレ
ジスト膜を形成する工程と、駆動用ＭＯＳＦＥＴの形成
領域の周辺のフィールド酸化シリコン膜の形成領域にチ
ャネルストッパ用の不純物をイオン打ち込みする工程と
を有することにより、２回のイオン打ち込み工程を採用
して、転送用ＭＯＳＦＥＴの周辺のチャネルストッパの
不純物濃度を駆動用ＭＯＳＦＥＴの周辺のチャネルスト
ッパの不純物濃度よりも低く形成できる。
【０１６９】さらに、駆動用ＭＯＳＦＥＴのチャネル領
域に不純物をイオン打ち込みした後、熱処理を行って前
記チャネル領域と同一導電型の埋め込み拡散層を形成す
る工程と、絶縁膜の上から不純物をイオン注入して駆動
用ＭＯＳＦＥＴにおけるソース・ドレインとなる半導体
領域を形成する工程とを有することにより、駆動用ＭＯ
ＳＦＥＴのソース・ドレインとなる半導体領域のイオン
打ち込みに際しては、スルー膜として機能する絶縁膜を
形成した状態で行っているために、高ドーズ量のイオン
打ち込みであっても半導体領域に結晶欠陥は発生しない
状態で簡単に高ドーズ量のイオン打ち込みができる。さ
らに埋め込み層を形成しているために、駆動用ＭＯＳＦ
ＥＴのしきい電圧を高くできると共にソース・ドレイン
電流（ＩDS）を大きくできる。
域に不純物をイオン打ち込みした後、熱処理を行って前
記チャネル領域と同一導電型の埋め込み拡散層を形成す
る工程と、絶縁膜の上から不純物をイオン注入して駆動
用ＭＯＳＦＥＴにおけるソース・ドレインとなる半導体
領域を形成する工程とを有することにより、駆動用ＭＯ
ＳＦＥＴのソース・ドレインとなる半導体領域のイオン
打ち込みに際しては、スルー膜として機能する絶縁膜を
形成した状態で行っているために、高ドーズ量のイオン
打ち込みであっても半導体領域に結晶欠陥は発生しない
状態で簡単に高ドーズ量のイオン打ち込みができる。さ
らに埋め込み層を形成しているために、駆動用ＭＯＳＦ
ＥＴのしきい電圧を高くできると共にソース・ドレイン
電流（ＩDS）を大きくできる。
【０１７０】そのために、本発明の半導体集積回路装置
の製造方法によれば、チャネルストッパを形成するため
の不純物のイオン打ち込みを２工程に分け、駆動用ＭＯ
ＳＦＥＴのしきい電圧を高めるためにチャネル領域に不
純物をイオン打ち込みすることにより埋め込み拡散層を
形成し、駆動用ＭＯＳＦＥＴのしきい電圧を高くしかも
βレシオも大きくできるので、低電圧動作のＳＲＡＭを
容易な製造工程により製作できる。
の製造方法によれば、チャネルストッパを形成するため
の不純物のイオン打ち込みを２工程に分け、駆動用ＭＯ
ＳＦＥＴのしきい電圧を高めるためにチャネル領域に不
純物をイオン打ち込みすることにより埋め込み拡散層を
形成し、駆動用ＭＯＳＦＥＴのしきい電圧を高くしかも
βレシオも大きくできるので、低電圧動作のＳＲＡＭを
容易な製造工程により製作できる。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１２】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１３】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１４】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１５】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１８】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１９】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２０】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２１】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２２】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２３】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２４】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２５】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２６】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２７】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２８】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２９】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３０】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３１】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３２】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３３】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３４】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３５】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３６】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３７】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３８】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３９】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４０】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４１】本発明の一実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４２】本発明の一実施例である半導体集積回路装置
に備えられているＳＲＡＭのメモリセルを示す等価回路
図である。
に備えられているＳＲＡＭのメモリセルを示す等価回路
図である。
【図４３】本発明の一実施例である半導体集積回路装置
に備えられているＳＲＡＭの４個のメモリセルを対称的
に配置したもののパターンレイアウトを示す要部平面図
である。
に備えられているＳＲＡＭの４個のメモリセルを対称的
に配置したもののパターンレイアウトを示す要部平面図
である。
【図４４】本発明の一実施例である半導体集積回路装置
に備えられているＳＲＡＭのメモリセルにおける抵抗素
子およびグランド線を主に図示したパターンレイアウト
を示す概略平面図である。
に備えられているＳＲＡＭのメモリセルにおける抵抗素
子およびグランド線を主に図示したパターンレイアウト
を示す概略平面図である。
【図４５】本発明の一実施例である半導体集積回路装置
に備えられているＳＲＡＭのメモリセルにおけるグラン
ド線のパターンレイアウトを示す概略平面図である。
に備えられているＳＲＡＭのメモリセルにおけるグラン
ド線のパターンレイアウトを示す概略平面図である。
【図４６】本発明の一実施例である半導体集積回路装置
に備えられているＳＲＡＭのメモリセルにおける駆動用
ＭＯＳＦＥＴのモデルを示す断面図である。
に備えられているＳＲＡＭのメモリセルにおける駆動用
ＭＯＳＦＥＴのモデルを示す断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ ｎ型不純物 ６ 酸化シリコン膜 ７ ｐ型不純物 ８ ｎ型ウエル領域 ９ ｐ型ウエル領域 １０ 酸化シリコン膜 １１ 窒化シリコン膜 １２ フォトレジスト膜 １３ フォトレジスト膜 １４ ＢＦ2 １５ フォトレジスト膜 １６ ＢＦ2 １７ フィールド酸化シリコン膜 １８ チャネルストッパ １９ 転送用ＭＯＳＦＥＴの形成領域周辺におけるチャ
ネルストッパの領域 ２０ ゲート酸化シリコン膜 ２１ フォトレジスト膜 ２２ ＢＦ2 ２３ ＢＦ2 ２４ フォトレジスト膜 ２５ 埋め込み拡散層 ２５ａ ホウ素 ２５ｂ ヒ素 ２７ ゲート酸化シリコン膜 ２８ フォトレジスト膜 ２９ 多結晶シリコン膜 ３０ ｎ型拡散層 ３１ 導電層 ３２ 絶縁膜 ３３ フォトレジスト膜 ３４ リン ３５ ｎ型半導体領域 ３６ フォトレジスト膜 ３７ ＢＦ2 ３８ ｐ型半導体領域 ３９ 絶縁膜 ４０ フォトレジスト膜 ４１ リン ４２ サイドウォールスペーサ ４３ 絶縁膜 ４４ フォトレジスト膜 ４５ ヒ素 ４６ 半導体領域 ４７ フォトレジスト膜 ４８ ＢＦ2 ４９ 半導体領域 ５０ 絶縁膜 ５１ 多結晶シリコン膜 ５２ 酸化シリコン膜 ５３ フォトレジスト膜 ５４ ＢＦ2 ５５ フォトレジスト膜 ５６ ヒ素 ５７ 絶縁膜 ５８ ＢＰＳＧ ５９ フォトレジスト膜 ６０ リン ６１ 金属配線層 ６２ グランド線 ６３ 層間絶縁膜 ６４ 上層配線層 ６５ 酸化シリコン膜 ６６ 窒化シリコン膜 ６７ 有機絶縁膜 ６８ パッシベーション膜 ６９ フィールド絶縁膜 ７０ ワード線 ７１ 活性領域 ７２ 活性領域 ７３ 活性領域 ７４ ゲート電極 ７５ 活性領域 ７６ ゲート電極 ７７ 抵抗素子 ７８ コンタクト孔 ７９ 抵抗素子 ８０ コンタクト孔 ８１ グランド線 ８２ コンタクト孔 ８３ ウエル領域 ８４ 埋め込み拡散層 ８５ 半導体領域 ８６ ゲート絶縁膜 ８７ ゲート電極 Ａ グランド線の線幅 ａ コンタクト孔の径 ＤＬ1 データ線 ＤＬ2 データ線 Ｒ1 抵抗素子 Ｒ2 抵抗素子 Ｄ1 駆動用ＭＯＳＦＥＴ Ｄ2 駆動用ＭＯＳＦＥＴ Ｔ1 転送用ＭＯＳＦＥＴ Ｔ2 転送用ＭＯＳＦＥＴ Ｖcc 電源電圧線 Ｖss グランド線（基準電圧線） ＷＬ ワード線
ネルストッパの領域 ２０ ゲート酸化シリコン膜 ２１ フォトレジスト膜 ２２ ＢＦ2 ２３ ＢＦ2 ２４ フォトレジスト膜 ２５ 埋め込み拡散層 ２５ａ ホウ素 ２５ｂ ヒ素 ２７ ゲート酸化シリコン膜 ２８ フォトレジスト膜 ２９ 多結晶シリコン膜 ３０ ｎ型拡散層 ３１ 導電層 ３２ 絶縁膜 ３３ フォトレジスト膜 ３４ リン ３５ ｎ型半導体領域 ３６ フォトレジスト膜 ３７ ＢＦ2 ３８ ｐ型半導体領域 ３９ 絶縁膜 ４０ フォトレジスト膜 ４１ リン ４２ サイドウォールスペーサ ４３ 絶縁膜 ４４ フォトレジスト膜 ４５ ヒ素 ４６ 半導体領域 ４７ フォトレジスト膜 ４８ ＢＦ2 ４９ 半導体領域 ５０ 絶縁膜 ５１ 多結晶シリコン膜 ５２ 酸化シリコン膜 ５３ フォトレジスト膜 ５４ ＢＦ2 ５５ フォトレジスト膜 ５６ ヒ素 ５７ 絶縁膜 ５８ ＢＰＳＧ ５９ フォトレジスト膜 ６０ リン ６１ 金属配線層 ６２ グランド線 ６３ 層間絶縁膜 ６４ 上層配線層 ６５ 酸化シリコン膜 ６６ 窒化シリコン膜 ６７ 有機絶縁膜 ６８ パッシベーション膜 ６９ フィールド絶縁膜 ７０ ワード線 ７１ 活性領域 ７２ 活性領域 ７３ 活性領域 ７４ ゲート電極 ７５ 活性領域 ７６ ゲート電極 ７７ 抵抗素子 ７８ コンタクト孔 ７９ 抵抗素子 ８０ コンタクト孔 ８１ グランド線 ８２ コンタクト孔 ８３ ウエル領域 ８４ 埋め込み拡散層 ８５ 半導体領域 ８６ ゲート絶縁膜 ８７ ゲート電極 Ａ グランド線の線幅 ａ コンタクト孔の径 ＤＬ1 データ線 ＤＬ2 データ線 Ｒ1 抵抗素子 Ｒ2 抵抗素子 Ｄ1 駆動用ＭＯＳＦＥＴ Ｄ2 駆動用ＭＯＳＦＥＴ Ｔ1 転送用ＭＯＳＦＥＴ Ｔ2 転送用ＭＯＳＦＥＴ Ｖcc 電源電圧線 Ｖss グランド線（基準電圧線） ＷＬ ワード線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (9)
- 【請求項１】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴおよび駆動用ＭＯＳＦＥＴを備えてい
る半導体集積回路装置であって、前記転送用ＭＯＳＦＥ
Ｔの周辺のチャネルストッパの不純物濃度は前記駆動用
ＭＯＳＦＥＴの周辺のチャネルストッパの不純物濃度よ
りも低く、前記転送用ＭＯＳＦＥＴのしきい電圧は前記
駆動用ＭＯＳＦＥＴのしきい電圧よりも小さく、前記駆
動用ＭＯＳＦＥＴのチャネル領域には埋め込み拡散層が
設けられていることを特徴とする半導体集積回路装置。 - 【請求項２】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴおよび駆動用ＭＯＳＦＥＴを備えてい
る半導体集積回路装置であって、前記転送用ＭＯＳＦＥ
Ｔの周辺のチャネルストッパの不純物濃度は前記駆動用
ＭＯＳＦＥＴの周辺のチャネルストッパの不純物濃度よ
りも低く、前記転送用ＭＯＳＦＥＴのしきい電圧は前記
駆動用ＭＯＳＦＥＴのしきい電圧よりも小さく、前記駆
動用ＭＯＳＦＥＴのチャネル領域には埋め込み拡散層が
設けられており、層間絶縁膜の上下に配置されている２
層の金属配線層からなるグランド線を有することを特徴
とする半導体集積回路装置。 - 【請求項３】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴおよび抵抗素子
を備えている半導体集積回路装置であって、前記転送用
ＭＯＳＦＥＴの周辺のチャネルストッパの不純物濃度は
前記駆動用ＭＯＳＦＥＴの周辺のチャネルストッパの不
純物濃度よりも低く、前記転送用ＭＯＳＦＥＴのしきい
電圧は前記駆動用ＭＯＳＦＥＴのしきい電圧よりも小さ
く、前記駆動用ＭＯＳＦＥＴのチャネル領域には埋め込
み拡散層が設けられており、層間絶縁膜の上下に配置さ
れている２層の金属配線層からなるグランド線を有し、
前記抵抗素子の上には前記金属配線層と同層の金属配線
層が設けられていることを特徴とする半導体集積回路装
置。 - 【請求項４】 前記グランド線における層間絶縁膜の下
に設けられている金属配線層の線幅は、前記金属配線層
に通じているコンタクト孔の径の４倍以上であることを
特徴とする請求項２または３記載の半導体集積回路装
置。 - 【請求項５】 前記転送用ＭＯＳＦＥＴのしきい電圧
は、0.４Ｖ以上で0.５５Ｖ以下であり、前記駆動用ＭＯ
ＳＦＥＴのしきい電圧は0.５５Ｖ以上であることを特徴
とする請求項１〜４のいずれか一項に記載の半導体集積
回路装置。 - 【請求項６】 前記ＳＲＡＭにおけるβレシオは、３以
上であることを特徴とする請求項１〜５のいずれか一項
に記載の半導体集積回路装置。 - 【請求項７】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴおよび駆動用ＭＯＳＦＥＴを備えてい
る半導体集積回路装置の製造方法であって、 半導体基板における前記転送用ＭＯＳＦＥＴの形成領域
の周辺のフィールド酸化シリコン膜の形成領域および前
記駆動用ＭＯＳＦＥＴの形成領域の周辺のフィールド酸
化シリコン膜の形成領域にチャネルストッパ用の不純物
をイオン打ち込みする工程と、 前記半導体基板における前記転送用ＭＯＳＦＥＴの形成
領域の周辺のフィールド酸化シリコン膜の形成領域の上
にフォトレジスト膜を形成した後、前記駆動用ＭＯＳＦ
ＥＴの形成領域の周辺のフィールド酸化シリコン膜の形
成領域にチャネルストッパ用の不純物をイオン打ち込み
する工程と、 前記駆動用ＭＯＳＦＥＴのチャネル領域に不純物をイオ
ン打ち込みした後、熱処理を行って前記チャネル領域と
同一導電型の埋め込み拡散層を形成する工程と、 前記駆動用ＭＯＳＦＥＴの形成領域の上に絶縁膜を形成
した後、前記絶縁膜の上から不純物をイオン注入して前
記駆動用ＭＯＳＦＥＴにおけるソース・ドレインとなる
半導体領域を形成する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項８】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴおよび駆動用ＭＯＳＦＥＴを備えてい
る半導体集積回路装置の製造方法であって、 半導体基板における前記転送用ＭＯＳＦＥＴの形成領域
の周辺のフィールド酸化シリコン膜の形成領域および前
記駆動用ＭＯＳＦＥＴの形成領域の周辺のフィールド酸
化シリコン膜の形成領域にチャネルストッパ用の不純物
をイオン打ち込みする工程と、 前記半導体基板における前記転送用ＭＯＳＦＥＴの形成
領域の周辺のフィールド酸化シリコン膜の形成領域の上
にフォトレジスト膜を形成した後、前記駆動用ＭＯＳＦ
ＥＴの形成領域の周辺のフィールド酸化シリコン膜の形
成領域にチャネルストッパ用の不純物をイオン打ち込み
する工程と、 前記駆動用ＭＯＳＦＥＴのチャネル領域に不純物をイオ
ン打ち込みした後、熱処理を行って前記チャネル領域と
同一導電型の埋め込み拡散層を形成する工程と、 前記駆動用ＭＯＳＦＥＴの形成領域の上に絶縁膜を形成
した後、前記絶縁膜の上から不純物をイオン注入して前
記駆動用ＭＯＳＦＥＴにおけるソース・ドレインとなる
半導体領域を形成する工程と、 前記半導体基板の上にグランド線となる１層目の金属配
線層を形成した後、前記金属配線層の上に層間絶縁膜を
形成し、前記金属配線層と前記層間絶縁膜におけるコン
タクト孔を通して電気接続されている前記グランド線に
おける２層目の金属配線層を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 ＳＲＡＭのメモリセルを構成している転
送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦＥＴおよび抵抗素子
を備えている半導体集積回路装置の製造方法であって、 半導体基板における前記転送用ＭＯＳＦＥＴの形成領域
の周辺のフィールド酸化シリコン膜の形成領域および前
記駆動用ＭＯＳＦＥＴの形成領域の周辺のフィールド酸
化シリコン膜の形成領域にチャネルストッパ用の不純物
をイオン打ち込みする工程と、 前記半導体基板における前記転送用ＭＯＳＦＥＴの形成
領域の周辺のフィールド酸化シリコン膜の形成領域の上
にフォトレジスト膜を形成した後、前記駆動用ＭＯＳＦ
ＥＴの形成領域の周辺のフィールド酸化シリコン膜の形
成領域にチャネルストッパ用の不純物をイオン打ち込み
する工程と、 前記駆動用ＭＯＳＦＥＴのチャネル領域に不純物をイオ
ン打ち込みした後、熱処理を行って前記チャネル領域と
同一導電型の埋め込み拡散層を形成する工程と、 前記駆動用ＭＯＳＦＥＴの形成領域の上に絶縁膜を形成
した後、前記絶縁膜の上から不純物をイオン注入して前
記駆動用ＭＯＳＦＥＴにおけるソース・ドレインとなる
半導体領域を形成する工程と、 前記半導体基板の上にグランド線となる１層目の金属配
線層を形成した後、前記金属配線層の上に層間絶縁膜を
形成し、前記金属配線層と前記層間絶縁膜におけるコン
タクト孔を通して電気接続されている前記グランド線に
おける２層目の金属配線層を形成する工程と、 前記グランド線となる２層の前記金属配線層を形成する
際に、抵抗素子の上に前記２層の前記金属配線層を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282356A JPH08148653A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282356A JPH08148653A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148653A true JPH08148653A (ja) | 1996-06-07 |
Family
ID=17651347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6282356A Withdrawn JPH08148653A (ja) | 1994-11-17 | 1994-11-17 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270701A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010268006A (ja) * | 2010-08-20 | 2010-11-25 | Hitachi Ltd | 半導体集積回路 |
-
1994
- 1994-11-17 JP JP6282356A patent/JPH08148653A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270701A (ja) * | 2001-03-13 | 2002-09-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2010268006A (ja) * | 2010-08-20 | 2010-11-25 | Hitachi Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |