JPS643345B2 - - Google Patents

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JPS643345B2
JPS643345B2 JP54170547A JP17054779A JPS643345B2 JP S643345 B2 JPS643345 B2 JP S643345B2 JP 54170547 A JP54170547 A JP 54170547A JP 17054779 A JP17054779 A JP 17054779A JP S643345 B2 JPS643345 B2 JP S643345B2
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JP
Japan
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region
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static memory
memory cell
drain
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Application number
JP54170547A
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JPS55120160A (en
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Jii Baatoretsuto Keisu
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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Publication of JPS643345B2 publication Critical patent/JPS643345B2/ja
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/817—Combinations of field-effect devices and resistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体装置に関するものである。もつ
と詳細にいえば、MOS集積回路形式につくられ
た改良されたスタテイツクメモリセルに関するも
のである。
スタテイツクメモリ装置は、ある型のデジタル
装置において、ダイナミツク装置より優れてい
る。それはダイナミツクメモリに固有のリフレツ
シユオーバヘツドが不必要であるからである。リ
フレツシユ回路がメモリ回路に比例して大きくな
る比較的小さなメモリアレイを用いたマイクロコ
ンピユータの場合には、特にそうである。スタテ
イツクセルは従来６個のトランジスタ双安定回路
を用いており、そこではデプリツシヨンモード
MOSトランジスタが負荷装置として用いられた。
これらのセルはダイナミツクメモリの１つのトラ
ンジスタセルよりもセル面積がずつと大きく、し
たがつてチツプ当りのセル集積度はむしろ小さ
い。それゆえ、スタテイツメモリの価格はダイナ
ミツクメモリの価格よりもずつと高い。セル寸法
を小さくし、したがつてチツプ当りのセル集積度
を大きくする努力がなされ、セルレイアウトや製
造工程にいろいろな改良がなされた。設計方式ま
たは最小線幅および許容度が小さくされ、そして
またセル当りのコンタクトの数を小さくしおよび
いろいろなクロスオーバを利用して効率を高める
セル構造体が工夫されている。主な改良の１つ
は、従来の双安定回路の負荷装置として注入され
た多結晶シリコンを用いるものであつて、これら
は、テキサス、インストルメンツ社に譲渡された
米国特許第727116号、1977年５月31日付提出の米
国特許出願第801699号、および1978年５月30日付
提出の米国特許出願第910248号に記載されてい
る。より高い集積度をもちそして消費電力の小さ
な他のスタテイツクメモリセルの設計は、テキサ
ス、インストルメンツ社に譲渡された、1978年７
月19日付提出の米国特許出願第925891号、第
925892号、第925893号および第925916号に記載さ
れている。極めて顕著な改良がなされたけれど
も、集積度をさらに高くしかつ価格をさらに低く
するという要求により、セル寸法を小さくしそし
て製造工程を簡単にする努力が続けられている。
本発明の主要な目的は半導体メモリ装置のため
の改良されたスタテイツクメモリセルを得ること
である。別の目的はMOSスタテイツクメモリア
レイで高集積度セル設計を得ることである。さら
に別の目的は、半導体チツプ上のより小さな空間
を利用した単純化された相互接続の可能なMOS
集積回路のための改良されたレイアウト技術を得
ることである。
本発明の１つの実施例によれば、スタテイツク
型の半導体メモリは、ソース領域およびドレイン
領域の上にフイールド酸化物の存在する方法によ
りつくられた１対のクロス結合駆動トランジスタ
を用いる。アクセストランジスタは異つた方法で
つくられ、このアクセストランジスタはそれらの
ソース拡散体およびドレイン拡散体と自己整列し
たシリコンゲートを有している。負荷装置は駆動
トランジスタの上にあるイオン注入第２レベル多
結晶シリコンストリツプでよい。これらの特徴に
より、クロス結合接続のために用いられる空間の
小さな小形セルレイアウトが可能となり、そして
多結晶シリコンアドレス線がアース線とクロスオ
ーバできる。
第１図は本発明の特徴を利用したＮチヤンネル
シリコンゲートMOSスタテイツクRAMセルのレ
イアウトを物理的に示したものである。このセル
は第１図ではもちろん非常に拡大されていて、そ
の実際の寸法は6.45×10-6cm2（１平方ミル）程度
より小さい。すなわち、第１図のセルの長い辺の
寸法は約0.0254mm（１ミリ）より小さい。第２図
はこのセルの電気的接続の概略を示した図であつ
て、第１図と対応する部品には同じ番号がつけら
れている。
第１図および第２図のセルは１対のクロス結合
駆動トランジスタＱ１およびＱ２を有している。
これらのトランジスタは通常のソース１０を有し
ており、この共通のソースはアースまたはVss線
として働く細長いN+領域１１の一部である。こ
のN+領域１１は薄いフイールド酸化物の下に埋
込まれている。トランジスタＱ１およびＱ２の
各々はそれぞれN+ドレイン領域１２または１３
を有しており、そしてこれらのN+ドレイン領域
は抵抗Ｒ１またはＲ２を通してVdd線または正電
源供給線１４に電気的に接続された蓄積ノードを
構成する。１つの特徴として、この抵抗Ｒ１およ
びＲ２はイオン注入第２レベル多結晶シリコンス
トリツプによつてつくることができる。Vdd供給
線１４はVss線１１の上をVss線１１に平行に走る
細長い金属ストリツプである。（金属）−（多結晶
シリコン）コンタクト領域１５により、Vdd線１
４が抵抗Ｒ１およびＲ２を有する多結晶シリコン
ストリツプ１６の中央に接続される。（多結晶シ
リコン）−（モート）コンタクト１７および１８が
ストリツプ１６の両端にあつて、N+ドレイン１
２および１３との接続を行つている。第１レベル
多結晶シリコン導体１９はトランジスタＱ１の多
結晶シリコンゲート２０をドレイン１３にコンタ
クト領域１８で接続する。同様に、第１レベル多
結晶シリコンストリツプ２２はトランジスタＱ２
のゲート２３を構成し、そしてドレイン１２と
（多結晶シリコン）−（モート）コンタクト１８で
接触し、それにより双安定回路またはフリツプフ
ロツプ回路のクロス結合接続が得られる。金属ス
トリツプ２５および２６によつてデータ線および
データ線（通常Ｄおよび、またはＤ０およびＤ
１と呼ばれる）がえられ、そしてこれらが結合ト
ランジスタＱ３およびＱ４と（金属）−（モート）
コンタクト２７および２８を通してドレイン１２
および１３に接続される。トランジスタＱ３およ
びＱ４のゲート２９および３０は第１レベル多結
晶シリコンストリツプであるワードアドレス線３
１の一部である。
第３ａ図乃至第３ｅ図は第１図のセルの詳細な
構造を示した断面図である。このセルはＰ型シリ
コン基板３２のごく一部である。トランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４は細長いモート領域中につ
くられ、そしてこの領域中のN+拡散領域１０，
１１，１２，１３等はトランジスタのためのソー
ス領域およびドレイン領域やいろいろな領域の間
の接続体をつくる。トランジスタＱ１およびＱ２
は１つの工程でつくられる。このときN+領域は
薄いフイールド酸化物層３３の下にある。一方、
トランジスタＱ３およびＱ４は自己整列工程によ
つてつくられ、そして後で説明されるように、厚
いフイールド酸化物３４によつて取囲まれる。ま
た、モート中のN+領域は（金属）−（モート）コ
ンタクトまたは（多結晶シリコン）−（モート）コ
ンタクト１７，１８，２７，２８の下部分を構成
する。薄いシリコン酸化物ゲート誘電体層３５お
よびリンでドープされた第１レベル多結晶シリコ
ン領域１６，１９，２０，２２，２３，２９，３
０，３１はトランジスタのゲート、相互接続およ
びアドレス線をつくる。厚いフイールド酸化物層
３４はN+拡散領域またはトランジスタのあるモ
ートが存在しない所にある。そしてP+ホウ素ド
ープチヤンネルストツプ領域が厚いフイールド酸
化物３４の下につくられる。第２レベル多結晶シ
リコン、フイールド酸化物３４およびN+領域の
上にある全上表面上に絶縁体層３６がつくられ
る。線１４，２５，２６はこの絶縁体層３６の上
にある金属ストリツプである。
第１図および第３ｄ図に示されているように、
抵抗Ｒ１およびＲ２が各々のストリツプ１６中の
軽くドープされたイオン注入第２レベル多結晶シ
リコンから成るのが１つの特徴である。この抵抗
領域は酸化物被覆３７によつて覆われ、このスト
リツプの中央と端は強くドープされる。第２レベ
ル多結晶シリコンは、第１レベル多結晶シリコン
上の酸化物被覆３８によつて第１レベルから絶縁
される。抵抗Ｒ１およびＲ２がトランジスタＱ１
およびＱ２の上にあることと、フイールド酸化物
の下の拡散工程によりクロスオーバ接続がより簡
単につくられることとにより、米国特許出願第
727116号および第801699号に記載されているよう
な第１レベル多結晶シリコンまたは第２レベル多
結晶シリコン内に注入された抵抗を備えた従来の
スタテイツクセルに比べて、第１図乃至第３図の
セルは潜在的に大きさがずつと小さい。
第１レベル多結晶シリコン（またはその下にあ
る薄い酸化物）はトランジスタＱ１およびＱ２を
つくるための拡散マスクとしては働かないに注意
するのは重要である。けれども、第１レベル多結
晶シリコンストリツプ３１およびゲート２９，３
０は、拡散マスクである薄いゲート酸化物によ
り、トランジスタＱ３およびＱ４のソースおよび
ドレインをつくるために、N+拡散の範囲を定め
る。第１レベル多結晶シリコン部１９，２０，２
２，２３は、トランジスタをつくることなしにモ
ートとクロスオーバできる。1976年１月12日付提
出の米国特許出願第648594号または1976年12月27
日提出の米国特許出願第754144号に記載されてい
るような他の２レベル多結晶工程では、第２レベ
ル多結晶シリコンはN+拡散の境界を定めるのに
用いられ、したがつて、第１レベル多結晶シリコ
ンも第２レベル多結晶シリコンもN+拡散モート
とクロスオーバできない。米国特許出願第801699
号または第910248号に記載されているような２レ
ベル多結晶工程が用いられるスタテイツクセル製
造法では、１つのレベルの多結晶シリコンだけが
モートまたは拡散領域とクロスオーバできる。本
発明の装置では、このような制限はない。第１レ
ベル多結晶シリコンまたは第２レベル多結晶シリ
コンはトランジスタをつくることなしにN+モー
トとクロスオーバできる。
第１図および第３ａ図乃至第３ｄ図のＮチヤン
ネル、シリコンゲート、自己整列、１レベル多結
晶、MOS集積回路装置の製造法を第４ａ図乃至
第４ｄ図によつて記載する。出発物質はＰ型単結
晶シリコンの薄いスライスであつて、その直径は
約7.6〜10.2cm（約３〜４インチ）、抵抗率が約５
〜50ΩcmのＰ型単結晶シリコンを100面で切出し
たものである。第３図または第４ａ図において、
ウエハ３２は、横の大きさが約0.0025cm（約１ミ
ル）の、スライスのごく一部の断面を示したもの
である。１つのスライスは、典型的には、数百個
のチツプを有しており、そして１つ１つのチツプ
は多分16Kまたは64Kセルを有するであろう。ま
ず、適当な洗浄を行つた後、このスライスは約
1000℃またはそれ以上の温度に加熱された炉の中
で酸素にさらされて酸化され、約750オングスト
ロームの厚さの酸化物層４１がつくられる。次
に、このスライスをCVD反応炉の中でジクロロ
シランとアンモニアの雰囲気にさらすことによ
り、約1000オングストロームの厚さの窒化シリコ
ンSi3N4の層４２がつくられる。この上表面全部
にホトレジスト被覆がつけられ、そして所望のパ
ターンを定めているマスクを通して紫外光線で照
射され、そして現像されて、窒化物がエツチング
によつて除去されそして厚いフイールド酸化物３
４が成長されるべき領域が残される。または、紫
外光線の代りにＸ線リソグラフイまたは電子ビー
ムリソグラフイを用いることによつて、大きさが
もつと小さい、したがつて、セルの大きさももつ
と小さい装置が得られる。Ｘ線リソグラフイは
Electronics、1978年11月９日、99頁に記載され
ており、そして電子ビームリソグラフイはBell
Laboratories Record、1976年４月、69−72頁、
およびElectronic Products、1977年２月、17頁
に記載されている。次に、このスライスにプラズ
マエツチングが行なわれる。このプラズマエツチ
ングにより、露出したホトレジストによつて覆わ
れていない窒化物層４２の領域４４が除去される
が、しかし、酸化物層４１は除去されないし、そ
してホトレジストとも反応しない。
次に、このスライスはイオン注入段階に向けら
れる。このイオン注入段階によつて、ホトレジス
トおよび窒化物４２によつて覆われていないシリ
コンの領域４４にホウ素原子が注入される。ホト
レジストは注入マスクとして所定の位置に残つて
いる。ホウ素はＰ導電型を生ずる不純物であるの
で、この表面内により強くドープされたP+領域
４５がつくられるであろう。酸化物層４１が注入
の間所定の位置に残される。それが注入されたホ
ウ素がその後の熱処理の間にこの表面から拡散し
て出ていくことを妨げるからである。ホウ素注入
は100KeVで約４×1012／cm2のドーズ量で行なわ
れる。注入の後、ホトレジスト層が除去される。
スライスのこの部分のいくらかは酸化工程で消
費されるであろうから、領域４５は完成装置では
同じ形で存在しないことがわかるであろう。この
注入された領域４５は最終的にP+チヤンネルス
トツプ領域をつくるであろう。
テキサス、インストルメンツ社に譲渡された米
国特許第4055444号に記載されているように、工
程の次の段階はスライスへの熱処理またはアニー
ル段階である。この熱処理段階では、スライスは
不活性雰囲気中で約２時間約1000℃の温度に保た
れる。この不活性雰囲気としては窒素が望まし
い。この段階によつてホウ素濃度が著しく変化す
るが、このことは結晶内の構造欠陥を減らすこと
に加えて好ましい効果である。このアニール段階
の際、P+領域４５がシリコン表面中に深く浸入
する。
次の段陥は厚いフイールド酸化物３４の最初の
層をつくることである。この段階はスライスを気
流中または酸化雰囲気中に、約950℃またはそれ
以上の温度に、数時間置くことによつて行なわれ
る。第４ｂ図に示されているように、このことに
よつて厚いフイールド酸化物層３４が成長し、そ
してこの層は酸化の際シリコンを消費するので、
この層はシリコン表面中に広がつていく。窒化物
層４２はその下の酸化をマスクする。この層の厚
さはこの段階では約9000オングストロームであ
り、そしてその厚さの半分はもとの表面の上にあ
り、そして半分はもとの表面の下にある。前に注
入されそしてアニール段階で少し変えられたホウ
素ドープP+領域４５は一部が消費されるであろ
うが、酸化の最前面のさらに先のシリコン中に拡
散するであろう。チヤンネルストツプP+領域は、
アニール段階を行なわないでつくられた装置に比
べて、より深くそして表面のところでより一様で
より受入れ可能な濃度であるであろう。また、こ
のチヤンネルストツプ領域は注入された装置の結
晶構造損傷特性の範囲をもたないであろう。
次に、このスライスは別のホトレジスト層で被
覆され、そしてそれからN+拡散されるべきVss線
１１およびソース領域およびドレイン領域１２お
よび１３を定めるマスクを通して紫外光線で照射
される。このホトレジストを現像した後、このス
ライスに窒化物エツチング剤を作用させて、ホト
レジスト内にあいている穴によつて露出している
窒化物層４２の部分を除去する。この窒化物が除
去されたことによつて露出した酸化物層４１の部
分が次にエツチングされて、裸のシリコンが露出
する。ヒ素イオンを注入してN+領域４６をつく
る。この領域は次にソース、ドレインおよびVss
線になるであろう。
テキサス、インストルメンツ社に譲渡された米
国特許第4098618号に記載されたヒ素注入を用い
た工程が、これらのN+領域を作るのに用いられ
ることが望ましい。それはこの結果強められた酸
化物成長がチヤンネルを精密に定めるのに助けに
なからである。
第４ｃ図に示されているように、次にこのスラ
イスを約1000℃で数時間気流中または乾燥酸素中
に置くことにより、第２フイールド酸化段階が行
なわれる。これは窒化物層４２の残りの部分で被
覆されていないこのスライスの上表面のすべてを
酸化し、厚さ約5000オングストロームの薄いフイ
ールド酸化物３３をつくる。この酸化の際、フイ
ールド酸化物３４の領域が厚く成長して、約1000
オングストロームになるであろう。N+領域４６
は一部が消費されるが、酸化の最前面のさらに先
のシリコン中にさらに拡散して、強くドープされ
た領域１１，１２および１３をつくる。
次に、残りの窒化物層４２が、窒化物は腐食す
るが酸化シリコンは腐食しないエツチング剤によ
つて除去される。ゲート酸化物３５が、熱酸化に
より約500〜800オングストロームの厚さにまで成
長される。本発明とは関係ないが、デプレシヨン
負荷デバイスが要求されているスライスの領域で
は、マスクされたイオン注入段階がこの段階でな
されるであろう。また、セルアレイ内のまたは周
辺のエンハンスメントモードトランジスタの閾値
電圧はイオン注入によつて調節することができ
る。また、（第１レベル多結晶シリコン）−（シリ
コン）コンタクト１７および１８用の窓（もし周
辺において必要ならば他のもの）がホトレジスト
を用いてこの段階で酸化物層３５内にパターン化
されエツチングされる。
また第４ｃ図に示されているように、多結晶シ
リコンの第１層が、標準的技術を利用した反応炉
の中で、全スライスの上に約5000オングストロー
ムの厚さにまで沈着される。この第１レベル多結
晶シリコン層が、ホトレジスト層を施し、この目
的のためにつくられたマスクを通して紫外光線に
露出させ、そして現像し、それからホトレジスト
と多結晶ケイ素の両方をエツチングすることによ
つて、パターン化される。
残つた多結晶シリコン被覆、その下の薄い酸化
物３５、ならびにフイールド酸化物３３および３
４を拡散マスクとして用いて、このスライスに別
のN+ヒ素イオン注入が行なわれる。そしてこの
注入されたヒ素イオンが、コンタクト領域の下に
N+領域４９をつくると共に、ソース領域および
ドレイン領域４７および４８をつくるために、シ
リコンスライス３２中に導入される。導入される
深さは約4000〜5000オングストロームである。周
辺回路では、この拡散により、いろいろな領域を
共に接続する導体としての機能を果たし、そして
また他のトランジスタのソースまたはドレイン領
域としての機能を果たす領域をつくることができ
る。この拡散により、ゲート２０および２３、ス
トリツプ１９および２２、線３１等のような露出
した第１レベル多結晶シリコン領域の全ての導電
性がよくなる。（多結晶シリコン）−（モート）コ
ンタクト領域１７および１８において、N+拡散
は多結晶シリコンに浸入し、そして下にあるＰ型
シリコンをN+に変える。それはここでは酸化物
層３５が除去されているからである。
第１レベル多結晶シリコンの上に熱酸化法で酸
化物を成長させて、約2000オングストロームの厚
さの層３８がつくられ、そしてコンタクト領域１
７および１８の上、すなわち、（第２多結晶シリ
コン）−（第１多結晶シリコン）コンタクト領域の
上に穴をあけるためにホトレジストを用いてパタ
ーン化される。
次に、第２レベル多結晶シリコンが第１レベル
のものと同様の方法を用いて沈着され、その厚さ
は約0.5ミクロンである。この第２レベル多結晶
シリコン被覆の全体にリン注入が行なわれ、それ
で抵抗Ｒ１およびＲ２の特性がつくられる。多結
晶シリコンの導電性を大きくすべき領域にはリン
拡散またはリン注入が後で行なわれ、そしてこの
ことはそれらを強くドープしたままにするであろ
う。抵抗の特性を定めるために、この注入段階
は、抵抗に対して要求される抵抗率に依り、100
〜150KeVで５×1013〜１×1014リン原子／cm2の
ドーズ量で実施される。抵抗のためのこのリン注
入の後、このスライスがN2雰囲気中で1000℃で
約30分間アニールされる。これはリンを多結晶シ
リコン中に適当に分布させるためである。10メグ
オーム／平方の面抵抗率をもち、５×５ミクロン
の接触面積または横面積をもつた厚さ0.5ミクロ
ンの多結晶シリコンに対しては、Ｒ１およびＲ２
の抵抗値は10メグオームであるであろう。リン注
入は理想的には25℃で約１〜５メグオーム／平方
の抵抗率を生ずるように働く。抵抗率が低過ぎる
と、セル寸法が大きくなり過ぎる。また、抵抗率
が大き過ぎると、不安定性が増し、再現性が損わ
れ、そして電圧依存性が過度になる。
次に、第２レベル多結晶シリコン被覆がパター
ン化される。これは、ホトレジスト層を施し、こ
の目的のためにつくられたマスクを通して紫外光
線に照射し、現像し、それからホトレジストマス
クを残したままで多結晶シリコンのある領域をエ
ツチングすることにより行なわれる。こうしてえ
られた構造体が第４ｄ図に示されている。残つて
いる多結晶シリコン層部分により、抵抗Ｒ１およ
びＲ２に対するコンタクトと共に、Vdd線１４に
対するコンタクトおよびコンタクト１７および１
８となるべきものが得られる。
第２レベル多結晶シリコンをパターン化した
後、二酸化シリコンの保護キヤツプが多結晶シリ
コン上に成長され、それで上面および側面を含め
て多結晶シリコンの全ての露出表面上に被覆３７
をつくる。被覆３７は約900℃で気流中で約１時
間成長され、多結晶シリコンの一部を消費して約
1500オングストロームの厚さにつくられる。この
キヤツプの機能は、抵抗上への不純物の沈着また
は抵抗内への拡散を防ぐことである。次いで、抵
抗Ｒ１およびＲ２の上を除いた第２レベル多結晶
シリコンの全ての領域上の被覆３７を除去するた
めに、ホトレジストマスキング工程およびエツチ
ング工程が用いられる。それから、このマスクさ
れた第２レベル多結晶シリコンにリンの沈着およ
び拡散が行なわれ、酸化物３７によつて被覆され
ていない領域を高導電性にする。あるいは、ホト
レジストマスクを用いそして酸化物３７を用いな
いでリン注入をしてもよい。この方法では、酸化
工程とコンタクトをつくるために抵抗上の酸化物
３７を後で除去する工程とが不用となり、そして
またN+モートからのいくらか外方拡散を起させ
るかも知れない高温拡散工程を行なわなくてもよ
い。次に、金属コンタクト領域が500オングスト
ロームの厚さの熱酸化物４９中に定められる。
第３ｄ図に示されているように、この装置の製
造のためにさらにリンでドープされた酸化物の厚
い層３６が沈着される。これは酸化よりはむしろ
従来のCVD技術を用いた低温反応工程によつて
行なわれる。約1000オングストロームの厚さの層
３６がつくられて、スライスの全表面を被覆す
る。この沈着の後、酸化物内の小さな穴をなくす
る目的で、このスライスを950℃に加熱する「稠
密化」工程が行なわれる。その後、金属から第２
レベル多結晶シリコンおよびモート領域３７，３
８へのコンタクトがつくられるべき領域１５，２
７および２８において、ホトレジスト工程により
酸化物層３６内に窓があけられる。次いで、アル
ミニウムの層がスライスの全表面上に沈着され、
そしてホトレジストマスキング法を用いて選択的
にエツチングされて金属ストリツプ１４，２５お
よび２６の所望のパターンがつくられる。
第１図の多数のセルのアレイにおいて、チツプ
上のレイアウトは、図示されているセルの下のセ
ルを定めるのに軸５０に関してセルを鏡映し、そ
れによりコンタクト２７および２８がこの軸上の
隣接したセルで共通されるようにすることで、空
間がかなり節約されたものにできる。
Vdd線として金属ストリツプ１４を用いる代り
に、第２レベル多結晶シリコンをこの目的のため
に用いることができる。この場合、抵抗Ｒ１およ
びＲ２を構成する第２レベル多結晶シリコンはス
トリツプ１４と同じような面に沿つて存在する連
続したストリツプを構成するが、それは絶縁体被
覆３６の下にあるであろう。もちろん、（金属）−
（多結晶シリコン）コンタクト１５は必要ない。
長い多結晶シリコンVdd線は高導電性になるよう
強くドープされる。
本発明は特定の実施例に基づいて記載されたけ
れども、この記載は限定の意味にとられるべきで
はない。本発明の他の実施例についてもそうであ
るが記載された実施例について種々の変更が可能
であることは、本発明の記載に基づけば当業者に
は明らかであろう。したがつて、特許請求の範囲
はこのような実施例や本発明の範囲内に入る全て
の実施例を含むものと考えるべきである。
【図面の簡単な説明】
第１図は本発明の特徴を有するスタテイツク
RAMセルの物理的レイアウトを示した半導体チ
ツプの小さな部分の拡大平面図、第２図は第１図
のセルの電気回路の概略図、第３ａ図乃至第３ｅ
図は第１図のセルのそれぞれ線ａ−ａ，ｂ−ｂ，
ｃ−ｃ，ｄ−ｄおよびｅ−ｅに沿つてとられた断
面の立面図、そして第４ａ図乃至第４ｄ図は、第
１図の線ｄ−ｄに沿つてとられた製造工程の引続
く段階における第１図および第３ａ図乃至第３ｅ
図の半導体装置の断面の立面図を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体ボデイの一面内につくられたスタテイ
    ツクメモリセルであつて、(a)各々がソース領域、
    ドレイン領域、チヤンネルおよびゲートを有して
    いて、ソースおよびドレイン領域は前記半導体ボ
    デイの前記一面内のフイールド熱酸化物層の下の
    強くドープされた領域によつてつくられ、ゲート
    はチヤンネル上にあつて前記フイールド熱酸化物
    層よりずつと薄いゲート酸化物層によつて前記チ
    ヤンネルより分離されている一対の駆動トランジ
    スタと、(b)該駆動トランジスタの各々のドレイン
    領域を他方の駆動トランジスタのゲートに別々に
    接続してクロス結合双安定回路を与える前記フイ
    ールド熱酸化物層上の導電性手段と、(c)各々がソ
    ース・ドレイン路およびゲートを有する一対のア
    クセストランジスタと、(d)該アクセストランジス
    タのソース・ドレイン路を介して前記一対の駆動
    トランジスタのドレイン領域に別々に結合する手
    段を備えた前記半導体ボデイの前記一面上の一対
    のデータ線と、(e)前記一対のアクセストランジス
    タのゲートに接続された前記半導体ボデイの前記
    一面上のアドレス線と、(f)前記半導体ボデイ上の
    電圧供給線に結合された１つの電極と、前記一対
    の駆動トランジスタのそれぞれのドレイン領域に
    別々に結合された電極の内の一方とをそれぞれが
    有する前記半導体ボデイの前記一面側の一対の負
    荷装置とを備え、(g)前記一対の駆動トランジスタ
    のソース領域が前記半導体ボデイの前記一面に沿
    つて延びている細長い強くドープされた領域の一
    部であり、前記導電性手段が該細長い領域を横切
    つて延びているが該細長い領域からは絶縁されて
    いるスタテイツクメモリセル。 ２ 特許請求の範囲第１項において、前記半導体
    ボデイがＰ型シリコンであり、前記強くドープさ
    れた領域がＮ型であり、前記ゲートが多結晶シリ
    コンであり、厚いフイールド酸化物層が前記フイ
    ールド熱酸化物層を取囲んでおり、前記負荷装置
    が前記駆動トランジスタの上にある多結晶シリコ
    ン内につくられているスタテイツクメモリセル。 ３ 特許請求の範囲第１項において、前記アドレ
    ス線も前記細長い領域を横切つて延びていて該細
    長い領域から絶縁されているスタテイツクメモリ
    セル。 ４ 特許請求の範囲第３項において、前記アクセ
    ストランジスタのソース、ドレイン路が該アクセ
    ストランジスタのゲートと自己整列した前記半導
    体ボデイの前記一面内の強くドープされた領域を
    有し、該強くドープされた領域が前記フイールド
    熱酸化物層によつて被覆されていないスタテイツ
    クメモリセル。 ５ 特許請求の範囲第４項において、前記電圧供
    給線が前記細長い領域の上にある導電性ストリツ
    プであり、前記一対のデータ線が前記半導体ボデ
    イの前記一面上の導電性ストリツプであるスタテ
    イツクメモリセル。 ６ 特許請求の範囲第５項において、前記データ
    線が前記ドレイン領域および前記アクセストラン
    ジスタの上にあるスタテイツクメモリセル。 ７ 特許請求の範囲第６項において、前記一対の
    データ線が別々に前記負荷装置対の上にあるスタ
    テイツクメモリセル。 ８ 特許請求の範囲第７項において、前記アクセ
    ストランジスタの前記強くドープされた領域が前
    記駆動トランジスタのドレイン領域と隣接した領
    域を有するスタテイツクメモリセル。
JP17054779A 1979-01-02 1979-12-28 High integrity static memory cell Granted JPS55120160A (en)

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JPS55120160A JPS55120160A (en) 1980-09-16
JPS643345B2 true JPS643345B2 (ja) 1989-01-20

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JPS55120160A (en) 1980-09-16
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