JPH0815250B2 - Ｆｅｔ方式最適コンダクタンス特性供給回路 - Google Patents

Ｆｅｔ方式最適コンダクタンス特性供給回路

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JPH0815250B2
JPH0815250B2 JP61245155A JP24515586A JPH0815250B2 JP H0815250 B2 JPH0815250 B2 JP H0815250B2 JP 61245155 A JP61245155 A JP 61245155A JP 24515586 A JP24515586 A JP 24515586A JP H0815250 B2 JPH0815250 B2 JP H0815250B2
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Description

【発明の詳細な説明】 本発明は、概して電界効果トランジスタ（FET）を使
用する減衰器回路、特にインピーダンス及びFETを使用
する回路に関し、同回路においては、標準化された利得
制御又は周波数レスポンス特性を与えるために、FETが
制御信号の所望の先決関数としてのコンダクタンスを与
える。
可変コンダクタンスを与えるために３端子電界効果ト
ランジスタがしばしば使用されてきたが、そこではソー
ス及びドレーン間のコンダクタンスは、FETのゲートに
加える制御信号により制御される。大抵のFETのドレー
ン・ソース・コンダクタンスは、ソース及びゲートを横
切って加えられる制御電圧と共に直線的に変化し、その
結果制御電圧の増分変化がFETコンダクタンスの比例し
た増分変化をもたらす。制御信号の関数としてのFETド
レーン・ソース・コンダクタンスの変化は、FETのコン
ダクタンス制御特性として知られる。
可変コンダクタンスとして用いる電界効果トランジス
タは、信号減衰器内で使用されてきた。例えば、FETは
雑音低減装置のリミタ（制限器）内で使用されてきた
が、そこでは、圧縮器及び伸長器により信号の振幅を制
御した形で制限する必要がある。米国特許第4,490,691
号において電界効果トランジスタは、コンデンサと共に
使用されて、滑り帯域（スライディング・バンド）形高
周波棚状（シェルフ）レスポンスを有する高域フィルタ
を形成するようにされ、同帯域のコーナ周波数がトラン
ジスタのゲートに対する制御信号の関数として変化す
る。この特殊な高域フィルタ回路では、FETのドレーン
・ソース路は制御すべき信号を接地に分路する。他の減
衰器又はリミタ回路では、FETのドレーン・ソース・コ
ンダクタンスは分路の代わりに信号の直列路内に置いて
もよい。インダクタンスと共に使用することによりFET
は、下方に作動する低周波帯域瀘波レスポンスを持つ滑
り帯域回路を形成することができる。同様に、抵抗器及
び別のフィルタと共に使用することによりFETは、滑り
帯域回路とは対照的に周波数範囲が変化しない固定帯域
減衰回路を形成することもできる。上記各種の減衰器に
おける各減衰器の特性は、FETのドレーン・ソース路を
変えることにより変化する。
多くの減衰器、リミタ及びフィルタ回路においては、
回路が再現可能な特性を持つことが重要である。例え
ば、相補形の圧縮器及び伸長器を用いる雑音低減器にお
いては、１群の整合圧縮器（又は伸長器）が類似の特性
を持つことが重要である。これによって、１群の圧縮器
と相補のあらゆる伸長器により、群内の或る圧縮器で圧
縮された圧縮信号から圧縮されていない原信号を回復す
ることが可能になり、また圧縮された信号を生成するた
めにあらゆる整合圧縮器を使用することが可能になる。
圧縮器（又は伸長器）内の信号減衰器、リミタ又は滑
り帯域回路に、類似の信号減衰特性を持たせるために
は、この様な回路内のFETが類似のコンダクタンス制御
特性を持つことが望ましい。すなわち、圧縮器（又は伸
長器）内の異なるリミタ回路内にあるFETのコンダクタ
ンスが、同一制御信号に応答して同一であることが望ま
しい。FETのコンダクタンス制御特性が大きく変化する
ことは良く知られている。従って、たとえそれぞれのゲ
ートに同一制御信号を加えたとしても、異なるFETは非
常に異なったコンダクタンスを示し得る。それゆえに、
同一制御信号に応答して同一コンダクタンスを示すFET
回路を、選択し、製造し若しくはその他の方法で提供す
ることが望ましい。
これまで同一コンダクタンス制御特性を持つFETを提
供する好評な方法は、高価かつ困難であるかも知れない
特別製造方法を用いることであった。従って、より簡単
でより安価な方法が望まれる。カリフォルニア州、サン
フランシスコ市のドルビー研究所が、再現可能なFETコ
ンダクタンス制御特性を与えるために用いた方法におい
ては、ゲートに供給する制御信号により本質的に同一コ
ンダクタンスを生成するように、使用するFETを選択し
ている。その後、選択したFETのピンチオフ電圧の差を
補償する必要がある場合には、オフセット電圧を加え
る。
ドルビー他に対する米国特許第3,818,244号及び第3,7
37,678号においては、FETコンダクタンス制御特性の再
現性が改良され、そこでは２段階を通して必要とされる
減衰量を与えるために、同一になるように選択されたピ
ンチオフ電圧を持つ２個のFETを使用している。第１のF
ETが最初の数dBの減衰を与え、残りの所要減衰量の大部
分を第２のFETが与え、また２個のFETは、２個のFETが
導通を開始する、異なった制御電圧のしきい値を持つ。
高い減衰値であっても高度の反復性が得られるのは、第
1FETが、最初の数dBの減衰後完全伝導状態となり、第１
段階の正確な減衰値を与えるからである。
米国特許第2,035,263号においてクッシュマン他は、
2:1の圧縮又は伸長比を与えるために、同一制御信号に
より同一方法で制御する２個の同一可変抵抗装置を用い
ることを提案している。すなわち、多様なコンダクタン
ス制御特性を持つ装置に対しては、圧縮器又は伸長器内
で使用する２個の可変抵抗装置が同一でかつ同一に制御
される限り、正確で再現可能な2:1の圧縮又は伸長比を
達成することができる。この様な方法においては、１コ
ンパンダ（圧伸器）内の可変抵抗装置特性が、異なるコ
ンパンダの装置特性と整合しなくても、整合コンパンダ
を造ることができる。異なった分数の圧縮及び伸長比を
与えるために、任意の数の可変抵抗装置を使用すること
ができる。
1976年６月、dB誌記載のワームスによる記事『コンパ
ンダによるダイナミックレンジの増大』においては、対
数目盛で2:3、すなわち、33％の圧縮比を得るために、
３個の同一FET（図８）を使用することが、クッシュマ
ン他と同様な構成で提案されている。同構成では特性を
再現することが可能になる。米国特許第3,969,680号に
おいてワームスは、一定傾斜の2:1圧縮及び伸長比を与
えるために、２個の同一FETを別な構成で使用すること
を提案している。
上述の従来の方法はいずれも完全に満足すべきもので
はない。或る方法では、使用すべきFETを制約された一
群から選択しなければならない。同一装置を用いるコン
パンダに対しては、再びこれらの装置を製造するために
特別製法を要するであろう。さらに、この様なコンパン
ダの過渡レスポンスは、同一損失装置のコンダクタンス
制御特性に応じて一定比から著しく逸れるかも知れな
い。
本発明は、多種多様のFETのドレーン・ソース・コン
ダクタンスが、第一に制御信号を修正することによって
制御信号の先決関数にしたがうようすることができると
いう認識に基づいている。修正された制御信号は次にFE
Tのゲートに加えられる。修正された制御信号はFETの所
望の所定関数および実際の特性にしたがって得られる。
修正された制御信号がFETのゲートに加えられると、FET
のドレーン・ソース・コンダクタンスは元の修正されな
い制御信号の先決関数にしたがう。
本発明は制御信号の先決関数として所望のコンダクタ
ンスを供給する回路に向けられている。この回路は、ゲ
ート・ソース電圧の第２関数であるドレーン・ソース・
コンダクタンスを持つ電界効果トランジスタを含む。回
路はさらに、制御信号にある係数を掛けてそれからオフ
セットを加減算することによって修正制御信号を供給す
る装置を含む。修正制御信号はトランジスタのゲートに
加えられる。係数およびオフセットは、トランジスタの
ドレーン・ソース・コンダクタンスが事実上制御信号の
先決関数となるようなものである。
本発明の回路を用いると、実際にどんなFETのドレー
ン・ソース・コンダクタンスをも制御信号の先決関数に
一致させることができる。特殊な型のFETや特殊な製造
工程は要求されないので、再生可能なコンダクタンス制
御特性を持つFETを必要とする減衰器、フィルタ、その
他の装置は安価にかつ具合よく作ることができる。
本発明のもう１つの面により、FETおよびインピーダ
ンスを使用する減衰器回路は所望の先決特性にしたがう
減衰を供給することができる。この面は所望の減衰器特
性を供給する回路に向けられ、その場合先決特性は基準
トランジスタのゲートに加えられる制御電圧VCの先決関
数であるドレーン・ソース・コンダクタンスを持つ基準
電界効果トランジスタに関して定められ、また所定の関
数はＦ［ｃ（VC-VT）］の形であり、ただしｃ、VTは所
望の定数、Ｆは選択された関数である。
所望の減衰器特性を供給する回路はインピーダンス装
置と、事実上そのゲート・ソース電圧VGSの関数Ｆ［ａ
（VGS-VP）］であるドレーン・ソース・コンダクタンス
を持つ第２電界効果トランジスタとを含むが、ここで定
数ａ、VPは所望定数ｃ、VTとは異なる。回路はさらに、
制御信号VCに係数c/aを掛けてそれにオフセット（VP−c
/aVT）を加えることによって修正制御信号を供給する装
置を含む、修正制御信号は次に、第２トランジスタのゲ
ートに加えられる。乗算係数およびオフセットは、第２
トランジスタのドレーン・ソース・コンダクタンスが事
実上制御信号の先決関数となるようなものである。これ
により回路特性は所望の所定減衰器特性に一致する。
本発明のなおもう１つの面は主路と続路の「複路」配
列を持つ回路に向けられるが、ここで回路は所望の先決
特性に一致する圧縮または伸張を供給する。この面は所
望の圧縮または伸張特性を供給する回路に向けられる
が、ここで特性は基準トランジスタのゲートに加えられ
る制御信号VCの先決関数であるドレーン・ソース・コン
ダクタンスを持つ電界効果トランジスタに関して定めら
れ、前記関数はＦ［ｃ（VC-VT）］の形であり、ただし
ｃおよびVTは所定の定数でありかつＦは選択された関数
である。回路はダイナミック・レンジに関して事実上直
線である主信号路と、主路の入力または出力に結合され
る入力を持つ続信号路とを含む。
続路には、（ａ）事実上ゲート・ソース電圧VGSの関
数Ｆ［ａ（VGS-VP）］であるドレーン・ソース・コンダ
クタンスを持つ第２電界効果トランジスタであり、定数
ａおよびVPは所望の定数ｃならびにVTとは異なる前記第
２電界効果トランジスタと、（ｂ）インピーダンス装置
と、（ｃ）制御信号VCに係数を掛けてそれにオフセット
を加えることによって修正制御信号を供給する装置であ
り、前記修正制御信号は第２トランジスタのゲートに加
えられ、前記係数および前記オフセットはトランジスタ
のドレーン・ソース・コンダクタンスが事実上制御信号
の先決関数となるようなものである前記修正制御信号供
給装置とが含まれている。
回路が圧縮器である場合は、回路はさらに主信号路の
中に主および続路の出力を加算する装置を含む。回路が
伸張器である場合は、回路はさらに主信号路の中に主お
よび続路の出力を減算する装置を含む。
本発明の実施態様を付図に関してこれから詳しく説明
する。
第1A図は固定バンドの減衰器を示す概略回路図であ
る。第1A図に示される通り、固定バンドの減衰器はフィ
ルタ１と、抵抗器２および電界効果トランジスタ３を持
つ分圧器とも含んでいる。トランジスタ３のドレーン・
ソース抵抗は制御電圧VCの関数として可変である。第1A
図の回路の周波数レスポンス特性曲線６は第2A図に示さ
れており、ここで固定フィルタ１は固定高周波シェルフ
・レスポンスを持つ高域フィルタと考えられる。かく
て、抵抗器２およびFET3を含む分圧回路の作用は、例え
ば第2A図の点線で示される位置6aまで、シェルタ６のレ
ベルを垂直に移動することである。かくて、通過バンド
内で回路によって加えられる減衰の量はFETのドレーン
・ソース抵抗によって制御されるが、抵抗は制御信号VC
によって制御され、高周波シェルフ６のコーナー周波数
は制御信号VCの変化と共に変化しない。
第1B図は、図示の通り配列されたFET3およびコンデン
サ４を含むスライド・バンド高域フィルタを示す概略回
路図である。第1B図の回路の特性は第2B図に示されてい
る。第2B図に示される通り、特性曲線７は制御信号VCの
関数として、上方にスライドするコーナ周波数を持つ高
周波シェルフの形をしている。かくて第2B図に示される
通り、制御信号VCにより、回路の特性曲線は点線7aで示
される位置まで上方に移動することができる。
第1C図はFET3とインダクタ５（実際にはジャイレータ
回路によってシミュレートされる）とを含むスライド・
バンド低域フィルタの概略回路図である。その特性は第
2C図に示されている。第2C図に示される通り、回路の特
性曲線８は制御信号VCの関数として下方にスライドする
コーナ周波数を持つ低周波シェルフの形をしている。信
号VCにより、第1C図の回路の特性曲線は点線8aに示され
る位置まで左に移動することができる。
第1A図の回路では、通過バンド内の減衰の量はVCによ
り制御され、これによってFETのドレーン・ソース抵抗
はコーナ周波数を変えずに変化する。第1B図の回路で
は、制御信号VCは回路の時定数を制御し、したがってFE
T3のドレーン・ソース抵抗を制御することによって上述
のスライド作用を制御する。第1C図の回路では、制御信
号VCはFET3のドレーン・ソース抵抗を変えることによっ
てスライド作用を制御する。FETのドレーン・ソース抵
抗は単にそのドレーン・ソース・コンダクタンスの逆数
である。すなわち、第1A図ないし第1C図の回路の減衰特
性は、かかる回路におけるFETのコンダクタンス制御特
性に左右される。
前述の通り、一群の整合圧縮器（または伸張器）の信
号減衰器は事実上同じ特性を有することが望ましい。異
なるFETは極めて異なるコンダクタンス制御特性を有す
ることがあるので、そのドレーン・ソース抵抗はそのゲ
ートに同じ制御信号が加えられても極めて異なることが
ある。したがって、どんなFETのコンダクタンス制御特
性でも所望の先決特性に一致することができる回路を供
給することが望ましい。かくて、極めて異なるコンダク
タンス制御特性を持つFETが上述の減衰器回路に使用さ
れても、加えられる減衰は所望の先決特性に一致するよ
うにされる。
FETのコンダクタンス制御特性を先決特性に一致させ
る本発明の各局面は、第3A図、第3B図、第４図から第７
図までに関して以下に説明される。FETのドレーン・ソ
ース・コンダクタンスは下記の量に比例することが知ら
れている。
VGS-VDS/2−VT、 ただしVGSはゲート・ソース電圧であり、 VDSはドレーン・ソース電圧であり、また VTはFETのしきい値電圧である。
上式のひずみ項VDS/2は後で説明することにし、ドレ
ーン・ソース・コンダクタンスＧが下記の通り表わされ
るので今は無視することができる。
Ｇ＝ｃ（VGS-VT） ただしｃは特定なFETの定数特性である。かくて、制御
電圧VCがソースを接地されたFETのゲートに加えられる
と、コンダクタンスＧは下記で与えられる。
Ｇ＝ｃ（VC-VT） かくて、FETの所望のコンダクタンス制御特性は直線
の形をしており、その傾斜は制御電圧VCが変化するとき
のFETのドレーン・ソース・コンダクタンスの変化の目
盛を定める。所望のコンダクタンス制御特性は第3A図に
示されている。
精密制御の圧縮および伸張を使用する雑音除去装置に
おけるような多くの応用において、第3A図に示されるよ
うな制御信号の先決関数であるコンダクタンスを供給す
ることが望ましい。しかし、同じ所望のコンダクタンス
制御特性を持つ多数のFETを製造することは困難であ
る。したがって、所望の特性と異なるコンダクタンス制
御特性を持つどんなFETとでも共用されるときに、所望
の特性にしたがって変化するコンダクタンスをFETに供
給させる回路を得ることが望ましい。１つのかかるFET
は、例えば第3B図に示される特性を持つことができる。
第3A図および第3B図を比較すると、第3B図のFETは第3A
図の所望の特性と極めて異なるコンダクタンス制御特性
を持つのが分かると思う。
本発明は、所望の制御信号に依存する同じ一般関数を
取るコンダクタンス制御特性を持つどんなFETでも与え
られると、FETが所望のコンダクタンス制御特性を持つ
ようにFETゲートに加えられる制御信号を修正する回路
が提供される、という認識に基づいている。FETのコン
ダクタンスは制御信号に関数依存する同じ一般形式を取
らなければならない。かくて、所望のコンダクタンス制
御特性が第3A図に示されるような直線の形であるなら
ば、使用されるFETのコンダクタンス制御特性も直線で
なければならない。第3B図に示されるFETのコンダクタ
ンス制御特性は下記のように表わすことができる。
GDS＝ａ（VGS-VP） ただしａはFETの定数特性であり、また VPはFETのピンチ・オフ電圧である。
ドレーン・ソース・コンダクタンスGDSが第3A図の所
望のコンダクタンスＧと同じであるように、下記の関係
が保たれなければならない。
ａ（VGS-VP）＝ｃ（VC-VT）、すなわち VGS＝c/a（VC-VT）＋VP かくて、制御電圧VCが第3B図のFETのゲートとソース
との間に加えられると、第3B図に示されるようなコンダ
クタンス制御特性が得られる。しかし、FETのゲートと
ソースとの間に制御電圧VCを加える代わりに、上記の式
で与えられた修正制御電圧VGSが加えられると、ドレー
ン・ソース・コンダクタンスGDSはVCに存在する所望の
特性を持つコンダクタンスＧに等しくなる。
第４図は、FETが所望のコンダクタンス制御特性を持
つようにFETに加える前に制御電圧を修正する回路のブ
ロック図である。第４図に示される通り、回路10は制御
電圧VCを修正するので、修正制御電圧VGSがFET12のゲー
トとソースとの間に加えられると、FET12のドレーン・
ソース・コンダクタンスはVCに依存する所望の制御特性
を持つと思われる。
第５図は第４図の回路およびひずみ除去回路を含むブ
ロック図である。第５図に示される通り、FET12のドレ
ーン・ソース電圧は回路14によってその瞬時値の半分ま
でまず減少され、次にFETのゲートに加わる前に修正制
御電圧VGSに加算される。FETのゲートにドレーン・ソー
ス電圧を半分加えることは、ひずみを除去するのに具合
よく使用される。これは上記FETのコンダクタンスの一
般式におけるひずみの項に相当する。
第６図は第５図の回路の実施を示す概略回路図であ
る。第６図に示される通り、所望のコンダクタンス制御
特性のピンチ・オフ電圧VTはまず加算器18によって制御
電圧から減じられる。差電圧は次に可変利得増幅器20に
供給されて、係数c/aを乗じられる。増幅器20の出力は
次にVP、すなわちFET12の実際のピンチ・オフ電圧に加
えられて、第５図の回路10の変形制御信号VGSが得られ
る。しかし、修正制御信号は加算器16によってFET12の
ドレーン・ソース電圧VDSの半分に加えるべきであるの
で、加算器16においてc/a（Vc-VT）、Vp、1/2VDSという
３つの量を共に加える加算器16によって２回の加算が行
われることによって追加の加算器は除去される。第６図
に示される通り、半分の利得を持つ増幅器は加算器16用
の低入力インピーダンスを供給する乗算器14として使用
される。
FET12が第3B図の直線の形のコンダクタンス制御特性
を持つものと仮定すれば、回路10の調整可能素子はFET1
2のドレーン・ソース・コンダクタンスが事実上所望の
特性にしたがうように容易に調節することができる。量
VTおよびＣが知られているのは、それらが所望のコンダ
クタンス制御特性を特徴づけるからである。FET12の実
際のピンチ・オフ電圧Vpは、簡単な試験によって見いだ
すことができる。かくて、回路10のセッティングは量ａ
を除いてすべて知られる。したがって、FET12の較正を
完成するために、増幅器20の利得はFET12のドレーン・
ソース・コンダクタンスが制御電圧VCの特定な値で要求
されるものに一致するまで調節される。FET12の較正は
そのとき完了する。
第７図は本発明の好適な実施態様を示す第５図の回路
を実施する概略回路図である。第７図に示される通り、
制御電圧VCは増幅器32の非反転入力に供給される。増幅
器32の反転入力は、抵抗器R2を通る所望のピンチ・オフ
電圧VTに等しいDC電圧によってバイアスされる。増幅器
32の出力は、調節可能な抵抗器R1を経て反転入力に帰還
される。増幅器32の出力は下記の式によって与えられ
る。
（R1+R2）（VC-VT）／R2+VT ツェナー・ダイオード34、バイアス電圧Vb、バイアス
抵抗器36、および分圧抵抗器38、40、42を含む分圧回路
は、オフセット電圧（VP-VT）を増幅器32の出力に加え
る。したがって、比（R1+R2）／R2が比c/aに等しいなら
ば、第７図のFET12のゲートおよびソースに加えられる
電圧は第５図の回路の式によって与えられる。電圧Vbお
よびバイアス抵抗器36は、ツェナー・ダイオードを導通
にバイアスする。ツェナー・ダイオード34は、そのカソ
ードとアノードとの間に事実上一定のDC電圧降下を供給
する。かかる電圧降下は分圧抵抗器38、40、42により分
割されて、オフセット（VP-VT）を作る点Ｈ、Ｌにオフ
セットが供給される。かくて、点Ｈで接続44がなされる
と、供給されたオフセットは抵抗器38、40、42の抵抗の
和で割った抵抗器38の抵抗により与えられる比を乗じた
ツェナー・ダイオード34の電圧降下に等しい。代わりに
点Ｌで接続46がなされると、加えられるオフセットは抵
抗器38、42の抵抗の和と抵抗器38、40、42の抵抗の和と
の比を乗じたダイオード34の電圧降下によって与えられ
る。２つの接続のどちらか１つが、所要の（VP-VT）の
大きさ次第で作られる。
抵抗器38および40は具合よく、事実上同じ抵抗を有す
ることができる。次に、抵抗器42の抵抗が０であるなら
ば、点Ｈ、Ｌいずれもツェナー・ダイオードの電圧降下
の半分である。抵抗器42の抵抗が０から増加されると
き、Ｈにおける電圧は増加し、Ｌにおける電圧はかかる
半分の電圧降下値から減少する。かくて、所要オフセッ
トの大きさがダイオード34の電圧降下の半分より大きけ
れば、接続44がなされる。その代わりオフセットがダイ
オード34の電圧降下の半分より小であれば、接続46が代
わりになされる。次に抵抗器42の抵抗は、ＨまたはＬに
おける電圧が所要のオフセット値に達するまで調節する
ことができる。ツェナー・ダイオード34は、その電圧降
下が所要のオフセット電圧で変化に対して最適となるよ
うに選ぶことができる。
FET12のドレーンとソースの間の電圧は増幅器60によ
り増幅されて、次に抵抗器52、54を経てそれぞれ点Ｈお
よびＬに加えられる。抵抗器52および54は事実上同じ抵
抗を有するが、その値は点ＨおよびＬにおける電圧のAC
成分が事実上VDSの半分となるような値である。実際問
題として、増幅器60で無視できない信号増幅、例えば20
dBが使用されることがある。これによって抵抗器52およ
び54の値はそのとき増加され、FETのゲートでVDSの半分
が保たれる。第７図に示される構造では、オフセット電
圧（Vp-VT）の発生がひずみ補償電圧VDS/2の印加に影響
を及ぼさず、またその逆も成り立つことに気づくと思
う。さらに、印加されたひずみ補償電圧VDS/2は、接続4
4または接続46のいずれがなされるかによる影響を受け
ない。入力信号はインピーダンス70を経てFET12のドレ
ーンに供給され、信号出力は増幅器60の出力から取られ
る。
FET12は第７図の回路を用いて簡単な方法で較正する
ことができる。まず、オフセット電圧（VP-VT）の予想
される値次第で、２つの接続44、46のいずれか一方がな
される。次にR1および抵抗器42の値は、FET12のドレー
ン・ソース・コンダクタンスが所望のコンダクタンス制
御特性に一致するまで連続近似法によって調節される。
R2の値が増幅器32の反転端子でバイアスを供給するよう
にセットされるならば、このバイアスはFETのゲートの
ピンチ・オフ電圧に相当し、調節の方法は本質的に非反
復となる（すなわち集束が速い）。抵抗器42（バイア
ス）はより低い伝導点を与えるようにセットされる。抵
抗器R1（利得）はそのときにより高い伝導点を較正す
る。必要ならば、抵抗器42は再調節されかつR1は高低伝
導点でそれぞれ再検査されることがある。
本発明は制御電圧の直線関数であるドレーン・ソース
・コンダクタンスを持つFETに関して上述されている
が、言うまでもなく本発明はコンダクタンスが完全に制
御電圧の直線関数でない場合にも適用できる。かくて、
FETの所望のコンダクタンス制御特性が下記で与えられ
るならば、 Ｇ＝F1［ｃ（VC-VT）］、 本発明の回路は下記で与えられるコンダクタンスを持つ
どんなFETにも適用できる。
Ｇ＝F2［ａ（VGS-VP）］、 ただしF1は事実上F2と同一である。
所望のコンダクタンス制御特性に一致するFETの可変
コンダクタンスは、信号を所望の程度まで減衰する信号
通路内で使用される。別法として、それは分路内に置か
れて、信号を接地または他の端子に分路して信号を所望
の程度まで減衰することができる。必要な場合は平衡回
路が使用され、FETはその両端に接続される。またそれ
は、可変コーナ周波数と共に高域または低域フィルタを
構成するコンデンサまたはインダクタンスと共に使用す
ることもできる。かかる構造は雑音除去回路の圧縮器お
よび伸張器に役立つ。かかる配列はすべて本発明の範囲
内である。
第８図は圧縮器および伸張器に役立つ信号減衰器の概
略回路図である。米国特許第3,846,719号；米国特許第
3,903,485号；米国特許第4,490,691号および米国特許再
発行28,426に詳しく記載される通り、オーディオ雑音除
去装置は「二重路」配列を具合よく使用している。「二
重路」配列は、圧縮または伸張特性が本質的に動的作用
のない主路と、動的作用のある一つ以上の第二路すなわ
ち側路とを使用することによって得られるような配列で
ある。側路はその入力を主路の入力または出力から取
り、またその出力は圧縮または伸張を得るように主路と
共に加減して組み合わされる。一般に、側路はある種の
制限または可変の減衰を与え、それを主路に接続する方
法はそれが主路の信号成分を引き上げたり（圧縮の場
合）、反抗したり（伸張の場合）するのを決定する。第
８図の回路100は、所望の圧縮または伸張を供給する二
重通路配列に具合よく使用される。
第８図の信号減衰器100は、入力端子102と、出力端子
104と、入出力間に接続されるインピーダンス106および
バッファ108とを含んでいる。インピーダンス106の出力
は、FET112のドレーン・ソース通路によって端子114に
分路される。FET112のゲートは出力104から制御回路116
によって得られかつトランジスタのゲートに帰還される
制御信号VCによって制御される。制御回路116は整流お
よび平滑回路であることができる。かくて、出力104に
おける出力信号は、制御回路116を通る帰還ループによ
ってFET112の分路作を制御する。
インピーダンス106が抵抗器であるならば、抵抗器106
およびFET112のドレーン・ソース通路は分圧器を構成
し、ここで信号減衰はFET112のドレーン・ソース抵抗を
変えることによって簡単に変えられる。第1A図、第2A図
に関して上述した通り、回路100（ただしインピーダン
ス106は抵抗器である）は別の高域フィルタ（第８図に
は示されていない）と共に使用した場合、第2A図に示さ
れるような特性を持つ固定バンド・フィルタを構成す
る。かくてFET112のドレーン・ソース抵抗の変化は、第
2A図の高周波シェルフのレベルを垂直に簡単に移動さ
せ、コーナ周波数を変える必要がない。
インピーダンス106がコンデンサである場合は、回路1
00は第2B図に示される特性を持つスライド・バンド高域
フィルタである。インピーダンス106がインダクタ（実
際には回転体回路としてシミュレートされる）である場
合は、回路100は第2C図に示される特性を持つスライド
・バンド低域フィルタである。インピーダンス106がコ
ンデンサまたはインダクタである場合は、フィルタのコ
ーナ周波数のスライド作用はFETのドレーン・ソース抵
抗によって制御される。かくて、インピーダンス106が
抵抗器、インダクタまたはコンデンサのいずれであるに
かかわらず、信号減衰器100が所望の減衰特性を供給す
るためには、FET112のドレーン・ソース・コンダクタン
ス特性は所望の所定基準特性に一致することが必要であ
る。
検討の目的で、基準FET112の所望のコンダクタンス制
御特性は下記で与えられるものと想定する。
Ｇ＝Ｆ［ｃ（VC-VT）］、 ただしｃ、VTは所望の定数、Ｆは選択された関数であ
る。次に、上記に示された通り、どんなFETのコンダク
タンス制御特性でも第４図から第７図までの変形回路に
よって基準FET112の所望のコンダクタンス制御特性に一
致させることができるが、ただしかかるFETのコンダク
タンス制御特性は事実上下記の形で表わされる。
Ｇ＝Ｆ［ａ（VGS-VP）］、 ただしａ、VPは定数、VGSはかかるFETのゲート・ソース
電圧である。大部分はFETでは、そのコンダクタンス制
御特性は直線であるので、そのコンダクタンス制御特性
は下記の形となる。
Ｇ＝ａ（VGS-VP） 検討の目的で、所望の減衰特性を定めるために基準FET
が使用されるが、言うまでもなく、実際問題として、使
用すべきFETの所望のコンダクタンス制御特性が知られ
ている限り、基準FETは不要である。この情報は次に下
記に示される通り使用され、制御信号に対して同じ関数
依存を持つどんなFETでも使用する減衰回路に事実上所
望の特性を持たせることができる。
第９図は本発明のもう一つの面を示す信号減衰器の概
略回路図である。減衰回路150は第８図のインピーダン
ス106、バッファ108および制御回路116を含んでいる。
しかし、FET152は所望の基準特性と異なるコンダクタン
ス制御特性を持つ。回路150が第８図の回路100と同じ減
衰特性を供給するように、制御回路116からの制御信号V
Cを変える回路10が使用され、変形制御信号VGSは次にFE
T152のゲートに加えられる。上に示された通り、回路10
はFET152のコンダクタンス制御特性を基準特性のそれ
（例えばFET112のそれ）に一致させる。したがって、減
衰回路150は第８図の回路100と本質的に同じ減衰特性を
持つと思われる。
ある圧縮器および伸張器回路配列では、オーディオ・
スペクトルをめいめいが独自に作用される複数個の周波
数バンドに分けることが望ましいかもしれない。その方
法では、優位の信号成分は全スペクトルの一部分におい
てのみ動的動作（圧縮または伸張）に影響するが、これ
に反して広バンド法では全シペクトルを通じての動的作
用は優位信号成分によって影響される。かかるバンド分
割法では、側路回路にフィルタを用いることが望ましい
かもしれない。第９図に示された通り、フィルタ160を
用いて回路150の入力信号をフィルタすることができ
る。フィルタ160は帯域通過フィルタ、低域フィルタ、
または高域フィルタであることができる。選択的に、フ
ィルタ160は回路150の出力に置かれて、第９図の仮想線
で示された通り代わりにその出力をフィルタすることが
できる。回路150がバンド分割配列の低周波段の側路内
に使用される場合、側路にある低域フィルタは回路150
の出力に置かれることが望ましい。
第９図に示される通り、回路150を含む側路すなわち
続路は点線で示される主路162および主路にある加算器1
64と組み合わされて、圧縮器を構成する。かくて加算器
164は主路および側路の両出力を加算して圧縮器の出力
を与える。圧縮器組合せにおいて、側路の入力が主路の
入力に結合されることが認められると思う。別法とし
て、回路150を含む側路は点線で示される主路166および
主路にある加算器170と組み合わせて伸張器を構成す
る。加算器170は主路の出力から側路の出力を引いて伸
張器の出力を与える。伸張器における側路の入力は、主
路の入力ではなく代わりにその出力に結合される。上述
の圧縮器および伸張器は、出願人に対する米国特許第3,
903,485号においてタイプＩ圧縮器および伸張器と呼ば
れている。
第10図は本発明のもう一つの実施態様を示すブロック
図である。第10図に示される通り、回路150を含む側路
は主路162′および主路にある加算器164′と組み合わさ
れて第９図の圧縮器と異なる圧縮器を構成する。米国特
許第3,903,485号に示された通り、第10図の上述の圧縮
器はタイプII圧縮器である。加算器164′は２つの通路
の出力を加算して圧縮器の出力を与える。同様に、回路
150を含む側路は第10図に示される通り主路166′および
加算器170′とも組合わされてタイプII伸張器を構成す
る。加算器170′は主路の出力から側路の出力を引いて
伸張器の出力を与える。
タイプIおよびタイプIIの両配列において、圧縮およ
び伸張特性は側路に加えられる減衰に左右される。すな
わちFET112のコンダクタンス制御特性に左右される回路
150の減衰特性に左右される。上述の通り、回路150の減
衰すなわちフィルタ特性は第４図から第７図までの制御
信号変形回路10を用いて所望の先決特性に一致させるこ
とができる。したがって、所望の圧縮または伸張特性が
タイプIまたはタイプIIのいずれかの配列において、第
９図の回路100を含む側路を主路と組み合わせることに
よって定められ、また基準のFET特性（例えばFET112）
に関しては、同じタイプの配列を持つが所望の特性と異
なる特性を持つFETを使用するどんな圧縮器でも伸張器
でも、（第９図に示されるような回路10を用いて）FET
のコンダクタンス制御特性を基準FET特性のそれに一致
するように使用させることによって、所望の圧縮または
伸張特性に一致させることができる。
回路実施および方法の上記説明は例示のためのものに
過ぎず、方法および実施のいろいろな変更ならびに配列
または他の詳細は前記特許請求の範囲内であることがで
きる。
【図面の簡単な説明】
第1A図、第1B図、第1C図は本発明を例示するのに役立つ
３種類の減衰器すなわちフィルタ回路の概略回路図、第
2A図、第2B図、第2C図はそれぞれ第1A図、第1B図、1C図
の回路の信号伝送特性のグラフ例示図、第3A図は制御信
号VCの所望の先決関数としてのドレーン・ソース・コン
ダクタンスＧのグラフ例示図、第3B図はゲート電圧VGS
の関数としての特定なFETのドレーン・ソース・コンダ
クタンスGDSのグラフ例示図、第４図は変形制御信号が
第3B図に示されたようなコンダクタンス制御特性を持つ
FETのゲートに加えられるときに第3A図の事実上所望の
所定コンダクタンス制御特性が得られるように、制御信
号VCを変形させる回路のブロック図、第５図は第４図お
よび信号ひずみ除去回路のブロック図、第６図は第５図
の回路の実施のブロック回路図、第７図は第５図の回路
の実施の概略回路図、第８図は圧縮器および伸張器に役
立つ減衰器回路の概略回路図、第９図は本発明の好適な
実施態様を例示する概略回路図、第10図は本発明のもう
１つの実施態様を例示する概略回路図である。 符号の説明 １……フィルタ;2……抵抗器;3,12,112,152……FET;VC
……制御電圧;4……コンデンサ;5……インダクタ;10,10
0,150……回路,116……制御器

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】Ｃ及びVTが所望の定数で、Ｆが選択された
    関数であるとき、Ｆ［ｃ（VC-VT）］で表される制御信
    号VCの先決関数であるコンダクタンスを供給する回路で
    あって、 ドレーンソースコンダクタンスがゲートソース電圧VGS
    の関数Ｆ［ａ（VGS-VP）］である電界効果トランジスタ
    にして、定数ａ及びVPがそれぞれ所望の定数Ｃ及びVTと
    は異なる電界効果トランジスタと、 該制御信号に係数を乗じかつ該制御信号にオフセットを
    加えることにより修正されて該トランジスタのゲートに
    加えられる制御信号を供給する装置にして、該トランジ
    スタのドレーンソースコンダクタンスが該制御信号の先
    決関数になるように該係数及び該オフセットを設定する
    供給装置とから成るコンダクタンス供給回路。
  2. 【請求項２】Ｇが所望のコンダクタンスであるとき、該
    先決関数がＧ＝ｃ（VC-VT）である、請求項１の回路。
  3. 【請求項３】GDSが該トランジスタのドレーンソースコ
    ンダクタンスで、VPがトランジスタのピンチオフ電圧で
    あるとき、該電界効果トランジスタのドレーンソースコ
    ンダクタンスがGDS＝ａ（VGS-VP）で表される、請求項
    ２の回路。
  4. 【請求項４】修正した制御信号を供給する前記装置が、 該制御信号VCから該定数VTを減じて差信号を供給する装
    置と、 該係数c/aを該差信号に乗じてc/a（VC-VT）とほぼ等し
    い積信号を供給する装置と、 該修正された制御信号を得るために該積信号にVPを加え
    る装置であって、該修正制御信号を該トランジスタのゲ
    ートに加えるとき、該トランジスタのドレーンソースコ
    ンダクタンスがほぼ該制御信号VCの先決関数になるよう
    にされる加算装置とから成る、請求項３の回路。
  5. 【請求項５】歪みを低減させるために該トランジスタの
    ドレーンソース電圧の半分を該トランジスタのゲートに
    加える装置をさらに含む、請求項４の回路。
  6. 【請求項６】前記修正制御信号供給装置が、 該制御信号が増幅器の非反転入力に加えられる増幅器
    と、 該増幅器の反転入力に達する、調節可能な抵抗R1を持つ
    負帰還路と、 DC電圧供給装置と、 該DC電圧供給装置を該増幅器の反転入力と接続する抵抗
    R2の抵抗器であって、比（R1＋R2）/R2がほぼc/aと等し
    くなるように調節された抵抗器と、 該修正制御信号を得るためにオフセットを該増幅器の出
    力に加える装置であって、該修正制御信号を該トランジ
    スタのゲートに加えるとき、該トランジスタのドレーン
    ソースコンダクタンスがほぼ該制御信号VCの先決関数に
    なるように前記オフセットが設定される加算装置とから
    成る、請求項３の回路。
  7. 【請求項７】前記DC電圧供給装置がほぼVTと等しいDC電
    圧を供給し、前記オフセットがほぼ（VP-VT）と等しく
    成るように設定される、請求項６の回路。
  8. 【請求項８】R1及びオフセットの値を調節する工程を単
    純化するために、R2の値を設定して事実上電圧VPが該ト
    ランジスタのゲートに加えられるようにする、請求項７
    の回路。
  9. 【請求項９】前記加算装置が、 DC電圧を供給する第２装置と、 該第２装置により供給されたDC電圧からオフセットを得
    る分圧装置であって、前記得られたオフセットがほぼ
    （VP-VT）になるようにさせる調節可能な抵抗路を有す
    る分圧装置とから成る、請求項６の回路。
  10. 【請求項１０】DC電圧を供給する前記第２装置が、 選択されたツェナー電圧を持つツェナーダイオードと、 該ツェナーダイオードが逆降伏領域で作動するようにバ
    イアスをかける装置であって、該増幅器の出力と接続さ
    れて該ツェナー電圧により減少された該増幅器の出力電
    圧とほぼ等しい交流電圧を供給するようにされるバイア
    ス装置とから成る、請求項９の回路。
  11. 【請求項１１】前記分圧装置が、直列に接続された第１
    固定抵抗器と、可変抵抗器と、第２固定抵抗器とから成
    り、第１固定抵抗器と可変抵抗器との間の結節点がＨ結
    節点を定め、第２固定抵抗器と可変抵抗器との間の結節
    点がＬ結節点を定め、前記２つの固定抵抗器の他端が該
    ダイオードのカソード及びアノードと接続され、該２つ
    の結節点Ｈ、Ｌの１つが該トランジスタに対して所望の
    DCレベルで該修正制御信号を供給するようにされる、請
    求項10の回路。
  12. 【請求項１２】歪みを低減させるために該トランジスタ
    のドレーンソース電圧の半分を該トランジスタのゲート
    に加える装置をさらに含む、請求項11の回路。
  13. 【請求項１３】該第１及び第２抵抗器がほぼ同一の値を
    有し、ドレーンソース電圧の半分を加える前記装置が、 該トランジスタのゲートを該Ｈ又はＬ結節点のいずれか
    と接続する装置と、 該Ｈ及びＬ結節点の間に直列接続されるほぼ同一の値を
    有する第３及び第４抵抗器と、 該トランジスタのドレーンソース電圧の倍数を該第３及
    び第４抵抗器の接点に加える装置であって、該第３及び
    第４抵抗器の値が、該トランジスタのドレーンソース電
    圧の半分を該トランジスタのゲートに加えるような該第
    ３及び第４抵抗器の値に対する比をもつ加算装置とから
    成る、請求項12の回路。
  14. 【請求項１４】前記第１及び第２抵抗器がほぼ同一の抵
    抗を有する、請求項11の回路。
  15. 【請求項１５】所望の減衰特性を供給する回路であっ
    て、前記所望の減衰特性が、基準電界効果トランジスタ
    のゲートに加えられる制御信号VCの先決関数であるドレ
    ーンソースコンダクタンスを有する該基準トランジスタ
    に関して定められ、Ｃ及びVTが所望の定数で、Ｆが選択
    された関数であるとき、前記関数がＦ［ｃ（VC-VT）］
    であり、 ドレーンソースコンダクタンスがゲートソース電圧VGS
    の関数Ｆ［ａ（VGS-VP）］である第２電界効果トランジ
    スタにして、定数ａ及びVPがそれぞれ所望の定数Ｃ及び
    VTとは異なる第２電界効果トランジスタと、 インピーダンス装置と、 該制御信号VCに係数を乗じかつ該制御信号にオフセット
    を加えることにより、該第２トランジスタのゲートに加
    えられる修正制御信号を供給する装置にして、該トラン
    ジスタのドレーンソースコンダクタンスが該制御信号の
    先決関数になるように該係数及び該オフセットを設定す
    る供給装置とから成る減衰特性供給回路。
  16. 【請求項１６】Ｇが所望のコンダクタンスであるとき、
    該先決関数がＧ＝ｃ（VC-VT）である、請求項15の回
    路。
  17. 【請求項１７】GDSが該トランジスタのドレーンソース
    コンダクタンスで、VPがトランジスタのピンチオフ電圧
    であるとき、該電界効果トランジスタのドレーンソース
    コンダクタンスがGDS＝ａ（VGS-VP）で表される、請求
    項16の回路。
  18. 【請求項１８】修正した制御信号を供給する前記装置
    が、 該制御信号VCから該定数VTを減じて差信号を供給する装
    置と、 該係数c/aを該差信号に乗じてc/a（VC-VT）とほぼ等し
    い積信号を供給する装置と、 該修正された制御信号を得るために該積信号にVPを加え
    る装置であって、該修正制御信号を該トランジスタのゲ
    ートに加えるとき、該トランジスタのドレーンソースコ
    ンダクタンスがほぼ該制御信号VCの先決関数になるよう
    にされる加算装置とから成る、請求項17の回路。
  19. 【請求項１９】前記回路が入力及び出力を有し、該第２
    トランジスタの前記ドレーンが該入力と出力との間に接
    続され、前記インピーダンス装置が、該入力と該第２ト
    ランジスタの該ドレーンとの間に接続され、入力におけ
    る信号の減衰を制御するための制御信号VCを該回路の出
    力から発生させる装置をさらに含み、前記制御信号発生
    装置及び前記修正信号供給装置が、該出力から該第２ト
    ランジスタのゲートに至る帰還路を形成する、請求項15
    の回路。
  20. 【請求項２０】第２固定バンドフィルタをさらに含む、
    請求項19の回路。
  21. 【請求項２１】装置前記第２固定バンドフィルタが、該
    入力と該インピーダンス装置との間に接続され、該イン
    ピーダンス装置の入力信号を瀘波する、請求項20の回
    路。
  22. 【請求項２２】前記第２固定バンドフィルタが、該出力
    と該第２トランジスタのドレーンとの間に接続され、該
    第２トランジスタの出力信号を瀘波する、請求項20の回
    路。
  23. 【請求項２３】前記第２固定バンドフィルタが、帯域瀘
    波フィルタである、請求項20の回路。
  24. 【請求項２４】前記第２固定バンドフィルタが、高域瀘
    波フィルタである、請求項20の回路。
  25. 【請求項２５】前記第２固定バンドフィルタが、低域瀘
    波フィルタである、請求項20の回路。
  26. 【請求項２６】前記インピーダンス装置が抵抗器であ
    り、固定バンドフィルタとして作動する請求項15の回
    路。
  27. 【請求項２７】前記インピーダンス装置がコンデンサで
    あり、スライドバンド高域瀘波フィルタとして作動する
    請求項15の回路。
  28. 【請求項２８】前記インピーダンス装置がインダクタ装
    置を含み、スライドバンド低域瀘波フィルタとして作動
    する請求項15の回路。
  29. 【請求項２９】所望の圧縮特性を供給する回路であっ
    て、前記所望の圧縮特性が、基準電界効果トランジスタ
    のゲートに加えられる制御信号VCの先決関数であるドレ
    ーンソースコンダクタンスを有する該基準トランジスタ
    に関して定められ、Ｃ及びVTが所望の定数で、Ｆが選択
    された関数であるとき、前記関数がＦ［ｃ（VC-VT）］
    であり、 ダイナミックレンジに関してほぼ直線をなす主信号路
    と、 入力が、該主信号路の入力又は出力と結合される続信号
    路とから成り、該続信号路が、 ドレーンソースコンダクタンスがゲートソース電圧VGS
    の関数Ｆ［ａ（VGS-VP）］である第２電界効果トランジ
    スタにして、定数ａ及びVPがそれぞれ所望の定数Ｃ及び
    VTとは異なる第２電界効果トランジスタと、 インピーダンス装置と、 該制御信号VCに係数を乗じかつ該制御信号にオフセット
    を加えることにより、該第２トランジスタのゲートに加
    えられる修正制御信号を供給する装置にして、該トラン
    ジスタのドレーンソースコンダクタンスが該制御信号の
    先決関数になるように該係数及び該オフセットを設定す
    る供給装置と、 該主信号路及び該続信号路の出力を加算するために該主
    信号路に設ける加算装置とから成る圧縮特性供給回路。
  30. 【請求項３０】Ｇが所望のコンダクタンスであるとき、
    該先決関数がＧ＝ｃ（VC-VT）である、請求項29の回
    路。
  31. 【請求項３１】GDSが該トランジスタのドレーンソース
    コンダクタンスで、VPがトランジスタのピンチオフ電圧
    であるとき、該電界効果トランジスタのドレーンソース
    コンダクタンスがGDS＝ａ（VGS-VP）で表される、請求
    項30の回路。
  32. 【請求項３２】所望の伸張特性を供給する回路であっ
    て、前記所望の伸張特性が、基準電界効果トランジスタ
    のゲートに加えられる制御信号VCの先決関数であるドレ
    ーンソースコンダクタンスを有する該基準トランジスタ
    に関して定められ、Ｃ及びVTが所望の定数で、Ｆが選択
    された関数であるとき、前記関数がＦ［ｃ（VC-VT）］
    であり、 ダイナミックレンジに関してほぼ直線をなす主信号路
    と、 入力が、該主信号路の入力又は出力と結合される続信号
    路とから成り、該続信号路が、 ドレーンソースコンダクタンスがゲートソース電圧VGS
    の関数Ｆ［ａ（VGS-VP）］である第２電界効果トランジ
    スタにして、定数ａ及びVPがそれぞれ所望の定数Ｃ及び
    VTとは異なる第２電界効果トランジスタと、 インピーダンス装置と、 該制御信号VCに係数を乗じかつ該制御信号にオフセット
    を加えることにより、該第２トランジスタのゲートに加
    えられる修正制御信号を供給する装置にして、該トラン
    ジスタのドレーンソースコンダクタンスが該制御信号の
    先決関数になるように該係数及び該オフセットを設定す
    る供給装置と、 該主信号路及び該続信号路の出力を減算するために該主
    信号路に設ける減算装置とから成る伸張特性供給回路。
  33. 【請求項３３】Ｇが所望のコンダクタンスであるとき、
    該先決関数がＧ＝ｃ（VC-VT）である、請求項32の回
    路。
  34. 【請求項３４】GDSが該トランジスタのドレーンソース
    コンダクタンスで、VPがトランジスタのピンチオフ電圧
    であるとき、該電界効果トランジスタのドレーンソース
    コンダクタンスがGDS＝ａ（VGS-VP）で表される、請求
    項33の回路。
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