JPH08153860A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH08153860A JPH08153860A JP6295052A JP29505294A JPH08153860A JP H08153860 A JPH08153860 A JP H08153860A JP 6295052 A JP6295052 A JP 6295052A JP 29505294 A JP29505294 A JP 29505294A JP H08153860 A JPH08153860 A JP H08153860A
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Abstract
(57)【要約】
【構成】 ２０００〜３０００Åの膜厚の絶縁膜２３を
３００Å程度の膜厚になるまでエッチングし、メモリセ
ル部をホトレジストで覆い、エッチングにより周辺トラ
ンジスタ１０の側面にのみサイドウォール１６を形成
し、前記サイドウォール１６をマスクとして、イオン注
入及び熱拡散により周辺回路ソース高濃度不純物拡散層
１７及び周辺回路ドレイン高濃度不純物拡散層１８を形
成し、素子全体を層間絶縁膜１９で覆い、メモリセルド
レイン高濃度不純物拡散層１２及び周辺回路ドレイン高
濃度不純物拡散層１８上の前記層間絶縁膜１９に開口部
を設けてコンタクト孔２０を形成する。 【効果】 サイドウォールを形成する際のオーバーエッ
チングによるメモリセルのドレインチャージアップをな
くし、ひいてはメモリセルの特性を向上でき、かつ上記
メモリセルと周辺回路の段差を低減できる。
３００Å程度の膜厚になるまでエッチングし、メモリセ
ル部をホトレジストで覆い、エッチングにより周辺トラ
ンジスタ１０の側面にのみサイドウォール１６を形成
し、前記サイドウォール１６をマスクとして、イオン注
入及び熱拡散により周辺回路ソース高濃度不純物拡散層
１７及び周辺回路ドレイン高濃度不純物拡散層１８を形
成し、素子全体を層間絶縁膜１９で覆い、メモリセルド
レイン高濃度不純物拡散層１２及び周辺回路ドレイン高
濃度不純物拡散層１８上の前記層間絶縁膜１９に開口部
を設けてコンタクト孔２０を形成する。 【効果】 サイドウォールを形成する際のオーバーエッ
チングによるメモリセルのドレインチャージアップをな
くし、ひいてはメモリセルの特性を向上でき、かつ上記
メモリセルと周辺回路の段差を低減できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置及び
その製造方法に関し、特に、電気的に情報の書込及び消
去が可能な半導体記憶装置及びその製造方法に関するも
のである。
その製造方法に関し、特に、電気的に情報の書込及び消
去が可能な半導体記憶装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、電気的に情報の書込及び消去が可能なＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）が知られている。
して、電気的に情報の書込及び消去が可能なＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory）が知られている。
【０００３】従来のＥＥＰＲＯＭについて図４を参照し
ながら説明する。図４は、従来のＥＥＰＲＯＭのメモリ
セル部と周辺回路の断面構造を示す図である。
ながら説明する。図４は、従来のＥＥＰＲＯＭのメモリ
セル部と周辺回路の断面構造を示す図である。
【０００４】図４において、１はシリコン基板、２はフ
ィールド酸化シリコン膜であって、このフィールド酸化
シリコン膜２よりも左側がメモリセル、右側が周辺回路
である。また、３はシリコン基板１上に形成された第１
ゲート酸化膜、４は第１ゲート酸化膜３上に形成された
浮遊ゲート電極、５は浮遊ゲート電極４上に形成された
第２ゲート絶縁膜である。また、６はシリコン基板１上
に形成された周辺ゲート酸化膜、７は第２ゲート絶縁膜
５上に形成されたコントロールゲート電極、８は周辺ゲ
ート酸化膜６上に形成された周辺ゲート電極である。
ィールド酸化シリコン膜であって、このフィールド酸化
シリコン膜２よりも左側がメモリセル、右側が周辺回路
である。また、３はシリコン基板１上に形成された第１
ゲート酸化膜、４は第１ゲート酸化膜３上に形成された
浮遊ゲート電極、５は浮遊ゲート電極４上に形成された
第２ゲート絶縁膜である。また、６はシリコン基板１上
に形成された周辺ゲート酸化膜、７は第２ゲート絶縁膜
５上に形成されたコントロールゲート電極、８は周辺ゲ
ート酸化膜６上に形成された周辺ゲート電極である。
【０００５】また、同図において、９は第１ゲート酸化
膜３、浮遊ゲート電極４、第２ゲート絶縁膜５及びコン
トロールゲート電極７からなるメモリトランジスタ、１
０は周辺ゲート酸化膜６及び周辺ゲート電極８からなる
周辺トランジスタである。
膜３、浮遊ゲート電極４、第２ゲート絶縁膜５及びコン
トロールゲート電極７からなるメモリトランジスタ、１
０は周辺ゲート酸化膜６及び周辺ゲート電極８からなる
周辺トランジスタである。
【０００６】また、同図において、１１はシリコン基板
１と逆導電型の不純物で構成されるメモリセルソース高
濃度不純物拡散層、１２はシリコン基板１と逆導電型の
不純物で構成されるメモリセルドレイン高濃度不純物拡
散層、１３はシリコン基板１と逆導電型の不純物で構成
される周辺回路ソース低濃度不純物拡散層、１４はシリ
コン基板１と逆導電型の不純物で構成される周辺回路ド
レイン低濃度不純物拡散層である。
１と逆導電型の不純物で構成されるメモリセルソース高
濃度不純物拡散層、１２はシリコン基板１と逆導電型の
不純物で構成されるメモリセルドレイン高濃度不純物拡
散層、１３はシリコン基板１と逆導電型の不純物で構成
される周辺回路ソース低濃度不純物拡散層、１４はシリ
コン基板１と逆導電型の不純物で構成される周辺回路ド
レイン低濃度不純物拡散層である。
【０００７】さらに、同図において、１６はメモリトラ
ンジスタ９、周辺トランジスタ１０の側面に形成された
サイドウォール、１７はシリコン基板１と逆導電型の不
純物で構成される周辺回路ソース高濃度不純物拡散層、
１８はシリコン基板１と逆導電型の不純物で構成される
周辺回路ドレイン高濃度不純物拡散層、１９は層間絶縁
膜、２０は層間絶縁膜１９の一部を開孔して得たコンタ
クト孔、２１はコンタクト孔２０を介してメモリセルド
レイン高濃度不純物拡散層１２及び周辺回路ドレイン高
濃度不純物拡散層１８と接続されたアルミ配線、２２は
シリコン基板１上の素子構成領域に形成されたパッシベ
ーション膜である。
ンジスタ９、周辺トランジスタ１０の側面に形成された
サイドウォール、１７はシリコン基板１と逆導電型の不
純物で構成される周辺回路ソース高濃度不純物拡散層、
１８はシリコン基板１と逆導電型の不純物で構成される
周辺回路ドレイン高濃度不純物拡散層、１９は層間絶縁
膜、２０は層間絶縁膜１９の一部を開孔して得たコンタ
クト孔、２１はコンタクト孔２０を介してメモリセルド
レイン高濃度不純物拡散層１２及び周辺回路ドレイン高
濃度不純物拡散層１８と接続されたアルミ配線、２２は
シリコン基板１上の素子構成領域に形成されたパッシベ
ーション膜である。
【０００８】つぎに、前述した従来のＥＥＰＲＯＭの製
造方法について図４から図２２までを参照しながら製造
工程順に説明する。
造方法について図４から図２２までを参照しながら製造
工程順に説明する。
【０００９】まず、図５に示すように、シリコン基板１
上に熱酸化法により５０mm程度の下敷酸化シリコン膜２
４を形成し、上記下敷酸化シリコン膜２４上に１００mm
程度の窒化シリコン膜２５を形成する。その後に、既知
のホトリソグラフィ技術及びエッチング技術を用いて、
上記窒化シリコン膜２５を所望のパターンに加工し、そ
の後に熱酸化技術を用いて７００mm程度のフィールド酸
化シリコン膜２を得る。
上に熱酸化法により５０mm程度の下敷酸化シリコン膜２
４を形成し、上記下敷酸化シリコン膜２４上に１００mm
程度の窒化シリコン膜２５を形成する。その後に、既知
のホトリソグラフィ技術及びエッチング技術を用いて、
上記窒化シリコン膜２５を所望のパターンに加工し、そ
の後に熱酸化技術を用いて７００mm程度のフィールド酸
化シリコン膜２を得る。
【００１０】次に、図６に示すように、上記窒化シリコ
ン膜２５及び下敷酸化シリコン膜２４を除去した後、シ
リコン基板１上に熱酸化技術を用いて１０mm程度の第１
ゲート酸化膜３を形成する。
ン膜２５及び下敷酸化シリコン膜２４を除去した後、シ
リコン基板１上に熱酸化技術を用いて１０mm程度の第１
ゲート酸化膜３を形成する。
【００１１】次に、図７に示すように、第１ゲート酸化
膜３上に浮遊ゲート電極４となる２００mm程度の多結晶
ポリシリコンを形成する。その後、図８示すように、既
知のホトリソグラフィ技術及びエッチング技術を用いて
所望のパターンにより加工する。次に、図９に示すよう
に、３０mm程度の第２ゲート絶縁膜５を形成し、図１０
に示すように、既知のホトリソグラフィ技術及びエッチ
ング技術を用いて周辺回路部の第２ゲート絶縁膜５を除
去する。
膜３上に浮遊ゲート電極４となる２００mm程度の多結晶
ポリシリコンを形成する。その後、図８示すように、既
知のホトリソグラフィ技術及びエッチング技術を用いて
所望のパターンにより加工する。次に、図９に示すよう
に、３０mm程度の第２ゲート絶縁膜５を形成し、図１０
に示すように、既知のホトリソグラフィ技術及びエッチ
ング技術を用いて周辺回路部の第２ゲート絶縁膜５を除
去する。
【００１２】その後、図１１に示すように、２０mm程度
の周辺ゲート酸化膜６を形成し、図１２に示すように、
３００mm程度の多結晶ポリシリコン２６を順次形成す
る。次に、図１３に示すように、既知のホトリソグラフ
ィ技術及びエッチング技術を用いて所望のパターンによ
り加工し、第１ゲート酸化膜３、浮遊ゲート電極４、第
２ゲート絶縁膜５及びコントロールゲート電極７からな
るメモリトランジスタ９と、周辺ゲート酸化膜６及び周
辺ゲート電極８からなる周辺トランジスタ１０とを形成
する。
の周辺ゲート酸化膜６を形成し、図１２に示すように、
３００mm程度の多結晶ポリシリコン２６を順次形成す
る。次に、図１３に示すように、既知のホトリソグラフ
ィ技術及びエッチング技術を用いて所望のパターンによ
り加工し、第１ゲート酸化膜３、浮遊ゲート電極４、第
２ゲート絶縁膜５及びコントロールゲート電極７からな
るメモリトランジスタ９と、周辺ゲート酸化膜６及び周
辺ゲート電極８からなる周辺トランジスタ１０とを形成
する。
【００１３】続いて、図１４に示すように、周辺回路部
をホトレジストで覆い、メモリトランジスタ９をマスク
としてシリコン基板１にＡｓイオンを３×１０15／cm2
程度の条件下でイオン注入してホトレジストを除去す
る。この後、熱拡散技術を用いてイオン注入した不純物
を拡散させることによって、メモリセルソース高濃度不
純物拡散層１１とメモリセルドレイン高濃度拡散層１２
を形成する。
をホトレジストで覆い、メモリトランジスタ９をマスク
としてシリコン基板１にＡｓイオンを３×１０15／cm2
程度の条件下でイオン注入してホトレジストを除去す
る。この後、熱拡散技術を用いてイオン注入した不純物
を拡散させることによって、メモリセルソース高濃度不
純物拡散層１１とメモリセルドレイン高濃度拡散層１２
を形成する。
【００１４】そして今度は、図１５に示すように、メモ
リセル部をホトレジストで覆い、周辺トランジスタ１０
をマスクとしてシリコン基板１にＰイオンを３×１０15
／cm2程度の条件下でイオン注入し、ホトレジストを除
去する。この後、熱拡散技術を用いてイオン注入した不
純物を拡散させることによって、周辺回路ソース低濃度
不純物拡散層１３と周辺回路ドレイン低濃度不純物拡散
層１４を形成する。
リセル部をホトレジストで覆い、周辺トランジスタ１０
をマスクとしてシリコン基板１にＰイオンを３×１０15
／cm2程度の条件下でイオン注入し、ホトレジストを除
去する。この後、熱拡散技術を用いてイオン注入した不
純物を拡散させることによって、周辺回路ソース低濃度
不純物拡散層１３と周辺回路ドレイン低濃度不純物拡散
層１４を形成する。
【００１５】その後、図１６に示すように、サイドウォ
ール１６となる２５０mm程度の絶縁膜を形成し、図１７
に示すように、酸化膜ドライエッチングによりサイドウ
ォール１６を形成する。
ール１６となる２５０mm程度の絶縁膜を形成し、図１７
に示すように、酸化膜ドライエッチングによりサイドウ
ォール１６を形成する。
【００１６】その後、図１８に示すように、メモリセル
部をホトレジストで覆い、サイドウォール１６をマスク
としてシリコン基板１にＡｓイオンを４×１０15／cm2
程度の条件下でイオン注入し、ホトレジストを除去す
る。この後、熱拡散技術を用いてイオン注入した不純物
を拡散させることによって、周辺回路ソース高濃度不純
物拡散層１７と周辺回路ドレイン高濃度不純物拡散層１
８を形成する。このような周辺回路の拡散層構造はＬＤ
Ｄ構造と呼ばれ、ホットエレクトロン効果によるトラン
ジスタの劣化を防ぐのが目的である。メモリセルでは動
作時にホットエレクトロン効果を用いるのでＬＤＤ構造
を使っていない。
部をホトレジストで覆い、サイドウォール１６をマスク
としてシリコン基板１にＡｓイオンを４×１０15／cm2
程度の条件下でイオン注入し、ホトレジストを除去す
る。この後、熱拡散技術を用いてイオン注入した不純物
を拡散させることによって、周辺回路ソース高濃度不純
物拡散層１７と周辺回路ドレイン高濃度不純物拡散層１
８を形成する。このような周辺回路の拡散層構造はＬＤ
Ｄ構造と呼ばれ、ホットエレクトロン効果によるトラン
ジスタの劣化を防ぐのが目的である。メモリセルでは動
作時にホットエレクトロン効果を用いるのでＬＤＤ構造
を使っていない。
【００１７】その後、図１９に示すように、素子全体を
層間絶縁膜１９で覆い、更に図２０に示す通りメモリセ
ルドレイン高濃度不純物拡散層１２及び周辺回路ドレイ
ン高濃度不純物拡散層１８上の層間絶縁膜１９に開口部
を設けコンタクト孔２０とする。その後、図２１に示す
ように、１μｍ程度のアルミ配線２１を形成しメモリセ
ルドレイン高濃度不純物拡散層１２及び周辺回路ドレイ
ン高濃度不純物拡散層１８と導電させる。この後、図４
に示すように、１μｍ程度の素子保護用のパッシベーシ
ョン膜２２を形成しチップが完成する。
層間絶縁膜１９で覆い、更に図２０に示す通りメモリセ
ルドレイン高濃度不純物拡散層１２及び周辺回路ドレイ
ン高濃度不純物拡散層１８上の層間絶縁膜１９に開口部
を設けコンタクト孔２０とする。その後、図２１に示す
ように、１μｍ程度のアルミ配線２１を形成しメモリセ
ルドレイン高濃度不純物拡散層１２及び周辺回路ドレイ
ン高濃度不純物拡散層１８と導電させる。この後、図４
に示すように、１μｍ程度の素子保護用のパッシベーシ
ョン膜２２を形成しチップが完成する。
【００１８】図２２は、図１７に示すサイドウォール１
６形成後のメモリセル部の平面図である。同図におい
て、２はフィールド酸化シリコン膜、９はメモリトラン
ジスタ、１６はサイドウォール、１１はメモリセルソー
ス高濃度不純物拡散層、１２はメモリセルドレイン高濃
度不純物拡散層である。Ａ−Ａ′線の断面が図１７のメ
モリセル部の断面と一致する。
６形成後のメモリセル部の平面図である。同図におい
て、２はフィールド酸化シリコン膜、９はメモリトラン
ジスタ、１６はサイドウォール、１１はメモリセルソー
ス高濃度不純物拡散層、１２はメモリセルドレイン高濃
度不純物拡散層である。Ａ−Ａ′線の断面が図１７のメ
モリセル部の断面と一致する。
【００１９】図２２に示すように、メモリセルドレイン
高濃度不純物拡散層１２はフィールド酸化シリコン膜２
とサイドウォール１６とによって四方が囲まれた、いわ
ば谷状に形成されているので、サイドウォール１６の形
成時の酸化膜ドライエッチングのオーバーエッチングに
よりチャージアップが発生する。また、第１ゲート酸化
膜３は１０mm程度と薄いため、前記のチャージアップに
より破壊等のダメージが起こりやすく、その結果メモリ
トランジスタ９の特性を劣化させてしまうという問題点
があった。
高濃度不純物拡散層１２はフィールド酸化シリコン膜２
とサイドウォール１６とによって四方が囲まれた、いわ
ば谷状に形成されているので、サイドウォール１６の形
成時の酸化膜ドライエッチングのオーバーエッチングに
よりチャージアップが発生する。また、第１ゲート酸化
膜３は１０mm程度と薄いため、前記のチャージアップに
より破壊等のダメージが起こりやすく、その結果メモリ
トランジスタ９の特性を劣化させてしまうという問題点
があった。
【００２０】
【発明が解決しようとする課題】上述したような従来の
ＥＥＰＲＯＭでは、図２２に示すように、メモリセルド
レイン高濃度不純物拡散層１２がフィールド酸化シリコ
ン膜２とサイドウォール１６とによって四方が囲まれ
た、いわば谷状に形成されているので、サイドウォール
１６の形成時の酸化膜ドライエッチングのオーバーエッ
チングによりチャージアップが発生する。また、第１ゲ
ート酸化膜３は１０mm程度と薄いため、前記のチャージ
アップにより破壊等のダメージが起こり易い。その結
果、メモリトランジスタ９の特性を劣化させてしまうと
いう問題点があった。
ＥＥＰＲＯＭでは、図２２に示すように、メモリセルド
レイン高濃度不純物拡散層１２がフィールド酸化シリコ
ン膜２とサイドウォール１６とによって四方が囲まれ
た、いわば谷状に形成されているので、サイドウォール
１６の形成時の酸化膜ドライエッチングのオーバーエッ
チングによりチャージアップが発生する。また、第１ゲ
ート酸化膜３は１０mm程度と薄いため、前記のチャージ
アップにより破壊等のダメージが起こり易い。その結
果、メモリトランジスタ９の特性を劣化させてしまうと
いう問題点があった。
【００２１】この発明は、前述した問題点を解決するた
めになされたもので、チャージアップの発生を防ぎ、ひ
いてはメモリトランジスタの特性の劣化を防止できる半
導体記憶装置及びその製造方法を得ることを目的とす
る。
めになされたもので、チャージアップの発生を防ぎ、ひ
いてはメモリトランジスタの特性の劣化を防止できる半
導体記憶装置及びその製造方法を得ることを目的とす
る。
【００２２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、シリコン基板上のフィールド酸化膜の両側に
形成された、第１ゲート酸化膜、浮遊ゲート電極、第２
ゲート絶縁膜及びコントロールゲート電極からなるメモ
リトランジスタと、周辺ゲート酸化膜及び周辺ゲート電
極からなる周辺トランジスタとを有し、イオン注入及び
熱拡散により前記シリコン基板上に形成されたメモリセ
ルソース高濃度不純物拡散層、メモリセルドレイン高濃
度不純物拡散層、周辺回路ソース低濃度不純物拡散層、
周辺回路ドレイン低濃度不純物拡散層、周辺回路ソース
高濃度不純物拡散層及び周辺回路ドレイン高濃度不純物
拡散層を有する電気的に情報の書込及び消去が可能な半
導体記憶装置において、メモリセル上に当初の第１の所
定の膜厚から第２の所定の膜厚までエッチングにより形
成された絶縁膜と、前記周辺トランジスタの側面にのみ
形成されたサイドウォールとを備えたものである。
憶装置は、シリコン基板上のフィールド酸化膜の両側に
形成された、第１ゲート酸化膜、浮遊ゲート電極、第２
ゲート絶縁膜及びコントロールゲート電極からなるメモ
リトランジスタと、周辺ゲート酸化膜及び周辺ゲート電
極からなる周辺トランジスタとを有し、イオン注入及び
熱拡散により前記シリコン基板上に形成されたメモリセ
ルソース高濃度不純物拡散層、メモリセルドレイン高濃
度不純物拡散層、周辺回路ソース低濃度不純物拡散層、
周辺回路ドレイン低濃度不純物拡散層、周辺回路ソース
高濃度不純物拡散層及び周辺回路ドレイン高濃度不純物
拡散層を有する電気的に情報の書込及び消去が可能な半
導体記憶装置において、メモリセル上に当初の第１の所
定の膜厚から第２の所定の膜厚までエッチングにより形
成された絶縁膜と、前記周辺トランジスタの側面にのみ
形成されたサイドウォールとを備えたものである。
【００２３】また、この発明に係る半導体記憶装置は、
前記絶縁膜の第２の所定の膜厚を、ほぼ３００Åとした
ものである。
前記絶縁膜の第２の所定の膜厚を、ほぼ３００Åとした
ものである。
【００２４】また、この発明に係る半導体記憶装置の製
造方法は、第１ゲート酸化膜、浮遊ゲート電極、第２ゲ
ート絶縁膜及びコントロールゲート電極からなるメモリ
トランジスタと、周辺ゲート酸化膜及び周辺ゲート電極
からなる周辺トランジスタとをシリコン基板上のフィー
ルド酸化膜の両側に形成し、イオン注入及び熱拡散によ
り、前記シリコン基板上にメモリセルソース高濃度不純
物拡散層、メモリセルドレイン高濃度不純物拡散層、周
辺回路ソース低濃度不純物拡散層、及び周辺回路ドレイ
ン低濃度不純物拡散層を形成し、さらに前記シリコン基
板上に第１の所定の膜厚の絶縁膜を形成する電気的に情
報の書込及び消去が可能な半導体記憶装置の製造方法に
おいて、前記第１の所定の膜厚の絶縁膜を第２の所定の
膜厚になるまでエッチングする第１のエッチング工程
と、メモリセル部をホトレジストで覆い、エッチングに
より前記周辺トランジスタの側面にのみサイドウォール
を形成する第２のエッチング工程と、前記サイドウォー
ルをマスクとして、イオン注入及び熱拡散により周辺回
路ソース高濃度不純物拡散層及び周辺回路ドレイン高濃
度不純物拡散層を形成するＬＤＤ工程と、素子全体を層
間絶縁膜で覆い、前記メモリセルドレイン高濃度不純物
拡散層及び前記周辺回路ドレイン高濃度不純物拡散層上
の前記層間絶縁膜に開口部を設けてコンタクト孔とし、
その孔にアルミ配線を形成し、その上にパッシベーショ
ン膜を形成する最終工程とを含むものである。
造方法は、第１ゲート酸化膜、浮遊ゲート電極、第２ゲ
ート絶縁膜及びコントロールゲート電極からなるメモリ
トランジスタと、周辺ゲート酸化膜及び周辺ゲート電極
からなる周辺トランジスタとをシリコン基板上のフィー
ルド酸化膜の両側に形成し、イオン注入及び熱拡散によ
り、前記シリコン基板上にメモリセルソース高濃度不純
物拡散層、メモリセルドレイン高濃度不純物拡散層、周
辺回路ソース低濃度不純物拡散層、及び周辺回路ドレイ
ン低濃度不純物拡散層を形成し、さらに前記シリコン基
板上に第１の所定の膜厚の絶縁膜を形成する電気的に情
報の書込及び消去が可能な半導体記憶装置の製造方法に
おいて、前記第１の所定の膜厚の絶縁膜を第２の所定の
膜厚になるまでエッチングする第１のエッチング工程
と、メモリセル部をホトレジストで覆い、エッチングに
より前記周辺トランジスタの側面にのみサイドウォール
を形成する第２のエッチング工程と、前記サイドウォー
ルをマスクとして、イオン注入及び熱拡散により周辺回
路ソース高濃度不純物拡散層及び周辺回路ドレイン高濃
度不純物拡散層を形成するＬＤＤ工程と、素子全体を層
間絶縁膜で覆い、前記メモリセルドレイン高濃度不純物
拡散層及び前記周辺回路ドレイン高濃度不純物拡散層上
の前記層間絶縁膜に開口部を設けてコンタクト孔とし、
その孔にアルミ配線を形成し、その上にパッシベーショ
ン膜を形成する最終工程とを含むものである。
【００２５】さらに、この発明の半導体記憶装置の製造
方法は、前記絶縁膜の第２の所定の膜厚を、３００Å程
度としたものである。
方法は、前記絶縁膜の第２の所定の膜厚を、３００Å程
度としたものである。
【００２６】
【作用】この発明に係る半導体記憶装置においては、メ
モリセル上に当初の第１の所定の膜厚から第２の所定の
膜厚までエッチングにより形成された絶縁膜と、前記周
辺トランジスタの側面にのみ形成されたサイドウォール
とを備えたので、メモリセルの特性を向上でき、上記メ
モリセルと周辺回路の段差を低減できる。
モリセル上に当初の第１の所定の膜厚から第２の所定の
膜厚までエッチングにより形成された絶縁膜と、前記周
辺トランジスタの側面にのみ形成されたサイドウォール
とを備えたので、メモリセルの特性を向上でき、上記メ
モリセルと周辺回路の段差を低減できる。
【００２７】また、この発明に係る半導体記憶装置にお
いては、前記絶縁膜の第２の所定の膜厚を、ほぼ３００
Åとしたので、メモリセルの特性を向上でき、上記メモ
リセルと周辺回路の段差を最小限にできる。
いては、前記絶縁膜の第２の所定の膜厚を、ほぼ３００
Åとしたので、メモリセルの特性を向上でき、上記メモ
リセルと周辺回路の段差を最小限にできる。
【００２８】また、この発明に係る半導体記憶装置の製
造方法においては、前記第１の所定の膜厚の絶縁膜を第
２の所定の膜厚になるまでエッチングする第１のエッチ
ング工程と、メモリセル部をホトレジストで覆い、エッ
チングにより前記周辺トランジスタの側面にのみサイド
ウォールを形成する第２のエッチング工程と、前記サイ
ドウォールをマスクとして、イオン注入及び熱拡散によ
り周辺回路ソース高濃度不純物拡散層及び周辺回路ドレ
イン高濃度不純物拡散層を形成するＬＤＤ工程と、素子
全体を層間絶縁膜で覆い、前記メモリセルドレイン高濃
度不純物拡散層及び前記周辺回路ドレイン高濃度不純物
拡散層上の前記層間絶縁膜に開口部を設けてコンタクト
孔とし、その孔にアルミ配線を形成し、その上にパッシ
ベーション膜を形成する最終工程とを含むので、サイド
ウォールを形成する際のオーバーエッチングによるメモ
リセルのドレインチャージアップの発生を防ぎ、このチ
ャージアップによる第１ゲート酸化膜へのダメージをな
くし、ひいてはメモリセルの特性を向上でき、かつ上記
メモリセルと周辺回路の段差を低減できる。
造方法においては、前記第１の所定の膜厚の絶縁膜を第
２の所定の膜厚になるまでエッチングする第１のエッチ
ング工程と、メモリセル部をホトレジストで覆い、エッ
チングにより前記周辺トランジスタの側面にのみサイド
ウォールを形成する第２のエッチング工程と、前記サイ
ドウォールをマスクとして、イオン注入及び熱拡散によ
り周辺回路ソース高濃度不純物拡散層及び周辺回路ドレ
イン高濃度不純物拡散層を形成するＬＤＤ工程と、素子
全体を層間絶縁膜で覆い、前記メモリセルドレイン高濃
度不純物拡散層及び前記周辺回路ドレイン高濃度不純物
拡散層上の前記層間絶縁膜に開口部を設けてコンタクト
孔とし、その孔にアルミ配線を形成し、その上にパッシ
ベーション膜を形成する最終工程とを含むので、サイド
ウォールを形成する際のオーバーエッチングによるメモ
リセルのドレインチャージアップの発生を防ぎ、このチ
ャージアップによる第１ゲート酸化膜へのダメージをな
くし、ひいてはメモリセルの特性を向上でき、かつ上記
メモリセルと周辺回路の段差を低減できる。
【００２９】さらに、この発明の半導体記憶装置の製造
方法においては、前記絶縁膜の第２の所定の膜厚を、ほ
ぼ３００Åとしたので、半導体記憶装置のメモリセルの
特性を向上でき、上記メモリセルと周辺回路の段差を最
小限にできる。
方法においては、前記絶縁膜の第２の所定の膜厚を、ほ
ぼ３００Åとしたので、半導体記憶装置のメモリセルの
特性を向上でき、上記メモリセルと周辺回路の段差を最
小限にできる。
【００３０】
実施例１．以下、この発明の一実施例について図１、図
２及び図３を参照しながら説明する。図１は、この発明
の一実施例に係るＥＥＰＲＯＭの断面構造を示す図であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
２及び図３を参照しながら説明する。図１は、この発明
の一実施例に係るＥＥＰＲＯＭの断面構造を示す図であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。
【００３１】図１において、１はシリコン基板、２はフ
ィールド酸化シリコン膜であって、このフィールド酸化
シリコン膜２より左側がメモリセル部、右側が周辺回路
部である。３はシリコン基板１上に形成された第１ゲー
ト酸化膜、４は第１ゲート酸化膜３上に形成された浮遊
ゲート電極、５は浮遊ゲート電極４上に形成された第２
ゲート絶縁膜である。また、６はシリコン基板１上に形
成された周辺ゲート酸化膜、７は第２ゲート絶縁膜５上
に形成されたコントロールゲート電極、８は周辺ゲート
酸化膜６上に形成された周辺ゲート電極である。
ィールド酸化シリコン膜であって、このフィールド酸化
シリコン膜２より左側がメモリセル部、右側が周辺回路
部である。３はシリコン基板１上に形成された第１ゲー
ト酸化膜、４は第１ゲート酸化膜３上に形成された浮遊
ゲート電極、５は浮遊ゲート電極４上に形成された第２
ゲート絶縁膜である。また、６はシリコン基板１上に形
成された周辺ゲート酸化膜、７は第２ゲート絶縁膜５上
に形成されたコントロールゲート電極、８は周辺ゲート
酸化膜６上に形成された周辺ゲート電極である。
【００３２】また、同図において、９は第１ゲート酸化
膜３、浮遊ゲート電極４、第２ゲート絶縁膜５及びコン
トロールゲート電極７からなるメモリトランジスタ、１
０は周辺ゲート酸化膜６及び周辺ゲート電極８からなる
周辺トランジスタである。
膜３、浮遊ゲート電極４、第２ゲート絶縁膜５及びコン
トロールゲート電極７からなるメモリトランジスタ、１
０は周辺ゲート酸化膜６及び周辺ゲート電極８からなる
周辺トランジスタである。
【００３３】また、同図において、１１はシリコン基板
１と逆導電型の不純物で構成されるメモリセルソース高
濃度不純物拡散層、１２はシリコン基板１と逆導電型の
不純物で構成されるメモリセルドレイン高濃度不純物拡
散層である。また、１３はシリコン基板１と逆導電型の
不純物で構成される周辺回路ソース低濃度不純物拡散
層、１４はシリコン基板１と逆導電型の不純物で構成さ
れる周辺回路ドレイン低濃度不純物拡散層である。
１と逆導電型の不純物で構成されるメモリセルソース高
濃度不純物拡散層、１２はシリコン基板１と逆導電型の
不純物で構成されるメモリセルドレイン高濃度不純物拡
散層である。また、１３はシリコン基板１と逆導電型の
不純物で構成される周辺回路ソース低濃度不純物拡散
層、１４はシリコン基板１と逆導電型の不純物で構成さ
れる周辺回路ドレイン低濃度不純物拡散層である。
【００３４】また、同図において、２３はメモリセル上
に形成された絶縁膜、１６は周辺トランジスタ１０の側
面に形成されたサイドウォール、１７はシリコン基板１
と逆導電型の不純物で構成される周辺回路ソース高濃度
不純物拡散層、１８はシリコン基板１と逆導電型の不純
物で構成される周辺回路ドレイン高濃度不純物拡散層、
１９は層間絶縁膜、２０は層間絶縁膜１９の一部を開孔
して得たコンタクト孔、２１はコンタクト孔２０を介し
てメモリセルドレイン高濃度不純物拡散層１２及び周辺
回路ドレイン高濃度不純物拡散層１８と接続されたアル
ミ配線、２２はシリコン基板１上の素子構成領域に形成
されたパッシベーション膜である。
に形成された絶縁膜、１６は周辺トランジスタ１０の側
面に形成されたサイドウォール、１７はシリコン基板１
と逆導電型の不純物で構成される周辺回路ソース高濃度
不純物拡散層、１８はシリコン基板１と逆導電型の不純
物で構成される周辺回路ドレイン高濃度不純物拡散層、
１９は層間絶縁膜、２０は層間絶縁膜１９の一部を開孔
して得たコンタクト孔、２１はコンタクト孔２０を介し
てメモリセルドレイン高濃度不純物拡散層１２及び周辺
回路ドレイン高濃度不純物拡散層１８と接続されたアル
ミ配線、２２はシリコン基板１上の素子構成領域に形成
されたパッシベーション膜である。
【００３５】つぎに、この一実施例に係るＥＥＰＲＯＭ
の製造プロセスについて図１〜図３を参照しながら説明
する。図２及び図３は、この発明の一実施例に係るＥＥ
ＰＲＯＭの製造プロセスを示す断面図である。
の製造プロセスについて図１〜図３を参照しながら説明
する。図２及び図３は、この発明の一実施例に係るＥＥ
ＰＲＯＭの製造プロセスを示す断面図である。
【００３６】まず、従来のＥＥＰＲＯＭの製造方法と同
様に、図５から図１６まで形成する。この後、図２に示
すように、酸化膜ドライエッチングにより、当初、膜厚
が２０００Å〜３０００Å程度あった絶縁膜２３を残膜
３００Å程度になるまでエッチングする。その理由は、
メモリセルと周辺回路の境目の段差をできるだけ小さく
し、かつチャージアップの発生を防ぐ膜厚だからであ
る。そして、図３に示すように、メモリセル部をホトレ
ジストで覆い、酸化膜ドライエッチングにより周辺トラ
ンジスタ１０の側面にのみサイドウォール１６を形成
し、ホトレジストを除去する。
様に、図５から図１６まで形成する。この後、図２に示
すように、酸化膜ドライエッチングにより、当初、膜厚
が２０００Å〜３０００Å程度あった絶縁膜２３を残膜
３００Å程度になるまでエッチングする。その理由は、
メモリセルと周辺回路の境目の段差をできるだけ小さく
し、かつチャージアップの発生を防ぐ膜厚だからであ
る。そして、図３に示すように、メモリセル部をホトレ
ジストで覆い、酸化膜ドライエッチングにより周辺トラ
ンジスタ１０の側面にのみサイドウォール１６を形成
し、ホトレジストを除去する。
【００３７】この時に、メモリセル部はエッチングされ
ないので、オーバーエッチングによるメモリセルドレイ
ン高濃度不純物拡散層１２のチャージアップ及びこれに
起因する第１ゲート酸化膜３へのダメージを防ぐことが
できる。
ないので、オーバーエッチングによるメモリセルドレイ
ン高濃度不純物拡散層１２のチャージアップ及びこれに
起因する第１ゲート酸化膜３へのダメージを防ぐことが
できる。
【００３８】以下、従来のＥＥＰＲＯＭの製造方法を示
す図１８以降と同様のプロセスである。メモリセル部を
ホトレジストで覆いサイドウォール１６をマスクとして
シリコン基板１にＡｓイオンを４×１０15／cm2程度の
条件下でイオン注入し、ホトレジストを除去する。この
後、熱拡散技術を用いてイオン注入した不純物を拡散さ
せることによって周辺回路ソース高濃度不純物拡散層１
７と周辺回路ドレイン高濃度不純物拡散層１８を形成す
る。
す図１８以降と同様のプロセスである。メモリセル部を
ホトレジストで覆いサイドウォール１６をマスクとして
シリコン基板１にＡｓイオンを４×１０15／cm2程度の
条件下でイオン注入し、ホトレジストを除去する。この
後、熱拡散技術を用いてイオン注入した不純物を拡散さ
せることによって周辺回路ソース高濃度不純物拡散層１
７と周辺回路ドレイン高濃度不純物拡散層１８を形成す
る。
【００３９】その後、素子全体を層間絶縁膜１９で覆
い、更にメモリセルドレイン高濃度不純物拡散層１２及
び周辺回路ドレイン高濃度不純物拡散層１８上の層間絶
縁膜１９に開口部を設けコンタクト孔２０とする。その
後、１０００mm程度のアルミ配線２１を形成し、メモリ
セルドレイン高濃度不純物拡散層１２及び周辺回路ドレ
イン高濃度不純物拡散層１８と導電させる。この後、図
１に示すように、１０００mm程度の素子保護用のパッシ
ベーション膜２２を形成してチップが完了する。
い、更にメモリセルドレイン高濃度不純物拡散層１２及
び周辺回路ドレイン高濃度不純物拡散層１８上の層間絶
縁膜１９に開口部を設けコンタクト孔２０とする。その
後、１０００mm程度のアルミ配線２１を形成し、メモリ
セルドレイン高濃度不純物拡散層１２及び周辺回路ドレ
イン高濃度不純物拡散層１８と導電させる。この後、図
１に示すように、１０００mm程度の素子保護用のパッシ
ベーション膜２２を形成してチップが完了する。
【００４０】この実施例１では、メモリセルのサイドウ
ォールを形成しないので、酸化膜ドライエッチングのオ
ーバーエッチングによるメモリセルのチャージアップが
発生しないため、これによる第１ゲート酸化膜３への破
壊等のダメージがなくなり、メモリセル特性の劣化を防
ぐことができる。また、メモリセルと周辺回路の境目の
段差をできるだけ小さくしたため、平坦性を上げること
ができる。
ォールを形成しないので、酸化膜ドライエッチングのオ
ーバーエッチングによるメモリセルのチャージアップが
発生しないため、これによる第１ゲート酸化膜３への破
壊等のダメージがなくなり、メモリセル特性の劣化を防
ぐことができる。また、メモリセルと周辺回路の境目の
段差をできるだけ小さくしたため、平坦性を上げること
ができる。
【００４１】
【発明の効果】この発明に係る半導体記憶装置は、以上
説明したとおり、メモリセル上に当初の第１の所定の膜
厚から第２の所定の膜厚までエッチングにより形成され
た絶縁膜と、前記周辺トランジスタの側面にのみ形成さ
れたサイドウォールとを備えたので、メモリセルの特性
を向上でき、上記メモリセルと周辺回路の段差を低減で
きるという効果を奏する。
説明したとおり、メモリセル上に当初の第１の所定の膜
厚から第２の所定の膜厚までエッチングにより形成され
た絶縁膜と、前記周辺トランジスタの側面にのみ形成さ
れたサイドウォールとを備えたので、メモリセルの特性
を向上でき、上記メモリセルと周辺回路の段差を低減で
きるという効果を奏する。
【００４２】また、この発明に係る半導体記憶装置は、
以上説明したとおり、前記絶縁膜の第２の所定の膜厚
を、ほぼ３００Åとしたので、メモリセルの特性を向上
でき、上記メモリセルと周辺回路の段差を最小限にでき
るという効果を奏する。
以上説明したとおり、前記絶縁膜の第２の所定の膜厚
を、ほぼ３００Åとしたので、メモリセルの特性を向上
でき、上記メモリセルと周辺回路の段差を最小限にでき
るという効果を奏する。
【００４３】また、この発明に係る半導体記憶装置の製
造方法は、以上説明したとおり、前記第１の所定の膜厚
の絶縁膜を第２の所定の膜厚になるまでエッチングする
第１のエッチング工程と、メモリセル部をホトレジスト
で覆い、エッチングにより前記周辺トランジスタの側面
にのみサイドウォールを形成する第２のエッチング工程
と、前記サイドウォールをマスクとして、イオン注入及
び熱拡散により周辺回路ソース高濃度不純物拡散層及び
周辺回路ドレイン高濃度不純物拡散層を形成するＬＤＤ
工程と、素子全体を層間絶縁膜で覆い、前記メモリセル
ドレイン高濃度不純物拡散層及び前記周辺回路ドレイン
高濃度不純物拡散層上の前記層間絶縁膜に開口部を設け
てコンタクト孔とし、その孔にアルミ配線を形成し、そ
の上にパッシベーション膜を形成する最終工程とを含む
ので、サイドウォールを形成する際のオーバーエッチン
グによるメモリセルのドレインチャージアップの発生を
防ぎ、このチャージアップによる第１ゲート酸化膜への
ダメージをなくし、ひいてはメモリセルの特性を向上で
き、かつ上記メモリセルと周辺回路の段差を低減できる
という効果を奏する。
造方法は、以上説明したとおり、前記第１の所定の膜厚
の絶縁膜を第２の所定の膜厚になるまでエッチングする
第１のエッチング工程と、メモリセル部をホトレジスト
で覆い、エッチングにより前記周辺トランジスタの側面
にのみサイドウォールを形成する第２のエッチング工程
と、前記サイドウォールをマスクとして、イオン注入及
び熱拡散により周辺回路ソース高濃度不純物拡散層及び
周辺回路ドレイン高濃度不純物拡散層を形成するＬＤＤ
工程と、素子全体を層間絶縁膜で覆い、前記メモリセル
ドレイン高濃度不純物拡散層及び前記周辺回路ドレイン
高濃度不純物拡散層上の前記層間絶縁膜に開口部を設け
てコンタクト孔とし、その孔にアルミ配線を形成し、そ
の上にパッシベーション膜を形成する最終工程とを含む
ので、サイドウォールを形成する際のオーバーエッチン
グによるメモリセルのドレインチャージアップの発生を
防ぎ、このチャージアップによる第１ゲート酸化膜への
ダメージをなくし、ひいてはメモリセルの特性を向上で
き、かつ上記メモリセルと周辺回路の段差を低減できる
という効果を奏する。
【００４４】さらに、この発明の半導体記憶装置の製造
方法は、以上説明したとおり、前記絶縁膜の第２の所定
の膜厚を、ほぼ３００Åとしたので、半導体記憶装置の
メモリセルの特性を向上でき、上記メモリセルと周辺回
路の段差を最小限にできるという効果を奏する。
方法は、以上説明したとおり、前記絶縁膜の第２の所定
の膜厚を、ほぼ３００Åとしたので、半導体記憶装置の
メモリセルの特性を向上でき、上記メモリセルと周辺回
路の段差を最小限にできるという効果を奏する。
【図１】 この発明の実施例１に係るＥＥＰＲＯＭの断
面構造を示す図である。
面構造を示す図である。
【図２】 この発明の実施例１の製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図３】 この発明の実施例１の製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図４】 従来のＥＥＰＲＯＭの断面構造を示す図であ
る。
る。
【図５】 従来のＥＥＰＲＯＭの製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図６】 従来のＥＥＰＲＯＭの製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図７】 従来のＥＥＰＲＯＭの製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図８】 従来のＥＥＰＲＯＭの製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図９】 従来のＥＥＰＲＯＭの製造プロセスを説明す
るための断面構造図である。
るための断面構造図である。
【図１０】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１１】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１２】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１３】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１４】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１５】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１６】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１７】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１８】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図１９】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図２０】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図２１】 従来のＥＥＰＲＯＭの製造プロセスを説明
するための断面構造図である。
するための断面構造図である。
【図２２】 図１７に示すメモリセル部の平面を示す図
である。
である。
１ シリコン基板、２ フィールド酸化シリコン膜、３
第１ゲート酸化膜、４ 浮遊ゲート電極、５ 第２ゲ
ート絶縁膜、６ 周辺ゲート酸化膜、７ コントロール
ゲート電極、８ 周辺ゲート電極、９ メモリトランジ
スタ、１０ 周辺トランジスタ、１１ メモリセルソー
ス高濃度不純物拡散層、１２ メモリセルドレイン高濃
度不純物拡散層、１３ 周辺回路ソース低濃度不純物拡
散層、１４ 周辺回路ドレイン低濃度不純物拡散層、１
６ サイドウォール、１７ 周辺回路ソース高濃度不純
物拡散層、１８ 周辺回路ドレイン高濃度不純物拡散
層、１９ 層間絶縁膜、２０ コンタクト孔、２１ ア
ルミ配線、２２ パッシベーション膜、２３ 絶縁膜。
第１ゲート酸化膜、４ 浮遊ゲート電極、５ 第２ゲ
ート絶縁膜、６ 周辺ゲート酸化膜、７ コントロール
ゲート電極、８ 周辺ゲート電極、９ メモリトランジ
スタ、１０ 周辺トランジスタ、１１ メモリセルソー
ス高濃度不純物拡散層、１２ メモリセルドレイン高濃
度不純物拡散層、１３ 周辺回路ソース低濃度不純物拡
散層、１４ 周辺回路ドレイン低濃度不純物拡散層、１
６ サイドウォール、１７ 周辺回路ソース高濃度不純
物拡散層、１８ 周辺回路ドレイン高濃度不純物拡散
層、１９ 層間絶縁膜、２０ コンタクト孔、２１ ア
ルミ配線、２２ パッシベーション膜、２３ 絶縁膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 21/302 Ｊ 29/78 ３７１
Claims (4)
- 【請求項１】 シリコン基板上のフィールド酸化膜の両
側に形成された、第１ゲート酸化膜、浮遊ゲート電極、
第２ゲート絶縁膜及びコントロールゲート電極からなる
メモリトランジスタと、周辺ゲート酸化膜及び周辺ゲー
ト電極からなる周辺トランジスタとを有し、イオン注入
及び熱拡散により前記シリコン基板上に形成されたメモ
リセルソース高濃度不純物拡散層、メモリセルドレイン
高濃度不純物拡散層、周辺回路ソース低濃度不純物拡散
層、周辺回路ドレイン低濃度不純物拡散層、周辺回路ソ
ース高濃度不純物拡散層及び周辺回路ドレイン高濃度不
純物拡散層を有する電気的に情報の書込及び消去が可能
な半導体記憶装置において、メモリセル上に当初の第１
の所定の膜厚から第２の所定の膜厚までエッチングによ
り形成された絶縁膜、並びに前記周辺トランジスタの側
面にのみ形成されたサイドウォールを備えたことを特徴
とする半導体記憶装置。 - 【請求項２】 前記絶縁膜の第２の所定の膜厚は、ほぼ
３００Åであることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 第１ゲート酸化膜、浮遊ゲート電極、第
２ゲート絶縁膜及びコントロールゲート電極からなるメ
モリトランジスタと、周辺ゲート酸化膜及び周辺ゲート
電極からなる周辺トランジスタとをシリコン基板上のフ
ィールド酸化膜の両側に形成し、イオン注入及び熱拡散
により、前記シリコン基板上にメモリセルソース高濃度
不純物拡散層、メモリセルドレイン高濃度不純物拡散
層、周辺回路ソース低濃度不純物拡散層、及び周辺回路
ドレイン低濃度不純物拡散層を形成し、さらに前記シリ
コン基板上に第１の所定の膜厚の絶縁膜を形成する電気
的に情報の書込及び消去が可能な半導体記憶装置の製造
方法において、前記第１の所定の膜厚の絶縁膜を第２の
所定の膜厚になるまでエッチングする第１のエッチング
工程、メモリセル部をホトレジストで覆い、エッチング
により前記周辺トランジスタの側面にのみサイドウォー
ルを形成する第２のエッチング工程、前記サイドウォー
ルをマスクとして、イオン注入及び熱拡散により周辺回
路ソース高濃度不純物拡散層及び周辺回路ドレイン高濃
度不純物拡散層を形成するＬＤＤ工程、並びに素子全体
を層間絶縁膜で覆い、前記メモリセルドレイン高濃度不
純物拡散層及び前記周辺回路ドレイン高濃度不純物拡散
層上の前記層間絶縁膜に開口部を設けてコンタクト孔と
し、その孔にアルミ配線を形成し、その上にパッシベー
ション膜を形成する最終工程を含むことを特徴とする半
導体記憶装置の製造方法。 - 【請求項４】 前記絶縁膜の第２の所定の膜厚は、ほぼ
３００Åであることを特徴とする請求項３記載の半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295052A JPH08153860A (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6295052A JPH08153860A (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153860A true JPH08153860A (ja) | 1996-06-11 |
Family
ID=17815703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6295052A Pending JPH08153860A (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153860A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063021A (ko) * | 1999-12-21 | 2001-07-09 | 윤종용 | 불휘발성 반도체 메모리소자 및 그 제조방법 |
| US6555868B2 (en) | 2000-07-12 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2003152164A (ja) * | 2001-08-10 | 2003-05-23 | Hynix Semiconductor America Inc | 多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法 |
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| EP1526568A1 (en) * | 2003-10-22 | 2005-04-27 | STMicroelectronics S.r.l. | Sealing method for electronic devices formed on a common semiconductor substrate and corresponding circuit structure |
| US10056315B2 (en) | 2016-09-02 | 2018-08-21 | Toshiba Memory Corporation | Semiconductor device |
-
1994
- 1994-11-29 JP JP6295052A patent/JPH08153860A/ja active Pending
Cited By (8)
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