JPH0815392A - テストモード設定回路 - Google Patents
テストモード設定回路Info
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- JPH0815392A JPH0815392A JP6144766A JP14476694A JPH0815392A JP H0815392 A JPH0815392 A JP H0815392A JP 6144766 A JP6144766 A JP 6144766A JP 14476694 A JP14476694 A JP 14476694A JP H0815392 A JPH0815392 A JP H0815392A
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- test mode
- mode setting
- counting
- flip
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【目的】 多機能なＬＳＩにおいて、多様化した内部機
能ブロックのテストモード制御を一つの外部端子から行
なう。 【構成】 通常動作時にも使用する外部クロック信号お
よびリセット信号を共用して、専用の外部入力端子から
の主制御信号により、非同期方式の計数部であるＪＫフ
リップフロップ１１〜１４で計数を行ない、テストモー
ド設定コードを発生する。このテストモード設定コード
は、テストモードデコード部１５でデコードされて、任
意のテストモード制御信号Ｔ1 〜Ｔ16を出力する。これ
らの制御は、テストパターンとして容易に与えることが
できる。計数部は、リプルキャリー同期方式としたり、
並列キャリー同期方式としてもよい。
能ブロックのテストモード制御を一つの外部端子から行
なう。 【構成】 通常動作時にも使用する外部クロック信号お
よびリセット信号を共用して、専用の外部入力端子から
の主制御信号により、非同期方式の計数部であるＪＫフ
リップフロップ１１〜１４で計数を行ない、テストモー
ド設定コードを発生する。このテストモード設定コード
は、テストモードデコード部１５でデコードされて、任
意のテストモード制御信号Ｔ1 〜Ｔ16を出力する。これ
らの制御は、テストパターンとして容易に与えることが
できる。計数部は、リプルキャリー同期方式としたり、
並列キャリー同期方式としてもよい。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（large scale
integrated circuit) のテストを実行するにあたり、Ｌ
ＳＩ内部にテストモード設定回路を設け、テストモード
の切り換えを外部端子から行なえるようにしたＬＳＩの
テストモード設定回路に関するものである。
integrated circuit) のテストを実行するにあたり、Ｌ
ＳＩ内部にテストモード設定回路を設け、テストモード
の切り換えを外部端子から行なえるようにしたＬＳＩの
テストモード設定回路に関するものである。
【０００２】
【従来の技術】近年のＬＳＩ開発において、従来は複数
のＬＳＩで構成されていた電子機器が部品数の削減とい
う要求により漸次一つに統合されて、ＬＳＩが多機能化
する傾向にある。このように多機能化されたＬＳＩを外
部端子からテストする場合、通常動作時の端子とは別
に、内部の機能ブロック毎に適宜外部端子を割り当てる
必要があり、その端子制御のためのテストモードを設定
していた。
のＬＳＩで構成されていた電子機器が部品数の削減とい
う要求により漸次一つに統合されて、ＬＳＩが多機能化
する傾向にある。このように多機能化されたＬＳＩを外
部端子からテストする場合、通常動作時の端子とは別
に、内部の機能ブロック毎に適宜外部端子を割り当てる
必要があり、その端子制御のためのテストモードを設定
していた。
【０００３】
【発明が解決しようとする課題】しかしながら、テスト
モードが増加するとモード設定のために必要な外部端子
数も増加し、限られた外部端子の有効利用の点で不都合
である。例えば、テストモードが８種までのときは、制
御用外部端子数は３端子必要であり、またテストモード
が１６種までのときは、制御用外部端子数は４端子必要
である。
モードが増加するとモード設定のために必要な外部端子
数も増加し、限られた外部端子の有効利用の点で不都合
である。例えば、テストモードが８種までのときは、制
御用外部端子数は３端子必要であり、またテストモード
が１６種までのときは、制御用外部端子数は４端子必要
である。
【０００４】図５にテストモードが１６種までのときの
従来の回路構成を示す。３１〜３４は、テストモード制
御用外部端子であり、この入力信号Ｃ1 〜Ｃ4 は、テス
トモードデコード部３５でＴ1 〜Ｔ16の１６種のテスト
モード制御信号を発生する。
従来の回路構成を示す。３１〜３４は、テストモード制
御用外部端子であり、この入力信号Ｃ1 〜Ｃ4 は、テス
トモードデコード部３５でＴ1 〜Ｔ16の１６種のテスト
モード制御信号を発生する。
【０００５】また、図６に示されるように、テストモー
ド制御用外部端子４６からシリアル制御信号Ｃ0 を与え
て、ＬＳＩ内部に設けたシフトレジスタ４１〜４４によ
ってテストモードを切り換える方式では、シフトレジス
タのデータシフト用にクロック端子４７を設けてｃｌｏ
ｃｋ信号を与え、それに合わせてＣ0 を制御し、各シフ
トレジスタ４１〜４４からの計数値をテストモードデコ
ード部４５でデコードしてテストモード制御信号Ｔ1 〜
Ｔ16を発生する。図７の波形図の例では、フェーズに
おいてｃｌｏｃｋを停止し、それに合わせてＣ0 を制御
することで、Ｔ A 、ＴB 、ＴC 、ＴD にそれぞれＬ、
Ｈ、Ｌ、Ｈを出力する場合を示している。
ド制御用外部端子４６からシリアル制御信号Ｃ0 を与え
て、ＬＳＩ内部に設けたシフトレジスタ４１〜４４によ
ってテストモードを切り換える方式では、シフトレジス
タのデータシフト用にクロック端子４７を設けてｃｌｏ
ｃｋ信号を与え、それに合わせてＣ0 を制御し、各シフ
トレジスタ４１〜４４からの計数値をテストモードデコ
ード部４５でデコードしてテストモード制御信号Ｔ1 〜
Ｔ16を発生する。図７の波形図の例では、フェーズに
おいてｃｌｏｃｋを停止し、それに合わせてＣ0 を制御
することで、Ｔ A 、ＴB 、ＴC 、ＴD にそれぞれＬ、
Ｈ、Ｌ、Ｈを出力する場合を示している。
【０００６】もう一つ、従来のテストモード設定回路を
図８に示す。回路構成が４ビット計数部５１、５２、５
３をｎ段シリアルに接続したものとなっている。そして
外部入力端子５５からの制御信号Ｃ0 およびリセット端
子５６からのＲＥＳＥＴ信号によって計数部５１〜５３
を制御し、計数値はテストデコード部５４によってデコ
ードされてテストモード制御信号Ｔ1 〜Ｔ16を発生す
る。この方式では、外部制御信号Ｃ0 によりクロックパ
ルスを与える毎に計数値を上げ、所望のテストモードを
設定するのだが、例えば計数部の段数を２段とすると
き、デコード部５４への入力信号ＴA 、ＴB 、ＴC 、Ｔ
D をそれぞれＬ、Ｌ、Ｌ、Ｈに設定する場合は、クロッ
クパルスを１２８回も与える必要がある。そして、テス
トモードの保持は、例えばＴD がＨのデコード値で制御
されるテストモードの場合、クロックパルスの入力回数
が１２８〜２５６回の間に限定される。つまり、クロッ
クパルスを与える回数でテストモードを次々と変えて、
様々なテストを一つのテストパターンで行なうことが可
能である。しかしながら、このことはテストモードの保
持の期間に制約を受け、テストの自由度が少なくなるこ
とを意味する。また、現在のＬＳＩテスターで与えるこ
とができるテストパターンの容量には制限があり、ＬＳ
Ｉの全てのテストを行なうためには、テストパターンを
何本かに分ける必要がある。一本のテストパターンで、
複数の内部機能ブロックを次々に変えて、各ブロックの
テストを少しずつ行なうこのテスト方式の場合も、複数
本のテストパターンを実行する必要がある。
図８に示す。回路構成が４ビット計数部５１、５２、５
３をｎ段シリアルに接続したものとなっている。そして
外部入力端子５５からの制御信号Ｃ0 およびリセット端
子５６からのＲＥＳＥＴ信号によって計数部５１〜５３
を制御し、計数値はテストデコード部５４によってデコ
ードされてテストモード制御信号Ｔ1 〜Ｔ16を発生す
る。この方式では、外部制御信号Ｃ0 によりクロックパ
ルスを与える毎に計数値を上げ、所望のテストモードを
設定するのだが、例えば計数部の段数を２段とすると
き、デコード部５４への入力信号ＴA 、ＴB 、ＴC 、Ｔ
D をそれぞれＬ、Ｌ、Ｌ、Ｈに設定する場合は、クロッ
クパルスを１２８回も与える必要がある。そして、テス
トモードの保持は、例えばＴD がＨのデコード値で制御
されるテストモードの場合、クロックパルスの入力回数
が１２８〜２５６回の間に限定される。つまり、クロッ
クパルスを与える回数でテストモードを次々と変えて、
様々なテストを一つのテストパターンで行なうことが可
能である。しかしながら、このことはテストモードの保
持の期間に制約を受け、テストの自由度が少なくなるこ
とを意味する。また、現在のＬＳＩテスターで与えるこ
とができるテストパターンの容量には制限があり、ＬＳ
Ｉの全てのテストを行なうためには、テストパターンを
何本かに分ける必要がある。一本のテストパターンで、
複数の内部機能ブロックを次々に変えて、各ブロックの
テストを少しずつ行なうこのテスト方式の場合も、複数
本のテストパターンを実行する必要がある。
【０００７】本発明は、このような従来の問題を解決す
るもので、テストモード数の増加によるテストモード切
り換えに必要となる外部端子数の増加を抑え、限られた
外部端子の有効利用を図ることのできるテストモード設
定回路を提供することを目的とする。
るもので、テストモード数の増加によるテストモード切
り換えに必要となる外部端子数の増加を抑え、限られた
外部端子の有効利用を図ることのできるテストモード設
定回路を提供することを目的とする。
【０００８】本発明はまた、従来のシリアルにテストモ
ード設定データを与える方式と比べて、シフトレジスタ
用クロック端子を別に設ける必要のないテストモード設
定回路を提供することを目的とする。
ード設定データを与える方式と比べて、シフトレジスタ
用クロック端子を別に設ける必要のないテストモード設
定回路を提供することを目的とする。
【０００９】本発明はまた、計数部をｎ段設けるテスト
モード設定方式に比べて、テストモード設定回路の簡易
化およびテストモード設定方法の容易化を実現すること
のできるテストモード設定回路を提供することを目的と
する。
モード設定方式に比べて、テストモード設定回路の簡易
化およびテストモード設定方法の容易化を実現すること
のできるテストモード設定回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＬＳＩのテストモードを切り換えるため
に従来は外部端子から直接信号を与えていたものを、Ｌ
ＳＩの内部にテストモード制御信号を発生する回路を設
け、その制御回路の動作クロックおよびリセット信号を
それぞれＬＳＩ通常動作クロックおよびリセット信号と
共用することで、テストモードの設定をただ一つの外部
端子からの制御信号によって行なえるようにしたもので
ある。
に、本発明は、ＬＳＩのテストモードを切り換えるため
に従来は外部端子から直接信号を与えていたものを、Ｌ
ＳＩの内部にテストモード制御信号を発生する回路を設
け、その制御回路の動作クロックおよびリセット信号を
それぞれＬＳＩ通常動作クロックおよびリセット信号と
共用することで、テストモードの設定をただ一つの外部
端子からの制御信号によって行なえるようにしたもので
ある。
【００１１】
【作用】したがって本発明によれば、ＬＳＩの内部にテ
ストモード制御信号発生回路を設けてそれを制御するこ
とで、ＬＳＩがより多機能化することによるテストモー
ド数の増加によっても、ＬＳＩの外部端子にテストモー
ドの設定用に割り当てられる専用端子数をただ一つの端
子に抑えることが可能となり、外部端子数の増加を抑え
ることができる。これにより、ＬＳＩ外部端子割当の余
裕度が増え、テストの自由度が大きくなり、テスト設計
の容易化に寄与することとなり、また外形寸法の縮小化
にも寄与することができる。
ストモード制御信号発生回路を設けてそれを制御するこ
とで、ＬＳＩがより多機能化することによるテストモー
ド数の増加によっても、ＬＳＩの外部端子にテストモー
ドの設定用に割り当てられる専用端子数をただ一つの端
子に抑えることが可能となり、外部端子数の増加を抑え
ることができる。これにより、ＬＳＩ外部端子割当の余
裕度が増え、テストの自由度が大きくなり、テスト設計
の容易化に寄与することとなり、また外形寸法の縮小化
にも寄与することができる。
【００１２】また本発明によれば、テストモード制御信
号の発生を制御するテストモード制御用外部端子によ
り、従来のシリアルに制御信号を与える方法に対しては
シフトレジスタ用クロック入力端子の削減の点で、また
従来の計数クロックパルスによる制御方法に対しては計
数部の回路構成の容易化および計数値の保持すなわちテ
ストモードの保持についての自由度が増える点で、テス
トの容易化に寄与することができる。
号の発生を制御するテストモード制御用外部端子によ
り、従来のシリアルに制御信号を与える方法に対しては
シフトレジスタ用クロック入力端子の削減の点で、また
従来の計数クロックパルスによる制御方法に対しては計
数部の回路構成の容易化および計数値の保持すなわちテ
ストモードの保持についての自由度が増える点で、テス
トの容易化に寄与することができる。
【００１３】
（実施例１）図１は本発明の第１の実施例におけるテス
トモード設定回路の構成を示す。１１、１２、１３、１
４はテストモード設定コードを発生する非同期式の計数
部であるＪＫフリップフロップ、１５は各ＪＫフリップ
フロップ１１〜１４で保持した計数値のデコードを行な
ってテストモード制御信号Ｔ1 〜Ｔ16を発生するテスト
モードデコード部である。１６および１７は、それぞれ
ＬＳＩマシンクロックを入力するクロック信号外部入力
端子およびＬＳＩリセット信号を入力するリセット信号
外部入力端子であり、ＬＳＩ通常動作用の既存の端子と
共用している。また１８はテストモード制御用の主制御
信号Ｃ0 を入力する主制御信号外部入力端子である。ク
ロック信号外部入力端子１６は、第１段のＪＫフリップ
フロップ１１のｃｋ端子に接続され、第２段以降のフリ
ップフロップ１２〜１４のｃｋ端子は、それぞれ前段の
フリップフロップのＱ端子に接続されている。またリセ
ット信号外部入力端子１７は、各フリップフロップ１１
〜１４のＲＥＳＥＴ端子に接続され、主制御信号外部入
力端子１８は、各フリップフロップ１１〜１４のＪおよ
びＫ端子にそれぞれ接続されている。これらの信号入力
によって、テストモード設定回路を制御し、テストモー
ド制御信号Ｔ1 〜Ｔ16を発生する。
トモード設定回路の構成を示す。１１、１２、１３、１
４はテストモード設定コードを発生する非同期式の計数
部であるＪＫフリップフロップ、１５は各ＪＫフリップ
フロップ１１〜１４で保持した計数値のデコードを行な
ってテストモード制御信号Ｔ1 〜Ｔ16を発生するテスト
モードデコード部である。１６および１７は、それぞれ
ＬＳＩマシンクロックを入力するクロック信号外部入力
端子およびＬＳＩリセット信号を入力するリセット信号
外部入力端子であり、ＬＳＩ通常動作用の既存の端子と
共用している。また１８はテストモード制御用の主制御
信号Ｃ0 を入力する主制御信号外部入力端子である。ク
ロック信号外部入力端子１６は、第１段のＪＫフリップ
フロップ１１のｃｋ端子に接続され、第２段以降のフリ
ップフロップ１２〜１４のｃｋ端子は、それぞれ前段の
フリップフロップのＱ端子に接続されている。またリセ
ット信号外部入力端子１７は、各フリップフロップ１１
〜１４のＲＥＳＥＴ端子に接続され、主制御信号外部入
力端子１８は、各フリップフロップ１１〜１４のＪおよ
びＫ端子にそれぞれ接続されている。これらの信号入力
によって、テストモード設定回路を制御し、テストモー
ド制御信号Ｔ1 〜Ｔ16を発生する。
【００１４】次に、図１および図２の波形図を参照して
本実施例の動作を説明する。まず、ＪＫフリップフロッ
プ１１〜１４のリセットが解除された後、Ｃ0 をＨレベ
ルにすると、ＪＫフリップフロップ１１〜１４が図２に
示すような計数動作を開始する。ＪＫフリップフロップ
１１〜１４で計数される値は、Ｃ0 をＬレベルとするこ
とで計数動作を停止させることができ、予め取り決めた
タイミングでＣ0 を制御することによって、任意の計数
値をテストモードデコード部１５の各入力端子ＴA 、Ｔ
B 、ＴC 、ＴD に出力することができる。この計数値
は、リセットをかけるかＣ0 をＨレベルにしないかぎ
り、ＪＫフリップフロップに保持され、テストモードを
固定することができる。逆を言えば、Ｃ0 をＨレベルに
することによって、テストモードを自由に変えることが
できる。図２では、計数フェーズ（13）でＣ0 をＬレベ
ルに設定して、ＴA 、ＴB 、ＴC 、ＴD にそれぞれＨ、
Ｌ、Ｈ、Ｌを出力する場合を示している。
本実施例の動作を説明する。まず、ＪＫフリップフロッ
プ１１〜１４のリセットが解除された後、Ｃ0 をＨレベ
ルにすると、ＪＫフリップフロップ１１〜１４が図２に
示すような計数動作を開始する。ＪＫフリップフロップ
１１〜１４で計数される値は、Ｃ0 をＬレベルとするこ
とで計数動作を停止させることができ、予め取り決めた
タイミングでＣ0 を制御することによって、任意の計数
値をテストモードデコード部１５の各入力端子ＴA 、Ｔ
B 、ＴC 、ＴD に出力することができる。この計数値
は、リセットをかけるかＣ0 をＨレベルにしないかぎ
り、ＪＫフリップフロップに保持され、テストモードを
固定することができる。逆を言えば、Ｃ0 をＨレベルに
することによって、テストモードを自由に変えることが
できる。図２では、計数フェーズ（13）でＣ0 をＬレベ
ルに設定して、ＴA 、ＴB 、ＴC 、ＴD にそれぞれＨ、
Ｌ、Ｈ、Ｌを出力する場合を示している。
【００１５】そしてテストモードの設定は、このＴA 、
ＴB 、ＴC 、ＴD の値をテストモードデコード部１５で
デコードし、テストモード制御信号Ｔ1 〜Ｔ16を発生す
ることによって行なう。図２の計数フェーズ（13）でＣ
0 をＬレベルとした場合においては、テストモードデコ
ード部１５の出力はＴ6 のみがＨレベルとなり、この信
号をテストモード制御信号として使用する。
ＴB 、ＴC 、ＴD の値をテストモードデコード部１５で
デコードし、テストモード制御信号Ｔ1 〜Ｔ16を発生す
ることによって行なう。図２の計数フェーズ（13）でＣ
0 をＬレベルとした場合においては、テストモードデコ
ード部１５の出力はＴ6 のみがＨレベルとなり、この信
号をテストモード制御信号として使用する。
【００１６】ここで、Ｃ0 をはじめとする制御信号パタ
ーンは、ＬＳＩテスターなどのテストパターンとして容
易に与えることができる。
ーンは、ＬＳＩテスターなどのテストパターンとして容
易に与えることができる。
【００１７】以下の（表１）にテストモードデコード部
１５の動作の一覧を示す。
１５の動作の一覧を示す。
【表１】
【００１８】（実施例２）次に、本発明の第２の実施例
におけるテストモード設定回路について図３を参照して
説明する。本実施例が図１に示した第１の実施例と異な
るのは、非同期式の計数部ではなく、リプルキャリー同
期方式の計数部を用いたことである。すなわち、クロッ
ク信号外部入力端子１６およびリセット信号外部入力端
子１７は、それぞれ各フリップフロップ１１〜１４のｃ
ｋ端子およびＲＥＳＥＴ端子に接続され、主制御信号外
部入力端子１８は、第１段のフリップフロップ１１のＪ
およびＫ端子に接続され、第２段のフリップフロップ１
２のＪおよびＫ端子は、第１段のフリップフロップ１１
のＱ端子に接続され、第３段のフリップフロップ１３の
ＪおよびＫ端子は、第１段および第２段のフリップフロ
ップ１１、１２のＱ出力を入力とするキャリー伝搬用論
理積ゲート２１の出力に接続され、第４段のフリップフ
ロップ１４のＪおよびＫ端子は、論理積ゲート２１の出
力および第３段のフリップフロップ１３のＱ出力を入力
とするキャリー伝搬用論理積ゲート２２の出力に接続さ
れている。各フリップフロップ１１〜１４は、ｃｌｏｃ
ｋに同期して計数動作を行ない、その動作波形図は図２
と同様であり、同様の動作を行なうので、動作について
の説明は省略する。
におけるテストモード設定回路について図３を参照して
説明する。本実施例が図１に示した第１の実施例と異な
るのは、非同期式の計数部ではなく、リプルキャリー同
期方式の計数部を用いたことである。すなわち、クロッ
ク信号外部入力端子１６およびリセット信号外部入力端
子１７は、それぞれ各フリップフロップ１１〜１４のｃ
ｋ端子およびＲＥＳＥＴ端子に接続され、主制御信号外
部入力端子１８は、第１段のフリップフロップ１１のＪ
およびＫ端子に接続され、第２段のフリップフロップ１
２のＪおよびＫ端子は、第１段のフリップフロップ１１
のＱ端子に接続され、第３段のフリップフロップ１３の
ＪおよびＫ端子は、第１段および第２段のフリップフロ
ップ１１、１２のＱ出力を入力とするキャリー伝搬用論
理積ゲート２１の出力に接続され、第４段のフリップフ
ロップ１４のＪおよびＫ端子は、論理積ゲート２１の出
力および第３段のフリップフロップ１３のＱ出力を入力
とするキャリー伝搬用論理積ゲート２２の出力に接続さ
れている。各フリップフロップ１１〜１４は、ｃｌｏｃ
ｋに同期して計数動作を行ない、その動作波形図は図２
と同様であり、同様の動作を行なうので、動作について
の説明は省略する。
【００１９】（実施例３）次に、本発明の第３の実施例
におけるテストモード設定回路について図４を参照して
説明する。本実施例が図１に示した第１の実施例と異な
るのは、非同期式の計数部ではなく、並列キャリー同期
方式の計数部を用いたことである。すなわち、クロック
信号外部入力端子１６およびリセット信号外部入力端子
１７は、それぞれ各フリップフロップ１１〜１４のｃｋ
端子およびＲＥＳＥＴ端子に接続され、主制御信号外部
入力端子１８は、第１段のフリップフロップ１１のＪお
よびＫ端子に接続され、第２段のフリップフロップ１２
のＪおよびＫ端子は、第１段のフリップフロップ１１の
Ｑ端子に接続され、第３段のフリップフロップ１３のＪ
およびＫ端子は、第１段および第２段のフリップフロッ
プ１１、１２のＱ出力を入力とするキャリー伝搬用論理
積ゲート２１の出力に接続され、第４段のフリップフロ
ップ１４のＪおよびＫ端子は、第１段、第２段および第
３段のフリップフロップ１１、１２、１３のＱ出力を入
力とするキャリー伝搬用論理積ゲート２３の出力に接続
されている。各フリップフロップ１１〜１４は、ｃｌｏ
ｃｋに同期して計数動作を行ない、その動作波形図は図
２と同様であり、同様の動作を行なうので、動作につい
ての説明は省略する。
におけるテストモード設定回路について図４を参照して
説明する。本実施例が図１に示した第１の実施例と異な
るのは、非同期式の計数部ではなく、並列キャリー同期
方式の計数部を用いたことである。すなわち、クロック
信号外部入力端子１６およびリセット信号外部入力端子
１７は、それぞれ各フリップフロップ１１〜１４のｃｋ
端子およびＲＥＳＥＴ端子に接続され、主制御信号外部
入力端子１８は、第１段のフリップフロップ１１のＪお
よびＫ端子に接続され、第２段のフリップフロップ１２
のＪおよびＫ端子は、第１段のフリップフロップ１１の
Ｑ端子に接続され、第３段のフリップフロップ１３のＪ
およびＫ端子は、第１段および第２段のフリップフロッ
プ１１、１２のＱ出力を入力とするキャリー伝搬用論理
積ゲート２１の出力に接続され、第４段のフリップフロ
ップ１４のＪおよびＫ端子は、第１段、第２段および第
３段のフリップフロップ１１、１２、１３のＱ出力を入
力とするキャリー伝搬用論理積ゲート２３の出力に接続
されている。各フリップフロップ１１〜１４は、ｃｌｏ
ｃｋに同期して計数動作を行ない、その動作波形図は図
２と同様であり、同様の動作を行なうので、動作につい
ての説明は省略する。
【００２０】
【発明の効果】本発明は、上記実施例から明らかなよう
に、ＬＳＩの内部に設けられて、動作クロックおよびリ
セット信号をそれぞれＬＳＩの通常動作用外部クロック
入力端子およびリセット端子と共用して専用の外部入力
端子からの制御信号によりテストモード設定コードを発
生する複数の計数部と、各計数部で保持した計数値のデ
コードを行なってテストモード制御信号を発生するデコ
ード部とを備えているので、テストモード数に関係なく
テストモード設定用外部制御端子をただ一つとすること
ができるようになり、ＬＳＩ外部端子のテスト時の有効
利用に寄与し、ＬＳＩの多機能化やテストモードの複雑
多様化による、テストモードの増加に柔軟に対応するこ
とが可能となる。また、この効果により、ＬＳＩ外形面
積の増加を抑えることができ、さらに、従来のようなシ
フトレジスタ専用クロック端子が不要となり、計数部の
回路削減を実現することができ、計数値の保持すなわち
テストモード設定が容易になり、回路構成の簡易化とテ
ストパターン作成の容易化を実現することができる。
に、ＬＳＩの内部に設けられて、動作クロックおよびリ
セット信号をそれぞれＬＳＩの通常動作用外部クロック
入力端子およびリセット端子と共用して専用の外部入力
端子からの制御信号によりテストモード設定コードを発
生する複数の計数部と、各計数部で保持した計数値のデ
コードを行なってテストモード制御信号を発生するデコ
ード部とを備えているので、テストモード数に関係なく
テストモード設定用外部制御端子をただ一つとすること
ができるようになり、ＬＳＩ外部端子のテスト時の有効
利用に寄与し、ＬＳＩの多機能化やテストモードの複雑
多様化による、テストモードの増加に柔軟に対応するこ
とが可能となる。また、この効果により、ＬＳＩ外形面
積の増加を抑えることができ、さらに、従来のようなシ
フトレジスタ専用クロック端子が不要となり、計数部の
回路削減を実現することができ、計数値の保持すなわち
テストモード設定が容易になり、回路構成の簡易化とテ
ストパターン作成の容易化を実現することができる。
【図１】本発明の第１の実施例のテストモード設定回路
を示すブロック図
を示すブロック図
【図２】本発明の実施例における動作波形図
【図３】本発明の第２の実施例のテストモード設定回路
を示すブロック図
を示すブロック図
【図４】本発明の第３の実施例のテストモード設定回路
を示すブロック図
を示すブロック図
【図５】従来のテストモード設定回路の一例を示すブロ
ック図
ック図
【図６】従来のテストモード設定回路の別の例を示すブ
ロック図
ロック図
【図７】従来における動作波形図
【図８】従来のテストモード設定回路のさらに別の例を
示すブロック図
示すブロック図
１１ ＪＫフリップフロップ １２ ＪＫフリップフロップ １３ ＪＫフリップフロップ １４ ＪＫフリップフロップ １５ テストモードデコード部 １６ クロック信号外部入力端子 １７ リセット信号外部入力端子 １８ 主制御信号外部入力端子 ２１ キャリー伝搬論理積ゲート ２２ キャリー伝搬論理積ゲート ２３ キャリー伝搬論理積ゲート
Claims (4)
- 【請求項１】 ＬＳＩの内部に設けられて、動作クロッ
クおよびリセット信号をそれぞれＬＳＩの通常動作用外
部クロック入力端子およびリセット端子と共用して専用
の外部入力端子からの制御信号によりテストモード設定
コードを発生する複数の計数部と、前記各計数部で保持
した計数値のデコードを行なってテストモード制御信号
を発生するデコード部とを備えたテストモード設定回
路。 - 【請求項２】 設定コードを発生するための計数部が非
同期である請求項１記載のテストモード設定回路。 - 【請求項３】 設定コードを発生するための計数部にリ
プルキャリー同期方式を採用した請求項１記載のテスト
モード設定回路。 - 【請求項４】 設定コードを発生するための計数部に並
列キャリー同期方式を採用した請求項１記載のテストモ
ード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144766A JPH0815392A (ja) | 1994-06-27 | 1994-06-27 | テストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144766A JPH0815392A (ja) | 1994-06-27 | 1994-06-27 | テストモード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0815392A true JPH0815392A (ja) | 1996-01-19 |
Family
ID=15369919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144766A Pending JPH0815392A (ja) | 1994-06-27 | 1994-06-27 | テストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706240B1 (ko) * | 2005-02-03 | 2007-04-11 | 삼성전자주식회사 | 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템온 칩 및 테스트 방법 |
| KR100706241B1 (ko) * | 2005-02-04 | 2007-04-11 | 삼성전자주식회사 | 테스트 핀을 사용하지 않고 테스트할 수 있는 시스템-온-칩 및 테스트 방법 |
| US7574638B2 (en) | 2005-02-03 | 2009-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device tested using minimum pins and methods of testing the same |
-
1994
- 1994-06-27 JP JP6144766A patent/JPH0815392A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706240B1 (ko) * | 2005-02-03 | 2007-04-11 | 삼성전자주식회사 | 하나의 테스트 핀을 사용하여 테스트 할 수 있는 시스템온 칩 및 테스트 방법 |
| US7574638B2 (en) | 2005-02-03 | 2009-08-11 | Samsung Electronics Co., Ltd. | Semiconductor device tested using minimum pins and methods of testing the same |
| KR100706241B1 (ko) * | 2005-02-04 | 2007-04-11 | 삼성전자주식회사 | 테스트 핀을 사용하지 않고 테스트할 수 있는 시스템-온-칩 및 테스트 방법 |
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