JPH081592B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH081592B2 JPH081592B2 JP59208268A JP20826884A JPH081592B2 JP H081592 B2 JPH081592 B2 JP H081592B2 JP 59208268 A JP59208268 A JP 59208268A JP 20826884 A JP20826884 A JP 20826884A JP H081592 B2 JPH081592 B2 JP H081592B2
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- JP
- Japan
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- arithmetic
- unit
- data
- register
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は演算処理装置に係り、特にビットマップディ
スプレイ等の二次元アドレス計算処理に好適な演算処理
装置に関する。
スプレイ等の二次元アドレス計算処理に好適な演算処理
装置に関する。
従来の演算処理装置では全語演算、半語演算を行うこ
とは可能であったが半語演算時には、演算処理装置の半
分だけが使われ、残りの半分は使用されていない。この
ため半語演算を多く使う処理においては、演算処理装置
のデータ処理能力は半減してしまうという問題があっ
た。このような、全語，半語演算を行う演算処理装置と
しては、例えばADVANCED MICRO DEVICES社のAm29116が
ある。
とは可能であったが半語演算時には、演算処理装置の半
分だけが使われ、残りの半分は使用されていない。この
ため半語演算を多く使う処理においては、演算処理装置
のデータ処理能力は半減してしまうという問題があっ
た。このような、全語，半語演算を行う演算処理装置と
しては、例えばADVANCED MICRO DEVICES社のAm29116が
ある。
本発明の目的は、上記従来技術の課題を解決すべく、
単位毎の演算内容に基づく演算処理と全体についての演
算内容に基づく演算処理を、継続混在させても常に正し
い演算処理を高速度で実行できるようにした演算処理装
置を提供することにある。
単位毎の演算内容に基づく演算処理と全体についての演
算内容に基づく演算処理を、継続混在させても常に正し
い演算処理を高速度で実行できるようにした演算処理装
置を提供することにある。
本発明は、上記目的を達成するために、被演算データ
を格納する被演算データ格納レジスタ及び演算データを
格納する演算データ格納レジスタと、複数の分割した単
位で独立に演算処理する単位モードと全体で１つの演算
処理をする全体モードとを指定する演算モード指定手段
と、前記単位毎の演算内容を格納する複数の単位演算指
定レジスタ及び全体に対する演算内容を格納する全体演
算指定レジスタと、前記単位に対応して設置され、前記
演算モード指定手段で指定される単位モードで全体モー
ドとに応じて前記単位演算指定レジスタで指定される単
位演算内容と前記全体演算指定レジスタで指定される全
体演算内容とを選択する複数の第１の選択手段と、前記
被演算データ格納レジスタに格納された被演算データと
前記演算データ格納レジスタに格納された演算データと
に対して前記各第１の選択手段で選択された単位毎の演
算内容に基づく演算処理と全体についての演算内容に基
づく演算処理とを施す複数の演算手段と、該複数の演算
手段の各々で単位毎に演算処理された各単位演算結果フ
ラグを格納する複数の単位ステータスレジスタ及び前記
複数の演算手段全体において演算処理された全体演算結
果フラグを格納する全体ステータスレジスタと、前記単
位に対応して設置され、前記各単位ステータスレジスタ
に格納された各単位演算結果フラグと全体ステータスレ
ジスタに格納された全体演算結果フラグとを選択して前
記複数の演算手段の各々に帰還させる複数の第２の選択
手段と、前記複数の演算手段の各々における演算結果を
格納する記憶手段とを備えたことを特徴とする演算処理
装置である。具体的には、算術論理演算処理装置（ALU:
Arithmetic Logic Unit）は、基本的にはビット単位に
演算を実行する独立な回路で構成されており、算術演算
の桁上げの部分だけが他のビットに依存した回路構成と
なっている。桁上げ回路は、大別するとRipple Carry方
式、Carry Lookahead方式の２つの方式があるが、どち
らの方式も演算ビット幅の拡張が可能である。この結
果、例えば４ビットのALUを複数個使うことで、８ビッ
ト、16ビット等のALUを作ることが可能である。
を格納する被演算データ格納レジスタ及び演算データを
格納する演算データ格納レジスタと、複数の分割した単
位で独立に演算処理する単位モードと全体で１つの演算
処理をする全体モードとを指定する演算モード指定手段
と、前記単位毎の演算内容を格納する複数の単位演算指
定レジスタ及び全体に対する演算内容を格納する全体演
算指定レジスタと、前記単位に対応して設置され、前記
演算モード指定手段で指定される単位モードで全体モー
ドとに応じて前記単位演算指定レジスタで指定される単
位演算内容と前記全体演算指定レジスタで指定される全
体演算内容とを選択する複数の第１の選択手段と、前記
被演算データ格納レジスタに格納された被演算データと
前記演算データ格納レジスタに格納された演算データと
に対して前記各第１の選択手段で選択された単位毎の演
算内容に基づく演算処理と全体についての演算内容に基
づく演算処理とを施す複数の演算手段と、該複数の演算
手段の各々で単位毎に演算処理された各単位演算結果フ
ラグを格納する複数の単位ステータスレジスタ及び前記
複数の演算手段全体において演算処理された全体演算結
果フラグを格納する全体ステータスレジスタと、前記単
位に対応して設置され、前記各単位ステータスレジスタ
に格納された各単位演算結果フラグと全体ステータスレ
ジスタに格納された全体演算結果フラグとを選択して前
記複数の演算手段の各々に帰還させる複数の第２の選択
手段と、前記複数の演算手段の各々における演算結果を
格納する記憶手段とを備えたことを特徴とする演算処理
装置である。具体的には、算術論理演算処理装置（ALU:
Arithmetic Logic Unit）は、基本的にはビット単位に
演算を実行する独立な回路で構成されており、算術演算
の桁上げの部分だけが他のビットに依存した回路構成と
なっている。桁上げ回路は、大別するとRipple Carry方
式、Carry Lookahead方式の２つの方式があるが、どち
らの方式も演算ビット幅の拡張が可能である。この結
果、例えば４ビットのALUを複数個使うことで、８ビッ
ト、16ビット等のALUを作ることが可能である。
また、逆に例えば16ビットのALUで８ビットの演算を
実行することも可能であり、市販されているマイクロコ
ンピュータで実際に用いられている。しかしながら、例
えば16ビットALUで８ビットの演算を実行する場合、残
りの８ビットは使用されていないことになる。この場
合、残り８ビットのALUは以上に述べたように、桁上げ
の問題を除けば演算の実行は可能であり、例えば２次元
グラフィックスのようにｘ座標,y座標の計算を１組のデ
ータとして演算を実行する場合、残り８ビットのALUで
同時に演算処理を実行することで、演算処理効率が上が
り、高速な演算処理が実現できる。
実行することも可能であり、市販されているマイクロコ
ンピュータで実際に用いられている。しかしながら、例
えば16ビットALUで８ビットの演算を実行する場合、残
りの８ビットは使用されていないことになる。この場
合、残り８ビットのALUは以上に述べたように、桁上げ
の問題を除けば演算の実行は可能であり、例えば２次元
グラフィックスのようにｘ座標,y座標の計算を１組のデ
ータとして演算を実行する場合、残り８ビットのALUで
同時に演算処理を実行することで、演算処理効率が上が
り、高速な演算処理が実現できる。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第１図は、演算処理装置の一実施例を示すブロック図
である。１は被演算データ格納レジスタ、２は演算デー
タ格納レジスタ、３は上位演算器、４は下位演算器、５
は演算結果格納レジスタ、６は桁上げ選択回路、７は演
算指定レジスタ（全体演算指定レジスタ）、８は上位演
算指定レジスタ、９は下位演算指定レジスタ、10は演算
モード指定レジスタ、11は上位演算選択回路、12は下位
演算選択回路、IH1は被演算上位データ、IL2は被演算下
位データ、IH2は演算上位データ、IL2は演算下位デー
タ、Ｍは演算モード指定データ、FCは演算指定データ、
FCAは上位演算指定データ、FCBは下位演算指定データ、
Ｃは下位演算器４から上位演算器３への桁上げ制御デー
タ、R1は上位演算結果データ、S1は上位演算結果フラ
グ、R2は下位演算結果データ、S2は下位演算結果フラ
グ、C1は上位桁上げデータ、C2は下位桁上げデータであ
る。
である。１は被演算データ格納レジスタ、２は演算デー
タ格納レジスタ、３は上位演算器、４は下位演算器、５
は演算結果格納レジスタ、６は桁上げ選択回路、７は演
算指定レジスタ（全体演算指定レジスタ）、８は上位演
算指定レジスタ、９は下位演算指定レジスタ、10は演算
モード指定レジスタ、11は上位演算選択回路、12は下位
演算選択回路、IH1は被演算上位データ、IL2は被演算下
位データ、IH2は演算上位データ、IL2は演算下位デー
タ、Ｍは演算モード指定データ、FCは演算指定データ、
FCAは上位演算指定データ、FCBは下位演算指定データ、
Ｃは下位演算器４から上位演算器３への桁上げ制御デー
タ、R1は上位演算結果データ、S1は上位演算結果フラ
グ、R2は下位演算結果データ、S2は下位演算結果フラ
グ、C1は上位桁上げデータ、C2は下位桁上げデータであ
る。
第２図は桁上げ選択回路６のブロック図である。61は
結果フラグ選択回路、62は演算ステータスレジスタ（全
体演算ステータスレジスタ）、63は上位演算ステータス
レジスタ、64は下位演算ステータスレジスタ、65は上位
桁上げ選択回路、66は下位桁上げ選択回路、Ｓは演算結
果フラグ、CCは演算ステータスレジスタ62の桁上げステ
ータスデータ、CC1は上位演算ステータスレジスタ63の
上位桁上げステータスデータ、CC2は下位演算ステータ
スレジスタ64の下位桁上げステータスデータである。
結果フラグ選択回路、62は演算ステータスレジスタ（全
体演算ステータスレジスタ）、63は上位演算ステータス
レジスタ、64は下位演算ステータスレジスタ、65は上位
桁上げ選択回路、66は下位桁上げ選択回路、Ｓは演算結
果フラグ、CCは演算ステータスレジスタ62の桁上げステ
ータスデータ、CC1は上位演算ステータスレジスタ63の
上位桁上げステータスデータ、CC2は下位演算ステータ
スレジスタ64の下位桁上げステータスデータである。
第３図、第４図は上位演算器３、下位演算器４の回路
図である。図では簡単にするため２ビットの回路構成で
書いてある。第５図は演算器の演算機能表、第６図は演
算器の演算モード表である。31,32,41,42はビット演算
選択回路で第７図に回路図を示す。33,34,35,43,44,45,
46はCarry Lookahead回路、I1,I2,I3,I4は機能コード反
転用インバータ、G1〜G8は演算用EOR、G9、G10はゼロ検
出ゲート、G11〜G13はfull word operation時の制御用
ゲート、G14〜G19は桁上げ付演算と桁上げ無し演算制御
用ゲートである。C1,C2は桁上げ入力、FC11,FC10,FC21,
FC20はFC1及びFC0の２ビットの信号、IH11,IH10,IH21,I
H20,IL11,IL10,IL21,IL20はIH1,IH2,IL1,IL2の２ビット
データ、ZL,ZHはゼロ検出データ、M0,M1は演算モード指
定データＭの２ビットの信号である。P,Gは下位演算器
４から上位演算器３への桁上げ制御データの２ビットの
信号、R11,R10,R21,R20はR1,R2の２ビットの信号、COL,
COHは下位演算器４及び上位演算器３の桁上げ信号であ
る。第５図のF0〜F2は上位演算器３のFC10〜FC12、また
は下位演算器４のFC20〜FC22を表わしており、２つの論
理演算と４つの算術演算を指示する。第６図のM0,M1は
演算モード指定コードＭの２ビット信号で、１つの全語
演算と２つの半語演算と１つの独立半語演算を指示す
る。第７図のF0,0,F1,１は第５図のF0,F1と同じで
あり、0,１はそれぞれの反転データを示す。Aiは１
ビットの被演算入力データであり、第３図のIH10,IH
11、第４図のIL10,IL11に対応し、Biは１ビットの演算
入力データであり、第３図のIH20,IH21、第４図のIL20,
IL21に対応し、PiはCarry Lookaheadのpropagate信号に
相当し、第３図及び第４図のP1〜P4に対応する。GiはCa
rry Lookaheadのgenerate信号に相当し第３図及び第４
図のG1〜G4に対応する。
図である。図では簡単にするため２ビットの回路構成で
書いてある。第５図は演算器の演算機能表、第６図は演
算器の演算モード表である。31,32,41,42はビット演算
選択回路で第７図に回路図を示す。33,34,35,43,44,45,
46はCarry Lookahead回路、I1,I2,I3,I4は機能コード反
転用インバータ、G1〜G8は演算用EOR、G9、G10はゼロ検
出ゲート、G11〜G13はfull word operation時の制御用
ゲート、G14〜G19は桁上げ付演算と桁上げ無し演算制御
用ゲートである。C1,C2は桁上げ入力、FC11,FC10,FC21,
FC20はFC1及びFC0の２ビットの信号、IH11,IH10,IH21,I
H20,IL11,IL10,IL21,IL20はIH1,IH2,IL1,IL2の２ビット
データ、ZL,ZHはゼロ検出データ、M0,M1は演算モード指
定データＭの２ビットの信号である。P,Gは下位演算器
４から上位演算器３への桁上げ制御データの２ビットの
信号、R11,R10,R21,R20はR1,R2の２ビットの信号、COL,
COHは下位演算器４及び上位演算器３の桁上げ信号であ
る。第５図のF0〜F2は上位演算器３のFC10〜FC12、また
は下位演算器４のFC20〜FC22を表わしており、２つの論
理演算と４つの算術演算を指示する。第６図のM0,M1は
演算モード指定コードＭの２ビット信号で、１つの全語
演算と２つの半語演算と１つの独立半語演算を指示す
る。第７図のF0,0,F1,１は第５図のF0,F1と同じで
あり、0,１はそれぞれの反転データを示す。Aiは１
ビットの被演算入力データであり、第３図のIH10,IH
11、第４図のIL10,IL11に対応し、Biは１ビットの演算
入力データであり、第３図のIH20,IH21、第４図のIL20,
IL21に対応し、PiはCarry Lookaheadのpropagate信号に
相当し、第３図及び第４図のP1〜P4に対応する。GiはCa
rry Lookaheadのgenerate信号に相当し第３図及び第４
図のG1〜G4に対応する。
第８図は結果フラグ選択回路61、演算ステータスレジ
スタ62、上位演算ステータスレジスタ63、下位演算ステ
ータスレジスタ64、上位桁上げ選択回路65、下位桁上げ
選択回路66、演算結果格納レジスタ５、上位演算選択回
路11及び下位演算選択回路12の動作表である。結果フラ
グ選択回路61の出力はM1＝０で上位演算結果フラグS1
を、M1＝１で下位演算結果フラグS2を選択し、演算ステ
ータスレジスタ62はM1＝１かつM0＝１の時Hold状態であ
り、それ以外ではＳをLoadする。上位演算ステータスレ
ジスタ63はM1＝１かつM0＝１の時上位演算結果フラグS1
をLoadし、それ以外ではHold状態となり、下位演算ステ
ータスレジスタ64はM1＝１かつM0＝１の時下位演算結果
フラグS2をLoadし、それ以外ではHold状態となる。上位
桁上げ選択回路65はM1＝１かつM0＝１の時上位ステータ
スレジスタ63の桁上げフラグCC1を選択出力し、それ以
外では演算ステータスレジスタ62の桁上げフラグCCを選
択出力する。下位桁上げ選択回路66はM1＝１かつM0＝１
の時下位演算ステータスレジスタ64の桁上げフラグCC2
を選択出力し、それ以外では演算ステータスレジスタ62
の桁上げフラグCCを選択出力する。演算結果格納レジス
タ５は、M1＝０かつM0＝０及びM1＝１かつM0＝１の時上
位ワードに上位演算結果データR1を、下位ワードに下位
演算結果データR2をLoadし、M1＝０かつM0＝１の時上位
ワードに上位演算結果データR1をLoadし、下位ワードは
Hold状態とし、M1＝１かつM0＝０の時上位ワードはHold
状態とし、下位ワードに下位演算結果データR2をLoadす
る。上位演算選択回路11はM1＝1,M0＝１の時FCAを出力
し、それ以外ではFCを出力し、下位選択回路12はM1＝1,
M0＝１でFCB、それ以外の時FCを出力する。
スタ62、上位演算ステータスレジスタ63、下位演算ステ
ータスレジスタ64、上位桁上げ選択回路65、下位桁上げ
選択回路66、演算結果格納レジスタ５、上位演算選択回
路11及び下位演算選択回路12の動作表である。結果フラ
グ選択回路61の出力はM1＝０で上位演算結果フラグS1
を、M1＝１で下位演算結果フラグS2を選択し、演算ステ
ータスレジスタ62はM1＝１かつM0＝１の時Hold状態であ
り、それ以外ではＳをLoadする。上位演算ステータスレ
ジスタ63はM1＝１かつM0＝１の時上位演算結果フラグS1
をLoadし、それ以外ではHold状態となり、下位演算ステ
ータスレジスタ64はM1＝１かつM0＝１の時下位演算結果
フラグS2をLoadし、それ以外ではHold状態となる。上位
桁上げ選択回路65はM1＝１かつM0＝１の時上位ステータ
スレジスタ63の桁上げフラグCC1を選択出力し、それ以
外では演算ステータスレジスタ62の桁上げフラグCCを選
択出力する。下位桁上げ選択回路66はM1＝１かつM0＝１
の時下位演算ステータスレジスタ64の桁上げフラグCC2
を選択出力し、それ以外では演算ステータスレジスタ62
の桁上げフラグCCを選択出力する。演算結果格納レジス
タ５は、M1＝０かつM0＝０及びM1＝１かつM0＝１の時上
位ワードに上位演算結果データR1を、下位ワードに下位
演算結果データR2をLoadし、M1＝０かつM0＝１の時上位
ワードに上位演算結果データR1をLoadし、下位ワードは
Hold状態とし、M1＝１かつM0＝０の時上位ワードはHold
状態とし、下位ワードに下位演算結果データR2をLoadす
る。上位演算選択回路11はM1＝1,M0＝１の時FCAを出力
し、それ以外ではFCを出力し、下位選択回路12はM1＝1,
M0＝１でFCB、それ以外の時FCを出力する。
以下、本実施例の動作説明をする。
まず、上位演算器３と下位演算器４の動作説明を第３
図、第４図、第５図及び第６図を用いて行う。
図、第４図、第５図及び第６図を用いて行う。
上位演算器３は演算ビット数に対応し、２つのユニッ
トに大別される。下位ビットのユニットは、ビット演算
選択回路31と演算用EOR G1とG2とCarry Lookahead回路3
3により構成される。Carry Lookahead回路33は演算指定
データFC11＝０のとき０を出力し、上位演算結果データ
の下位ビットR10はP1G1と表わされる。FC11＝１のと
きCarry Lookahead回路33はＸを出力すると仮定する
と、R10はP1G1Ｘと表わされる。ここで、P1G1は
第７図の式により、▲▼・▲▼・IH10
・IH20＋▲▼・FC10・（IH10＋IH20）＋FC11・
▲▼・（IH10IH20）＋FC1・FC10・（IH10
▲▼）と表わされる。これから、FC11＝0,FC10
＝０のときR10はIH10・IH20となり、FC11＝0,FC10＝１
のときR10はIH10＋IH20となり、FC11＝1,FC10＝０のと
きR10はIH10IH20Ｘとなり、FC11＝1,FC10＝１のと
きR10はIH10▲▼Ｘとなる。これから、FC1
1＝０ではCarry Lookahead回路33の出力Ｘと無関係な論
理演算となり、FC11＝１では、FC10＝０のときIH10とIH
20の出力Ｘを桁上げデータとした算術加算、FC10＝１の
ときIH10と▲▼の出力Ｘを桁上げデータとした
算術加算の論理式となっている。ここで、２進データＹ
のビット反転と２つの補数minus Yとの間には、minus
Y＝plus1の関係があるので、第５図の機能動作とな
る。上位ビットの演算ユニットは、ビット演算選択回路
32と演算用EORG3とG4とCarry Lookahead回路34により構
成され、下位ビットの演算ユニットと同様に、Carry Lo
okahead回路34の出力を桁上げ信号とした論理算術演算
を実行する。下位演算器４の下位ビット演算ユニット
は、ビット演算選択回路41と演算用EORG5とG6、Carry L
ookahead回路43により構成され、上位ビット演算ユニッ
トはビット演算選択回路42と演算用EORG7とG8、Carry L
ookahead回路44により構成され、上位演算器３と同様に
論理算術演算を実行する。
トに大別される。下位ビットのユニットは、ビット演算
選択回路31と演算用EOR G1とG2とCarry Lookahead回路3
3により構成される。Carry Lookahead回路33は演算指定
データFC11＝０のとき０を出力し、上位演算結果データ
の下位ビットR10はP1G1と表わされる。FC11＝１のと
きCarry Lookahead回路33はＸを出力すると仮定する
と、R10はP1G1Ｘと表わされる。ここで、P1G1は
第７図の式により、▲▼・▲▼・IH10
・IH20＋▲▼・FC10・（IH10＋IH20）＋FC11・
▲▼・（IH10IH20）＋FC1・FC10・（IH10
▲▼）と表わされる。これから、FC11＝0,FC10
＝０のときR10はIH10・IH20となり、FC11＝0,FC10＝１
のときR10はIH10＋IH20となり、FC11＝1,FC10＝０のと
きR10はIH10IH20Ｘとなり、FC11＝1,FC10＝１のと
きR10はIH10▲▼Ｘとなる。これから、FC1
1＝０ではCarry Lookahead回路33の出力Ｘと無関係な論
理演算となり、FC11＝１では、FC10＝０のときIH10とIH
20の出力Ｘを桁上げデータとした算術加算、FC10＝１の
ときIH10と▲▼の出力Ｘを桁上げデータとした
算術加算の論理式となっている。ここで、２進データＹ
のビット反転と２つの補数minus Yとの間には、minus
Y＝plus1の関係があるので、第５図の機能動作とな
る。上位ビットの演算ユニットは、ビット演算選択回路
32と演算用EORG3とG4とCarry Lookahead回路34により構
成され、下位ビットの演算ユニットと同様に、Carry Lo
okahead回路34の出力を桁上げ信号とした論理算術演算
を実行する。下位演算器４の下位ビット演算ユニット
は、ビット演算選択回路41と演算用EORG5とG6、Carry L
ookahead回路43により構成され、上位ビット演算ユニッ
トはビット演算選択回路42と演算用EORG7とG8、Carry L
ookahead回路44により構成され、上位演算器３と同様に
論理算術演算を実行する。
第３図及び第４図では２ビットの演算器を書いてある
が、ビット演算ユニットの中のCarry Lookahead回路を
除けば全て同一の回路であり、ビット位置に応じたCarr
y Lookahead回路を構成することで任意ビットに拡張で
きる。Carry Lookahead回路45,46及びゲートG11,G12は
下位演算器４と上位演算器を接続し、倍語（ここでは４
ビット長）演算を実行する際の制御信号を生成する回路
である。演算モードデータM1,M0が０のとき下位演算器
４のpropagate信号Ｐとgenerate信号Ｇは有効となり、
上位演算器３と下位演算器は一体となったCarry Lookah
ead演算器となる。モードデータM1及びM0が上記以外で
は、ゲートG11と１に固定し、ゲートG12は０に固定して
あるため、下位演算器４の桁上げ制御信号は無効とな
り、上位演算器３及び下位演算器４は独立の２ビット演
算器となる。ゲートG13はモードデータM1及びM0が０の
とき下位のゼロ検出デーZLを上位のゼロ検出データZHに
反映するためにある。以上の結果、演算モードデータM1
及びM0が０のとき、上位演算器３及び下位演算器４は一
体化した全語演算器となり、それ以外のとき、独立な演
算器となる。
が、ビット演算ユニットの中のCarry Lookahead回路を
除けば全て同一の回路であり、ビット位置に応じたCarr
y Lookahead回路を構成することで任意ビットに拡張で
きる。Carry Lookahead回路45,46及びゲートG11,G12は
下位演算器４と上位演算器を接続し、倍語（ここでは４
ビット長）演算を実行する際の制御信号を生成する回路
である。演算モードデータM1,M0が０のとき下位演算器
４のpropagate信号Ｐとgenerate信号Ｇは有効となり、
上位演算器３と下位演算器は一体となったCarry Lookah
ead演算器となる。モードデータM1及びM0が上記以外で
は、ゲートG11と１に固定し、ゲートG12は０に固定して
あるため、下位演算器４の桁上げ制御信号は無効とな
り、上位演算器３及び下位演算器４は独立の２ビット演
算器となる。ゲートG13はモードデータM1及びM0が０の
とき下位のゼロ検出デーZLを上位のゼロ検出データZHに
反映するためにある。以上の結果、演算モードデータM1
及びM0が０のとき、上位演算器３及び下位演算器４は一
体化した全語演算器となり、それ以外のとき、独立な演
算器となる。
次に実施例の演算処理装置全体の動作例を第１図、第
２図、第５図、第６図及び第８図により説明する。
２図、第５図、第６図及び第８図により説明する。
モードデータM1＝０かつM0＝０の時、上位演算選択回
路11及び下位演算選択回路12は演算指定レジスタ７の演
算指定データFCを選択し、桁上げ選択回路６は上位桁上
げデータC1、下位桁上げデータC2として演算ステータス
レジスタ62の桁上げフラグCCを出力し、上位演算器３は
被演算上位データIH1と演算上位データIH2を演算指定デ
ータFCに従い演算し、上位演算結果データR1を演算結果
格納レジスタ５の上位に格納する。下位演算器４は被演
算下位データIL1と演算下位データIL2を演算指定データ
FCに従い演算し、下位演算結果データR2を演算結果格納
レジスタ５の下位に格納する。演算ステータスレジスタ
61には上位演算結果フラグS1が格納され、上位下位ステ
ータスレジスタ62,63はHoldしている。
路11及び下位演算選択回路12は演算指定レジスタ７の演
算指定データFCを選択し、桁上げ選択回路６は上位桁上
げデータC1、下位桁上げデータC2として演算ステータス
レジスタ62の桁上げフラグCCを出力し、上位演算器３は
被演算上位データIH1と演算上位データIH2を演算指定デ
ータFCに従い演算し、上位演算結果データR1を演算結果
格納レジスタ５の上位に格納する。下位演算器４は被演
算下位データIL1と演算下位データIL2を演算指定データ
FCに従い演算し、下位演算結果データR2を演算結果格納
レジスタ５の下位に格納する。演算ステータスレジスタ
61には上位演算結果フラグS1が格納され、上位下位ステ
ータスレジスタ62,63はHoldしている。
以上の動作により、被演算レジスタ１の全語データと
演算レジスタ２の全語データが演算指定データFCに従っ
た演算を行われ、演算結果格納レジスタ５に全語データ
として演算結果が格納される。演算モードデータM1＝０
及びM0＝１の時、演算結果格納レジスタ５の下位ワード
はHold状態であり、結果フラグ選択回路61も上位演算結
果フラグS1を選択しているため、上位演算のみが意味を
もつ。上位演算選択回路11は演算指定データFCを選択
し、上位演算器３は被演算上位データIH1と演算上位デ
ータIH2を演算指定データFCに従って演算し、演算結果
格納レジスタ５の上位ワードに格納する。演算モードデ
ータM1＝１及びM0＝０の時は、M1＝0,M0＝１と同様にし
て、被演算下位データIL1と演算下位データIL2を演算指
定データFCに従い演算し、演算結果格納レジスタ５の下
位ワードに格納する。演算結果格納レジスタ５の上位ワ
ード、上位演算ステータスレジスタ63及び下位演算ステ
ータスレジスタ64はHold状態である。
演算レジスタ２の全語データが演算指定データFCに従っ
た演算を行われ、演算結果格納レジスタ５に全語データ
として演算結果が格納される。演算モードデータM1＝０
及びM0＝１の時、演算結果格納レジスタ５の下位ワード
はHold状態であり、結果フラグ選択回路61も上位演算結
果フラグS1を選択しているため、上位演算のみが意味を
もつ。上位演算選択回路11は演算指定データFCを選択
し、上位演算器３は被演算上位データIH1と演算上位デ
ータIH2を演算指定データFCに従って演算し、演算結果
格納レジスタ５の上位ワードに格納する。演算モードデ
ータM1＝１及びM0＝０の時は、M1＝0,M0＝１と同様にし
て、被演算下位データIL1と演算下位データIL2を演算指
定データFCに従い演算し、演算結果格納レジスタ５の下
位ワードに格納する。演算結果格納レジスタ５の上位ワ
ード、上位演算ステータスレジスタ63及び下位演算ステ
ータスレジスタ64はHold状態である。
演算モードデータM1＝１及びM0＝１の時、上位演算選
択回路11は上位演算指定データFCAを選択し、上位演算
器３は被演算上位データIH1と演算上位データIH2を上位
演算指定データFCAに従い演算し、演算結果格納レジス
タ５の上位ワードに上位演算結果データR1を格納する。
上位演算器３の上位演算結果フラグS1は上位演算ステー
タスレジスタ63に格納される。下位演算選択回路12は下
位演算指定データFCBを選択し、下位演算器４は被演算
下位データIL1と演算下位データIL2を下位演算指定デー
タFCBに従い演算し、演算結果格納レジスタ５の下位ワ
ードに下位演算結果データR2を格納する。下位演算器４
の下位演算結果フラグS2は下位演算ステータスレジスタ
64に格納される。演算ステータスレジスタ62はHold状態
である。
択回路11は上位演算指定データFCAを選択し、上位演算
器３は被演算上位データIH1と演算上位データIH2を上位
演算指定データFCAに従い演算し、演算結果格納レジス
タ５の上位ワードに上位演算結果データR1を格納する。
上位演算器３の上位演算結果フラグS1は上位演算ステー
タスレジスタ63に格納される。下位演算選択回路12は下
位演算指定データFCBを選択し、下位演算器４は被演算
下位データIL1と演算下位データIL2を下位演算指定デー
タFCBに従い演算し、演算結果格納レジスタ５の下位ワ
ードに下位演算結果データR2を格納する。下位演算器４
の下位演算結果フラグS2は下位演算ステータスレジスタ
64に格納される。演算ステータスレジスタ62はHold状態
である。
以下に実施例の効果を説明する。
２次元グラフィックスにおいて、例えば直線の発生で
は、ドットの座標の現在値（X,Y）に対し、次のドット
座標は（Ｘ＋ΔX,Y＋ΔＹ）となる。この時、ΔＸ及び
ΔＹの値は直線のパラメータにより、±１あるいは０の
値をとる。通常の演算処理装置では、Ｘ座標の演算とＹ
座標の演算を別に２度しなければならないが、実施例の
演算処理装置では、被演算データ格納レジスタ１の上位
ワードにＸを、下位ワードにＹを格納し、演算データ格
納レジスタ２の上位ワード、下位ワードにそれぞれ１を
格納し、ΔＸ＝１の時はFCAとして６を、ΔＸ＝−１の
時はFCAとして７を指定することにより演算が実行でき
る。ΔＹについても同様にFCBを指定することで、演算
が実行できる。ΔＸが０のときは演算モードデータＭを
２とすることで、ΔＹが０のときはＭを１とすること
で、Ｘ及びＹの歩進が１演算で実行でき、座標歩進演算
処理時間が半分となり高速化が図れる。
は、ドットの座標の現在値（X,Y）に対し、次のドット
座標は（Ｘ＋ΔX,Y＋ΔＹ）となる。この時、ΔＸ及び
ΔＹの値は直線のパラメータにより、±１あるいは０の
値をとる。通常の演算処理装置では、Ｘ座標の演算とＹ
座標の演算を別に２度しなければならないが、実施例の
演算処理装置では、被演算データ格納レジスタ１の上位
ワードにＸを、下位ワードにＹを格納し、演算データ格
納レジスタ２の上位ワード、下位ワードにそれぞれ１を
格納し、ΔＸ＝１の時はFCAとして６を、ΔＸ＝−１の
時はFCAとして７を指定することにより演算が実行でき
る。ΔＹについても同様にFCBを指定することで、演算
が実行できる。ΔＸが０のときは演算モードデータＭを
２とすることで、ΔＹが０のときはＭを１とすること
で、Ｘ及びＹの歩進が１演算で実行でき、座標歩進演算
処理時間が半分となり高速化が図れる。
なお、本実施例では演算処理装置を２分割してある
が、３つ以上に分割してもよいのは明らかである。ま
た、その際に、分割したユニットの中から複数のユニッ
トを使い一つの演算ユニットとしてもよいことも明らか
である。本実施例では、演算の組合せは上位ワード同
志、下位ワード同志としているが、上位ワードと下位ワ
ード、下位ワードと上位ワードの演算としてもよいこと
も明らかである。
が、３つ以上に分割してもよいのは明らかである。ま
た、その際に、分割したユニットの中から複数のユニッ
トを使い一つの演算ユニットとしてもよいことも明らか
である。本実施例では、演算の組合せは上位ワード同
志、下位ワード同志としているが、上位ワードと下位ワ
ード、下位ワードと上位ワードの演算としてもよいこと
も明らかである。
本発明によれば、前回演算処理された各単位演算結果
フラグと全体演算結果フラグとを複数の第２の選択手段
の各々で選択して複数の演算手段の各々に帰還されるの
で、各第１の選択手段で選択された単位毎の単位演算指
定レジスタで指定される演算内容に基づく演算処理と全
体についての全体演算指定レジスタで指定される演算内
容に基づく演算処理を、継続混在させても常に正しい演
算処理を高速度で実行できる効果を奏する。
フラグと全体演算結果フラグとを複数の第２の選択手段
の各々で選択して複数の演算手段の各々に帰還されるの
で、各第１の選択手段で選択された単位毎の単位演算指
定レジスタで指定される演算内容に基づく演算処理と全
体についての全体演算指定レジスタで指定される演算内
容に基づく演算処理を、継続混在させても常に正しい演
算処理を高速度で実行できる効果を奏する。
第１図は実施例の演算処理装置のブロック図、第２図は
桁上げ選択回路のブロック図、第３図は上位演算器の回
路図、第４図は下位演算器の回路図、第５図は演算機能
表、第６図は演算モード表、第７図はビット演算選択回
路、第８図はフラグ選択回路、ステータスレジスタ、桁
上げ選択回路、結果格納レジスタ及び演算選択回路の動
作表である。 １……被演算データ格納レジスタ ２……演算データ格納レジスタ ３……上位演算器、４……下位演算器 ５……演算結果格納レジスタ ６……桁上げ選択回路、７……演算指定レジスタ ８……上位演算指定レジスタ ９……下位演算指定レジスタ 10……演算モード指定レジスタ 11……上位演算選択回路 12……下位演算選択回路 61……結果フラグ選択回路 62……演算ステータスレジスタ 63……上位演算ステータスレジスタ 64……下位演算ステータスレジスタ 65……上位桁上げ選択回路 66……下位桁上げ選択回路 31,32,41,42……ビット演算選択回路 33〜35,43〜46……Carry Lookahead回路
桁上げ選択回路のブロック図、第３図は上位演算器の回
路図、第４図は下位演算器の回路図、第５図は演算機能
表、第６図は演算モード表、第７図はビット演算選択回
路、第８図はフラグ選択回路、ステータスレジスタ、桁
上げ選択回路、結果格納レジスタ及び演算選択回路の動
作表である。 １……被演算データ格納レジスタ ２……演算データ格納レジスタ ３……上位演算器、４……下位演算器 ５……演算結果格納レジスタ ６……桁上げ選択回路、７……演算指定レジスタ ８……上位演算指定レジスタ ９……下位演算指定レジスタ 10……演算モード指定レジスタ 11……上位演算選択回路 12……下位演算選択回路 61……結果フラグ選択回路 62……演算ステータスレジスタ 63……上位演算ステータスレジスタ 64……下位演算ステータスレジスタ 65……上位桁上げ選択回路 66……下位桁上げ選択回路 31,32,41,42……ビット演算選択回路 33〜35,43〜46……Carry Lookahead回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 占部 喜一郎 神奈川県奏野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 関山 秀樹 茨城県日立市東多賀町１丁目１番１号 株 式会社日立製作所多賀工場内 (56)参考文献 特開 昭54−71533（ＪＰ，Ａ) 特開 昭50−122836（ＪＰ，Ａ)
Claims (1)
- 【請求項１】被演算データを格納する被演算データ格納
レジスタ及び演算データを格納する演算データ格納レジ
スタと、複数の分割した単位で独立に演算処理する単位
モードと全体で１つの演算処理をする全体モードとを指
定する演算モード指定手段と、前記単位毎の演算内容を
格納する複数の単位演算指定レジスタ及び全体に対する
演算内容を格納する全体演算指定レジスタと、前記単位
に対応して設置され、前記演算モード指定手段で指定さ
れる単位モードで全体モードとに応じて前記単位演算指
定レジスタで指定される単位演算内容と前記全体演算指
定レジスタで指定される全体演算内容とを選択する複数
の第１の選択手段と、前記被演算データ格納レジスタに
格納された被演算データと前記演算データ格納レジスタ
に格納された演算データとに対して前記各第１の選択手
段で選択された単位毎の演算内容に基づく演算処理と全
体についての演算内容に基づく演算処理とを施す複数の
演算手段と、該複数の演算手段の各々で単位毎に演算処
理された各単位演算結果フラグを格納する複数の単位ス
テータスレジスタ及び前記複数の演算手段全体において
演算処理された全体演算結果フラグを格納する全体ステ
ータスレジスタと、前記単位に対応して設置され、前記
各単位ステータスレジスタに格納された各単位演算結果
フラグと全体ステータスレジスタに格納された全体演算
結果フラグとを選択して前記複数の演算手段の各々に帰
還させる複数の第２の選択手段と、前記複数の演算手段
の各々における演算結果を格納する記憶手段とを備えた
ことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208268A JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208268A JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6163550A Division JPH0784758A (ja) | 1994-07-15 | 1994-07-15 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186839A JPS6186839A (ja) | 1986-05-02 |
| JPH081592B2 true JPH081592B2 (ja) | 1996-01-10 |
Family
ID=16553425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208268A Expired - Lifetime JPH081592B2 (ja) | 1984-10-05 | 1984-10-05 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081592B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104775B2 (ja) * | 1986-06-17 | 1995-11-13 | ソニー株式会社 | 演算装置 |
| JPH07113886B2 (ja) * | 1987-05-11 | 1995-12-06 | 株式会社日立製作所 | 演算回路 |
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50122836A (ja) * | 1974-03-13 | 1975-09-26 | ||
| JPS5471533A (en) * | 1977-11-18 | 1979-06-08 | Toshiba Corp | Arithmetic logic operation circuit |
-
1984
- 1984-10-05 JP JP59208268A patent/JPH081592B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6186839A (ja) | 1986-05-02 |
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