JPH0635669A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
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- JPH0635669A JPH0635669A JP4214750A JP21475092A JPH0635669A JP H0635669 A JPH0635669 A JP H0635669A JP 4214750 A JP4214750 A JP 4214750A JP 21475092 A JP21475092 A JP 21475092A JP H0635669 A JPH0635669 A JP H0635669A
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Abstract
(57)【要約】
【目的】 複数組のデータを同時に加算処理して、演算
速度を向上する。 【構成】 並列加算器を構成する各１ビット全加算器１
３ａ〜１３ｄの桁上がり信号を次の桁の１ビット全加算
器１３ａ〜１３ｄに伝えず、その桁上がり信号をフラグ
レジスタ１６のキャリービットに反映させることによ
り、ＣＰＵ１１に、並列加算器１２に与える１組のデー
タ（２つのデータ）のそれぞれを、その１組のデータの
データサイズより小さいサイズの複数のデータの集まり
とみなして、それぞれのデータを同時に干渉することな
く加算させる。
速度を向上する。 【構成】 並列加算器を構成する各１ビット全加算器１
３ａ〜１３ｄの桁上がり信号を次の桁の１ビット全加算
器１３ａ〜１３ｄに伝えず、その桁上がり信号をフラグ
レジスタ１６のキャリービットに反映させることによ
り、ＣＰＵ１１に、並列加算器１２に与える１組のデー
タ（２つのデータ）のそれぞれを、その１組のデータの
データサイズより小さいサイズの複数のデータの集まり
とみなして、それぞれのデータを同時に干渉することな
く加算させる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タにおいて、高速な加算および乗算を可能とする中央演
算処理装置に関するものである。
タにおいて、高速な加算および乗算を可能とする中央演
算処理装置に関するものである。
【０００２】
【従来の技術】図６は従来の算術論理演算ユニットを有
する中央演算処理装置を示すブロック図であり、図にお
いて、１は並列加算器を内蔵する算術論理演算ユニット
（以下、ＡＬＵという）、２はデータバス、３，４はＡ
ＬＵ１に入力するデータを一時保持するレジスタで、そ
れぞれＡレジスタおよびＢレジスタ、５は乗算のときに
用いるＭレジスタ、６はＡＬＵ１による演算結果を一時
保持するＳレジスタである。
する中央演算処理装置を示すブロック図であり、図にお
いて、１は並列加算器を内蔵する算術論理演算ユニット
（以下、ＡＬＵという）、２はデータバス、３，４はＡ
ＬＵ１に入力するデータを一時保持するレジスタで、そ
れぞれＡレジスタおよびＢレジスタ、５は乗算のときに
用いるＭレジスタ、６はＡＬＵ１による演算結果を一時
保持するＳレジスタである。
【０００３】また、７はＡＬＵ１と各レジスタ３〜６、
命令の解読を行う図示しない命令解読部、およびこの命
令解読部で解読された結果によりＡＬＵ１と各レジスタ
３〜６を制御する制御部から構成された中央演算処理装
置（以下、ＣＰＵという）、８はメモリである。なお、
ＡＬＵ１は３２ビットのデータの加算，乗算および他の
処理を行う。また、各レジスタ３〜６は３２ビットのレ
ジスタである。
命令の解読を行う図示しない命令解読部、およびこの命
令解読部で解読された結果によりＡＬＵ１と各レジスタ
３〜６を制御する制御部から構成された中央演算処理装
置（以下、ＣＰＵという）、８はメモリである。なお、
ＡＬＵ１は３２ビットのデータの加算，乗算および他の
処理を行う。また、各レジスタ３〜６は３２ビットのレ
ジスタである。
【０００４】次に動作について説明する。まず、加算方
法について、図７のメモリマップを用いて説明する。図
７に示すメモリマップにおいて、データ格納領域Ｃに格
納された１６ビットのデータ（データ）C とデータ格納
領域Ｃ’に格納された１６ビットのデータ（データ）C'
を加算し、データ格納領域Ｃ''に格納する操作と、デー
タ格納領域Ｄに格納された１６ビットのデータ（デー
タ）D とデータ格納領域Ｄ’に格納された１６ビットの
データ（データ）D'を加算し、データ格納領域Ｄ''に格
納する操作が行われる場合について、図８を用いて説明
する。
法について、図７のメモリマップを用いて説明する。図
７に示すメモリマップにおいて、データ格納領域Ｃに格
納された１６ビットのデータ（データ）C とデータ格納
領域Ｃ’に格納された１６ビットのデータ（データ）C'
を加算し、データ格納領域Ｃ''に格納する操作と、デー
タ格納領域Ｄに格納された１６ビットのデータ（デー
タ）D とデータ格納領域Ｄ’に格納された１６ビットの
データ（データ）D'を加算し、データ格納領域Ｄ''に格
納する操作が行われる場合について、図８を用いて説明
する。
【０００５】上記の２つの加算を行うために、ＣＰＵ７
は２つの命令（ＡＤＤ Ｃ Ｃ’Ｃ''）と（ＡＤＤ Ｄ
Ｄ’Ｄ''）を実行する。はじめに命令（ＡＤＤ Ｃ
Ｃ’Ｃ''）を実行する（図８（ａ））。命令（ＡＤＤ
Ｃ Ｃ’ Ｃ''）が実行されると、まず、Ａレジスタ３
にデータ（データ）C が保持され、続いてＢレジスタ４
にデータ（データ）C'が保持される。
は２つの命令（ＡＤＤ Ｃ Ｃ’Ｃ''）と（ＡＤＤ Ｄ
Ｄ’Ｄ''）を実行する。はじめに命令（ＡＤＤ Ｃ
Ｃ’Ｃ''）を実行する（図８（ａ））。命令（ＡＤＤ
Ｃ Ｃ’ Ｃ''）が実行されると、まず、Ａレジスタ３
にデータ（データ）C が保持され、続いてＢレジスタ４
にデータ（データ）C'が保持される。
【０００６】ここで、Ａレジスタ３とＢレジスタ４にそ
れぞれ保持されているデータ（データ）C と（データ）
C'をＡＬＵ１が加算し、結果をＳレジスタ６に出力す
る。Ｓレジスタ６に保持された加算結果をメモリ８のデ
ータ格納領域Ｃ''に格納して、命令（ＡＤＤ Ｃ Ｃ’
Ｃ''）の実行を終了する。
れぞれ保持されているデータ（データ）C と（データ）
C'をＡＬＵ１が加算し、結果をＳレジスタ６に出力す
る。Ｓレジスタ６に保持された加算結果をメモリ８のデ
ータ格納領域Ｃ''に格納して、命令（ＡＤＤ Ｃ Ｃ’
Ｃ''）の実行を終了する。
【０００７】次に、命令（ＡＤＤ Ｄ Ｄ’Ｄ''）を実
行する（図８（ｂ））。命令（ＡＤＤ Ｄ Ｄ’Ｄ''）
が実行されると、まず、Ａレジスタ３にデータ（デー
タ）Dが保持され、続いてＢレジスタ４にデータ（デー
タ）D'が保持される。
行する（図８（ｂ））。命令（ＡＤＤ Ｄ Ｄ’Ｄ''）
が実行されると、まず、Ａレジスタ３にデータ（デー
タ）Dが保持され、続いてＢレジスタ４にデータ（デー
タ）D'が保持される。
【０００８】ここで、Ａレジスタ３とＢレジスタ４にそ
れぞれ保持されたデータ（データ）D と（データ）D'を
ＡＬＵ１が加算し、結果をＳレジスタ６に出力する。Ｓ
レジスタ６に保持されたデータをメモリ８のデータ格納
領域Ｃ''に格納して、命令（ＡＤＤ Ｄ Ｄ’Ｄ''）の
実行を終了する。
れぞれ保持されたデータ（データ）D と（データ）D'を
ＡＬＵ１が加算し、結果をＳレジスタ６に出力する。Ｓ
レジスタ６に保持されたデータをメモリ８のデータ格納
領域Ｃ''に格納して、命令（ＡＤＤ Ｄ Ｄ’Ｄ''）の
実行を終了する。
【０００９】なお、命令（ＡＤＤ Ｃ Ｃ’ Ｃ''）と
（ＡＤＤ Ｄ Ｄ’Ｄ''）が実行される順番は逆でもか
まわない。以上の操作は、図示しない手段によりＣＰＵ
７に与えられた命令を、ＣＰＵ７の図示しない命令解読
部が解読し、解読した結果を用いて図示しない制御部が
ＡＬＵ１と各レジスタ３〜６を制御することにより行わ
れる。
（ＡＤＤ Ｄ Ｄ’Ｄ''）が実行される順番は逆でもか
まわない。以上の操作は、図示しない手段によりＣＰＵ
７に与えられた命令を、ＣＰＵ７の図示しない命令解読
部が解読し、解読した結果を用いて図示しない制御部が
ＡＬＵ１と各レジスタ３〜６を制御することにより行わ
れる。
【００１０】次に、従来の並列加算器を内蔵するＡＬＵ
１を有するＣＰＵ７による乗算方法を、図９を用いて説
明する。図９は各レジスタ３〜６に保持されるデータの
変化のみを示す。まず、ＣＰＵ１に図示しない手段によ
り乗算命令（ＭＵＬ Ｅ Ｆ）を与える。ここで、Ｅお
よびＦは、図示しないが、データ格納領域を示す。この
データ格納領域はメモリでもレジスタでもよい。
１を有するＣＰＵ７による乗算方法を、図９を用いて説
明する。図９は各レジスタ３〜６に保持されるデータの
変化のみを示す。まず、ＣＰＵ１に図示しない手段によ
り乗算命令（ＭＵＬ Ｅ Ｆ）を与える。ここで、Ｅお
よびＦは、図示しないが、データ格納領域を示す。この
データ格納領域はメモリでもレジスタでもよい。
【００１１】データ格納領域ＥおよびＦには、１６ビッ
トの２つのデータ（データ）E ＝（Ｅ15，Ｅ14，・・
・，Ｅ1 ，Ｅ0 ）（ＥX ＝０または１）と（データ）F
＝（Ｆ15，Ｆ14，・・・，Ｆ1 ，Ｆ0 ）（ＦX ＝０また
は１）がそれぞれ格納されており、この命令において
は、（データ）E が被乗数、（データ）F が乗数である
とする。
トの２つのデータ（データ）E ＝（Ｅ15，Ｅ14，・・
・，Ｅ1 ，Ｅ0 ）（ＥX ＝０または１）と（データ）F
＝（Ｆ15，Ｆ14，・・・，Ｆ1 ，Ｆ0 ）（ＦX ＝０また
は１）がそれぞれ格納されており、この命令において
は、（データ）E が被乗数、（データ）F が乗数である
とする。
【００１２】次に（データ）E をＡレジスタ３に、（デ
ータ）F をＭレジスタ５にそれぞれ保持し、値｀０´を
Ｂレジスタに保持する（図９）。ＡＬＵ１は、Ｂレジ
スタ４に保持されているデータ｀０´を取り込み、Ａレ
ジスタ３に格納されているデータ（データ）E か、また
はデータ（データ）E の代わりにデータ｀０´を加算し
て、Ｂレジスタ４に再び保持する操作を行う（図９
）。どちらのデータを加算するかは、Ｍレジスタ５に
保持されているデータの最下位ビットによって決まる。
ータ）F をＭレジスタ５にそれぞれ保持し、値｀０´を
Ｂレジスタに保持する（図９）。ＡＬＵ１は、Ｂレジ
スタ４に保持されているデータ｀０´を取り込み、Ａレ
ジスタ３に格納されているデータ（データ）E か、また
はデータ（データ）E の代わりにデータ｀０´を加算し
て、Ｂレジスタ４に再び保持する操作を行う（図９
）。どちらのデータを加算するかは、Ｍレジスタ５に
保持されているデータの最下位ビットによって決まる。
【００１３】すなわち、図９の矢印αで示すように、、
図示しない制御部がＭレジスタ５に保持されているデー
タの最下位ビットを監視しており、この最下位ビットが
｀１´であれば、（データ）E の加算を行い、｀０´で
あればデータ｀０´の加算を行う。
図示しない制御部がＭレジスタ５に保持されているデー
タの最下位ビットを監視しており、この最下位ビットが
｀１´であれば、（データ）E の加算を行い、｀０´で
あればデータ｀０´の加算を行う。
【００１４】続いて、Ｂレジスタ４に保持されたデータ
を１ビット右にシフトする。このときＢレジスタ４から
１ビット外に出てしまうことになるが、この１ビットは
Ｍレジスタ５の最上位ビットに入れられる。このため、
Ｍレジスタに保持されている（データ）F も１ビット右
にシフトし、最下位ビット｀Ｆ０´はＭレジスタ５の外
に捨てられる（図９）。
を１ビット右にシフトする。このときＢレジスタ４から
１ビット外に出てしまうことになるが、この１ビットは
Ｍレジスタ５の最上位ビットに入れられる。このため、
Ｍレジスタに保持されている（データ）F も１ビット右
にシフトし、最下位ビット｀Ｆ０´はＭレジスタ５の外
に捨てられる（図９）。
【００１５】次に、ＡＬＵ１は、Ｂレジスタ４に保持さ
れているデータをＡＬＵ１内部に取り込み、Ａレジスタ
３に格納されているデータ（データ）E かまたは、デー
タ（データ）E の代わりにデータ｀０´を加算し、Ｂレ
ジスタ４に再び保持する操作を行う（図９）。どちら
のデータを加算するかの判断は上記と同様にして行われ
る。
れているデータをＡＬＵ１内部に取り込み、Ａレジスタ
３に格納されているデータ（データ）E かまたは、デー
タ（データ）E の代わりにデータ｀０´を加算し、Ｂレ
ジスタ４に再び保持する操作を行う（図９）。どちら
のデータを加算するかの判断は上記と同様にして行われ
る。
【００１６】続いて、Ｂレジスタ４に保持されたデータ
を１ビット右にシフトする。このときもＢレジスタ４か
ら１ビット外に出てしまうことになるが、この１ビット
はＭレジスタ５の最上位ビットに入れられる。このため
Ｍレジスタ５に保持されているデータ（データ）F も１
ビット右にシフトし、最下位ビットはＭレジスタ５の外
に捨てられる（図９）。
を１ビット右にシフトする。このときもＢレジスタ４か
ら１ビット外に出てしまうことになるが、この１ビット
はＭレジスタ５の最上位ビットに入れられる。このため
Ｍレジスタ５に保持されているデータ（データ）F も１
ビット右にシフトし、最下位ビットはＭレジスタ５の外
に捨てられる（図９）。
【００１７】このようにして、図９と図９に示す２
つの操作を１４回繰り返した後の、図９の斜線で示し
たＢレジスタ４とＭレジスタ５にまたがるデータが乗算
結果である。
つの操作を１４回繰り返した後の、図９の斜線で示し
たＢレジスタ４とＭレジスタ５にまたがるデータが乗算
結果である。
【００１８】
【発明が解決しようとする課題】従来の中央演算処理装
置は以上のように構成されているので、加算器が加算で
きるデータサイズよりも小さいデータサイズの１組のデ
ータ（２つのデータ）の加算を複数回行う場合、２組以
上のデータの加算を同時に行うことができず、結果的に
加算および乗算の演算速度が遅くなるなどの問題点があ
った。
置は以上のように構成されているので、加算器が加算で
きるデータサイズよりも小さいデータサイズの１組のデ
ータ（２つのデータ）の加算を複数回行う場合、２組以
上のデータの加算を同時に行うことができず、結果的に
加算および乗算の演算速度が遅くなるなどの問題点があ
った。
【００１９】この発明は上記のような問題点を解消する
ためになされたもので、２つ以上のデータを同時に加算
処理することによって、加算および乗算の演算処理速度
を迅速化できる中央演算処理装置を得ることを目的とす
る。
ためになされたもので、２つ以上のデータを同時に加算
処理することによって、加算および乗算の演算処理速度
を迅速化できる中央演算処理装置を得ることを目的とす
る。
【００２０】
【課題を解決するための手段】この発明に係る中央演算
処理装置は、複数の１ビット全加算器により構成された
並列加算器を内蔵する算術論理演算ユニットと、該算術
論理演算ユニットの入出力データを一時保持する複数の
レジスタとを備えて、与えられた命令に従って上記算術
論理演算ユニットおよび上記各レジスタの動作を制御す
るものにおいて、上記並列加算器による加算動作におい
て、上記各１ビット全加算器の桁上がり信号を次の１ビ
ット全加算器に伝えずに、フラグレジスタのキャリービ
ットに反映させるようにしたものである。
処理装置は、複数の１ビット全加算器により構成された
並列加算器を内蔵する算術論理演算ユニットと、該算術
論理演算ユニットの入出力データを一時保持する複数の
レジスタとを備えて、与えられた命令に従って上記算術
論理演算ユニットおよび上記各レジスタの動作を制御す
るものにおいて、上記並列加算器による加算動作におい
て、上記各１ビット全加算器の桁上がり信号を次の１ビ
ット全加算器に伝えずに、フラグレジスタのキャリービ
ットに反映させるようにしたものである。
【００２１】
【作用】この発明における中央演算処理装置は、加算器
に与える１組のデータ（２つのデータ）のそれぞれを、
その１組のデータのデータサイズより小さいサイズの複
数のデータの集まりとみなして、それぞれのデータを同
時に干渉することなく加算する。
に与える１組のデータ（２つのデータ）のそれぞれを、
その１組のデータのデータサイズより小さいサイズの複
数のデータの集まりとみなして、それぞれのデータを同
時に干渉することなく加算する。
【００２２】
実施例１．以下、この発明の一実施例を図について説明
する。図２はこの発明における並列加算器を示す。図２
において、１２は１ビット全加算器３２個で構成された
３２ビットの並列加算器であり、これが３２個の１ビッ
ト全加算器１３ａ〜１３ｂ，１３ｃ〜１３ｄおよび１ビ
ット全加算器１３ａ〜１３ｄの桁上がり信号線１４ａ〜
１４ｄをそれぞれ有する。
する。図２はこの発明における並列加算器を示す。図２
において、１２は１ビット全加算器３２個で構成された
３２ビットの並列加算器であり、これが３２個の１ビッ
ト全加算器１３ａ〜１３ｂ，１３ｃ〜１３ｄおよび１ビ
ット全加算器１３ａ〜１３ｄの桁上がり信号線１４ａ〜
１４ｄをそれぞれ有する。
【００２３】また、３，４は上記並列加算器１２に入力
するデータを一時保持するレジスタで、Ａレジスタおよ
びＢレジスタ、６は加算結果を一時保持するＳレジスタ
である。各レジスタ３，４および６は図６に示すものと
同じものである。
するデータを一時保持するレジスタで、Ａレジスタおよ
びＢレジスタ、６は加算結果を一時保持するＳレジスタ
である。各レジスタ３，４および６は図６に示すものと
同じものである。
【００２４】次に動作を説明する。ここでは、並列加算
器１２により３２ビットのデータＧとＨを加算する場合
の動作について、図１を用いて説明する。図２におい
て、１５は全加算器ＦＡ１５の桁上がり信号１４ｂの接
続を切り換えるためのスイッチであり、データＧの上位
１６ビットをＧ１、下位１６ビットを６２、データＨの
上位１６ビットをＨ１、下位１６ビットをＨ２とする。
器１２により３２ビットのデータＧとＨを加算する場合
の動作について、図１を用いて説明する。図２におい
て、１５は全加算器ＦＡ１５の桁上がり信号１４ｂの接
続を切り換えるためのスイッチであり、データＧの上位
１６ビットをＧ１、下位１６ビットを６２、データＨの
上位１６ビットをＨ１、下位１６ビットをＨ２とする。
【００２５】いま、データＧとＨがＡレジスタ３とＢレ
ジスタ４に図１に示すように保持されているとする。図
示しない制御部は、スイッチ手段としてのスイッチ１５
を図１に示すように切り換えると、これにより１ビット
全加算器１３ｂで桁上がりが生じた場合は、この桁上が
り情報は１ビット全加算器１３ｃには伝わらずに、フラ
グレジスタ１６に伝えられて、桁上がりフラグ（以下、
キャリーフラグと称す）ＣＦ０をセットする。
ジスタ４に図１に示すように保持されているとする。図
示しない制御部は、スイッチ手段としてのスイッチ１５
を図１に示すように切り換えると、これにより１ビット
全加算器１３ｂで桁上がりが生じた場合は、この桁上が
り情報は１ビット全加算器１３ｃには伝わらずに、フラ
グレジスタ１６に伝えられて、桁上がりフラグ（以下、
キャリーフラグと称す）ＣＦ０をセットする。
【００２６】次に、データＧ，Ｈの上位１６ビットＧ
１，Ｈ１を１ビット全加算器１３ｃ〜１３ｄに、下位１
６ビットＧ２，Ｈ２を全加算器ＦＡ０〜ＦＡ１５に入力
し加算を行い、結果をＳレジスタ６に出力する。１ビッ
ト全加算器１３ｂの桁上がりを全加算器１３ｃに伝えな
いため、Ｓレジスタ６に保持されるデータの上位１６ビ
ットはＧ１とＨ１を加算した値となり、Ｓレジスタ６に
保持されるデータの下位１６ビットはＧ２とＨ２を加算
した値となる。
１，Ｈ１を１ビット全加算器１３ｃ〜１３ｄに、下位１
６ビットＧ２，Ｈ２を全加算器ＦＡ０〜ＦＡ１５に入力
し加算を行い、結果をＳレジスタ６に出力する。１ビッ
ト全加算器１３ｂの桁上がりを全加算器１３ｃに伝えな
いため、Ｓレジスタ６に保持されるデータの上位１６ビ
ットはＧ１とＨ１を加算した値となり、Ｓレジスタ６に
保持されるデータの下位１６ビットはＧ２とＨ２を加算
した値となる。
【００２７】また、１ビット全加算器１３ｂで桁上がり
が生じた場合は、スイッチ１５によりこの桁上がり情報
がフラグレジスタ１６に伝えられて、キャリーフラグＣ
Ｆ０をセットする。１ビット全加算器１３ｄで桁上がり
が生じた場合は、桁上がり信号線１４ｄによりこの桁上
がり情報がフラグレジスタ１６に伝えられて、キャリー
フラグＣＦ１をセットする。
が生じた場合は、スイッチ１５によりこの桁上がり情報
がフラグレジスタ１６に伝えられて、キャリーフラグＣ
Ｆ０をセットする。１ビット全加算器１３ｄで桁上がり
が生じた場合は、桁上がり信号線１４ｄによりこの桁上
がり情報がフラグレジスタ１６に伝えられて、キャリー
フラグＣＦ１をセットする。
【００２８】すなわち、図２に示した並列加算器１２で
は、Ａレジスタ３およびＢレジスタ４に保持される３２
ビットのデータの下位１６ビットと上位１６ビットとを
別々のデータとみなし、上位の１６ビットのデータどう
しと下位の１６ビットどうしをそれぞれ独立に、しかも
同時に加算することができ、加算結果は、それぞれＳレ
ジスタの上位１６ビットと下位１６ビットに出力され
る。
は、Ａレジスタ３およびＢレジスタ４に保持される３２
ビットのデータの下位１６ビットと上位１６ビットとを
別々のデータとみなし、上位の１６ビットのデータどう
しと下位の１６ビットどうしをそれぞれ独立に、しかも
同時に加算することができ、加算結果は、それぞれＳレ
ジスタの上位１６ビットと下位１６ビットに出力され
る。
【００２９】図３は図２における並列加算器１２を内蔵
するＡＬＵ２１を有するＣＰＵ１１とメモリ８の接続を
示す。同図において、符号２〜６および８は図６におけ
るものと同じものである。また、２１は図２における並
列加算器１２を内蔵する上記のＡＬＵ、１６は図１に示
すものと同様のフラグレジスタである。ここでＣＰＵ１
１は、ＡＬＵ２１，データバス２，各レジスタ３，４，
５，６，１６により構成される。
するＡＬＵ２１を有するＣＰＵ１１とメモリ８の接続を
示す。同図において、符号２〜６および８は図６におけ
るものと同じものである。また、２１は図２における並
列加算器１２を内蔵する上記のＡＬＵ、１６は図１に示
すものと同様のフラグレジスタである。ここでＣＰＵ１
１は、ＡＬＵ２１，データバス２，各レジスタ３，４，
５，６，１６により構成される。
【００３０】また、図３において、図７に示したメモリ
マップのデータ格納領域Ｃに格納された１６ビットのデ
ータ（データ）C とデータ格納領域Ｃ’に格納された１
６ビットのデータ（データ）C'を加算し、データ格納領
域Ｃ''に格納する操作と、データ格納領域Ｄに格納され
た１６ビットのデータ（データ）D とデータ格納領域
Ｄ’に格納された１６ビットのデータ（データ）D'を加
算し、データ格納領域Ｄ''に格納する操作が行われる。
マップのデータ格納領域Ｃに格納された１６ビットのデ
ータ（データ）C とデータ格納領域Ｃ’に格納された１
６ビットのデータ（データ）C'を加算し、データ格納領
域Ｃ''に格納する操作と、データ格納領域Ｄに格納され
た１６ビットのデータ（データ）D とデータ格納領域
Ｄ’に格納された１６ビットのデータ（データ）D'を加
算し、データ格納領域Ｄ''に格納する操作が行われる。
【００３１】以上の操作を行うために、図３に示すＣＰ
Ｕ１１には加算命令（ＡＤＤＷ ＩＩ’Ｉ''）が用意さ
れている。ここで、Ｉはデータ格納領域Ｃとデータ格納
領域Ｄを合わせた３２ビットのデータの格納領域、Ｉ’
はデータ格納領域Ｃ’とデータ格納領域Ｄ’を合わせた
３２ビットのデータ格納領域、Ｉ''はデータ格納領域
Ｃ''とデータ格納領域Ｄ''を合わせた３２ビットのデー
タの格納領域である。
Ｕ１１には加算命令（ＡＤＤＷ ＩＩ’Ｉ''）が用意さ
れている。ここで、Ｉはデータ格納領域Ｃとデータ格納
領域Ｄを合わせた３２ビットのデータの格納領域、Ｉ’
はデータ格納領域Ｃ’とデータ格納領域Ｄ’を合わせた
３２ビットのデータ格納領域、Ｉ''はデータ格納領域
Ｃ''とデータ格納領域Ｄ''を合わせた３２ビットのデー
タの格納領域である。
【００３２】いま、加算命令（ＡＤＤＷ Ｉ Ｉ’
Ｉ''）が実行されると、まず、データ格納領域Ｉに格納
されているデータ（データ）C と（データ）D がＡレジ
スタ３に保持され、続いてデータ格納領域Ｉ’に格納さ
れているデータ（データ）C'と（データ）D'がＢレジス
タ４に保持される。
Ｉ''）が実行されると、まず、データ格納領域Ｉに格納
されているデータ（データ）C と（データ）D がＡレジ
スタ３に保持され、続いてデータ格納領域Ｉ’に格納さ
れているデータ（データ）C'と（データ）D'がＢレジス
タ４に保持される。
【００３３】ＡＬＵ２１はＡレジスタ３とＢレジスタ４
に保持されている３２ビットのデータの上位１６ビット
どうし（（データ）C と（データ）C'）と、下位１６ビ
ットどうし（（データ）D と（データ）D'）を独立にし
かも同時に加算して、Ｓレジスタ６に出力する。
に保持されている３２ビットのデータの上位１６ビット
どうし（（データ）C と（データ）C'）と、下位１６ビ
ットどうし（（データ）D と（データ）D'）を独立にし
かも同時に加算して、Ｓレジスタ６に出力する。
【００３４】このとき、上位１６ビットの加算で桁上げ
が生じた場合はフラグレジスタ１６のキャリーフラグＣ
Ｆ１をセットし、下位１６ビットの加算で桁上げが生じ
た場合はフラグレジスタ１６のキャリーフラグＣＦ０を
セットする。Ｓレジスタ６に保持された加算結果をメモ
リ８のデータ格納領域Ｉ''に格納して、命令（ＡＤＤＷ
Ｉ Ｉ’Ｉ''）の実行を終了する。
が生じた場合はフラグレジスタ１６のキャリーフラグＣ
Ｆ１をセットし、下位１６ビットの加算で桁上げが生じ
た場合はフラグレジスタ１６のキャリーフラグＣＦ０を
セットする。Ｓレジスタ６に保持された加算結果をメモ
リ８のデータ格納領域Ｉ''に格納して、命令（ＡＤＤＷ
Ｉ Ｉ’Ｉ''）の実行を終了する。
【００３５】実施例２．図４は図２に示す並列加算器１
２を内蔵するＡＬＵ２１を有するＣＰＵ２８において、
乗算が行われるときの構成を示し、同図において、２は
データバス、６はＳレジスタ、２１は並列加算器１２を
内蔵する上記のＡＬＵである。
２を内蔵するＡＬＵ２１を有するＣＰＵ２８において、
乗算が行われるときの構成を示し、同図において、２は
データバス、６はＳレジスタ、２１は並列加算器１２を
内蔵する上記のＡＬＵである。
【００３６】また、２２，２３，２４，２５はＡＬＵ２
１に入力するデータを一時保持する１６ビットのレジス
タで、それぞれＡ１レジスタ，Ａ２レジスタ，Ｂ１レジ
スタ，Ｂ２レジスタ、２６，２７は乗算のときに用いる
レジスタで、それぞれＭ１レジスタ，Ｍ２レジスタ、２
８はＡＬＵ２１，データバス２，各レジスタ２２〜２
７、図示しない命令解読部および図示しない制御部によ
って構成される上記のＣＰＵである。
１に入力するデータを一時保持する１６ビットのレジス
タで、それぞれＡ１レジスタ，Ａ２レジスタ，Ｂ１レジ
スタ，Ｂ２レジスタ、２６，２７は乗算のときに用いる
レジスタで、それぞれＭ１レジスタ，Ｍ２レジスタ、２
８はＡＬＵ２１，データバス２，各レジスタ２２〜２
７、図示しない命令解読部および図示しない制御部によ
って構成される上記のＣＰＵである。
【００３７】さらに、Ａ１レジスタ２２およびＡ２レジ
スタ２３は図６におけるＡレジスタ３を半分ずつに分割
したもの、Ｂ１レジスタ２４およびＢ２レジスタ２５は
図６におけるＢレジスタ４を半分ずつに分割したもの、
Ｍ１レジスタ２６およびＭ２レジスタ２７は図６におけ
るＭレジスタ５を半分ずつに分割したものである。
スタ２３は図６におけるＡレジスタ３を半分ずつに分割
したもの、Ｂ１レジスタ２４およびＢ２レジスタ２５は
図６におけるＢレジスタ４を半分ずつに分割したもの、
Ｍ１レジスタ２６およびＭ２レジスタ２７は図６におけ
るＭレジスタ５を半分ずつに分割したものである。
【００３８】各レジスタ２２〜２７は通常は分割されて
おらず、図６と同じ構成になっており、以下に示す乗算
命令を実行するときに分割されて、図４に示す構成とな
る。また、ＡＬＵ２１は図２に示す並列加算器１２を内
蔵しており、図示しないが、Ａ１レジスタ２２とＢ１レ
ジスタ２４は並列加算器１２の上位１６ビットに、Ａ２
レジスタ２３とＢ２レジスタ２５は並列加算器１２の下
位１６ビットに接続されている。
おらず、図６と同じ構成になっており、以下に示す乗算
命令を実行するときに分割されて、図４に示す構成とな
る。また、ＡＬＵ２１は図２に示す並列加算器１２を内
蔵しており、図示しないが、Ａ１レジスタ２２とＢ１レ
ジスタ２４は並列加算器１２の上位１６ビットに、Ａ２
レジスタ２３とＢ２レジスタ２５は並列加算器１２の下
位１６ビットに接続されている。
【００３９】このため、ＡＬＵ２１は乗算を行うとき、
Ａ１レジスタ２２とＢ１レジスタ２４に保持される１６
ビットのデータ加算と、Ａ２レジスタ２３とＢ２レジス
タ２５に保持される１６ビットのデータの加算を同時に
独立して行うことができる。
Ａ１レジスタ２２とＢ１レジスタ２４に保持される１６
ビットのデータ加算と、Ａ２レジスタ２３とＢ２レジス
タ２５に保持される１６ビットのデータの加算を同時に
独立して行うことができる。
【００４０】次に、図４に示すＣＰＵ２８による乗算方
法を図５を用いて説明する。図５では、各レジスタ２２
〜２７に保持されるデータの変化のみを示す。まずＣＰ
Ｕ２８に図示しない手段により乗算命令（ＭＵＬＷ Ｅ
Ｆ）が与えられる。ここで、Ｅ，Ｆは図示しないデー
タ格納領域を示す（このデータ格納領域はメモリでもレ
ジスタでもよい）。
法を図５を用いて説明する。図５では、各レジスタ２２
〜２７に保持されるデータの変化のみを示す。まずＣＰ
Ｕ２８に図示しない手段により乗算命令（ＭＵＬＷ Ｅ
Ｆ）が与えられる。ここで、Ｅ，Ｆは図示しないデー
タ格納領域を示す（このデータ格納領域はメモリでもレ
ジスタでもよい）。
【００４１】データ格納領域ＥおよびＦには、１６ビッ
トの２つのデータ（データ）E ＝（Ｅ15，Ｅ14，・・
・，Ｅ1 ，Ｅ0 ）（ＥX ＝０または１）と（データ）F
＝（Ｆ15，Ｆ14，・・・，Ｆ1 ，Ｆ0 ）（ＦX ＝０また
は１）がそれぞれ格納されている。この命令において、
（データ）E が被乗数、（データ）F が乗数であるとす
る。
トの２つのデータ（データ）E ＝（Ｅ15，Ｅ14，・・
・，Ｅ1 ，Ｅ0 ）（ＥX ＝０または１）と（データ）F
＝（Ｆ15，Ｆ14，・・・，Ｆ1 ，Ｆ0 ）（ＦX ＝０また
は１）がそれぞれ格納されている。この命令において、
（データ）E が被乗数、（データ）F が乗数であるとす
る。
【００４２】次に（データ）E をＡ１レジスタ２２とＡ
２レジスタ２３に保持する。（データ）F の上位ビット
（データ）F1をＭ１レジスタ２６に、下位８ビット（デ
ータ）F2をＭ２レジスタ２７にそれぞれ保持する。Ｂ１
レジスタ２４とＢ２レジスタ２５はクリアする（図５
）。
２レジスタ２３に保持する。（データ）F の上位ビット
（データ）F1をＭ１レジスタ２６に、下位８ビット（デ
ータ）F2をＭ２レジスタ２７にそれぞれ保持する。Ｂ１
レジスタ２４とＢ２レジスタ２５はクリアする（図５
）。
【００４３】図５に示すように、ＡＬＵ２１はＢ１レ
ジスタ２４に保持されているデータ｀０´を取り込み、
Ａ１レジスタ２２に格納されている（データ）E かまた
は、（データ）E の代わりにデータ｀０´を加算して、
Ｂ１レジスタ２４に再び保持する操作を行う。どちらの
データを加算するかは、Ｍ１レジスタ２６に保持されて
いるデータの最下位ビットによって決まる。
ジスタ２４に保持されているデータ｀０´を取り込み、
Ａ１レジスタ２２に格納されている（データ）E かまた
は、（データ）E の代わりにデータ｀０´を加算して、
Ｂ１レジスタ２４に再び保持する操作を行う。どちらの
データを加算するかは、Ｍ１レジスタ２６に保持されて
いるデータの最下位ビットによって決まる。
【００４４】すなわち、図５の矢印α１で示すように、
図示しない制御部がＭ１レジスタ２６に保持されている
データの最下位ビットを監視しており、この最下位ビッ
トが｀１´であれば（データ）E の加算を行い、｀０´
であればデータ｀０´の加算を行う。
図示しない制御部がＭ１レジスタ２６に保持されている
データの最下位ビットを監視しており、この最下位ビッ
トが｀１´であれば（データ）E の加算を行い、｀０´
であればデータ｀０´の加算を行う。
【００４５】これと同時に、ＡＬＵ２１は、Ｂ２レジス
タ２５に保持されているデータ｀０´を取り込み、Ａ２
レジスタ２３に格納されているデータ（データ）E かま
たは、データ（データ）E の代わりにデータ｀０´を加
算して、Ｂ２レジスタ２５に再び保持する操作を行う。
ここでも、どちらのデータを加算するかは、Ｍ２レジス
タ２７に保持されているデータの最下位ビットによって
決まる。
タ２５に保持されているデータ｀０´を取り込み、Ａ２
レジスタ２３に格納されているデータ（データ）E かま
たは、データ（データ）E の代わりにデータ｀０´を加
算して、Ｂ２レジスタ２５に再び保持する操作を行う。
ここでも、どちらのデータを加算するかは、Ｍ２レジス
タ２７に保持されているデータの最下位ビットによって
決まる。
【００４６】すなわち、図５の矢印α２で示すように、
図示しない制御部がＭ２レジスタ２７に保持されている
データの最下位ビットを監視しており、この最下位ビッ
トが｀１´であればデータ（データ）E の加算を行い、
｀０´であればデータ｀０´の加算を行う。
図示しない制御部がＭ２レジスタ２７に保持されている
データの最下位ビットを監視しており、この最下位ビッ
トが｀１´であればデータ（データ）E の加算を行い、
｀０´であればデータ｀０´の加算を行う。
【００４７】続いて、Ｂ１レジスタ２４に保持されたデ
ータを１ビット右にシフトする。このときＢ１レジスタ
２４から１ビット外に出てしまうことになるが、この１
ビットは、Ｍ１レジスタ２６の最上位ビットに入れられ
る。このためＭ１レジスタ２６に保持されている（デー
タ）F1も１ビット右にシフトし、最下位ビット｀Ｆ８´
はＭ１レジスタ２６の外に捨てられる。これと同様の操
作がＢ２レジスタ２５とＭ２レジスタ２７に対しても行
われる（図５）。
ータを１ビット右にシフトする。このときＢ１レジスタ
２４から１ビット外に出てしまうことになるが、この１
ビットは、Ｍ１レジスタ２６の最上位ビットに入れられ
る。このためＭ１レジスタ２６に保持されている（デー
タ）F1も１ビット右にシフトし、最下位ビット｀Ｆ８´
はＭ１レジスタ２６の外に捨てられる。これと同様の操
作がＢ２レジスタ２５とＭ２レジスタ２７に対しても行
われる（図５）。
【００４８】次に、図５に示すように、ＡＬＵ２１は
Ｂ１レジスタ２４に保持されているデータをＡＬＵ２１
内部に取り込みＡ１レジスタ２２に保持されているデー
タ（データ）E かまたは、データ（データ）E の代わり
にデータ｀０´を加算し、Ｂ１レジスタ２４に再び保持
する操作を行う。どちらのデータを加算するかの判断は
上記と同様にして行われる。
Ｂ１レジスタ２４に保持されているデータをＡＬＵ２１
内部に取り込みＡ１レジスタ２２に保持されているデー
タ（データ）E かまたは、データ（データ）E の代わり
にデータ｀０´を加算し、Ｂ１レジスタ２４に再び保持
する操作を行う。どちらのデータを加算するかの判断は
上記と同様にして行われる。
【００４９】これと同時に、ＡＬＵ２１は、Ｂ２レジス
タ２５に保持されているデータをＡＬＵ２１内部に取り
込み、Ａ２レジスタ２３に保持されているデータ（デー
タ）E かまたは、データ（データ）E の代わりにデータ
｀０´を加算し、Ｂ２レジスタ２５に再び保持する操作
を行う。どちらのデータを加算するかの判断は上記と同
様にして行われる。
タ２５に保持されているデータをＡＬＵ２１内部に取り
込み、Ａ２レジスタ２３に保持されているデータ（デー
タ）E かまたは、データ（データ）E の代わりにデータ
｀０´を加算し、Ｂ２レジスタ２５に再び保持する操作
を行う。どちらのデータを加算するかの判断は上記と同
様にして行われる。
【００５０】続いて、図５に示すように、Ｂ１レジス
タ２４に保持されたデータを１ビット右にシフトする。
このときもＢ１レジスタ２４から１ビット外に出てしま
うことになるが、この１ビットはＭ１レジスタ２６の最
上位ビットに入れられる。このためＭ１レジスタ２６に
保持されている（データ）F1も１ビット右にシフトし、
最下位ビットＦ９はＭ１レジスタ２６の外に捨てられ
る。これと同様の操作がＢ２レジスタ２５とＭ２レジス
タ２７に対しても行われる。
タ２４に保持されたデータを１ビット右にシフトする。
このときもＢ１レジスタ２４から１ビット外に出てしま
うことになるが、この１ビットはＭ１レジスタ２６の最
上位ビットに入れられる。このためＭ１レジスタ２６に
保持されている（データ）F1も１ビット右にシフトし、
最下位ビットＦ９はＭ１レジスタ２６の外に捨てられ
る。これと同様の操作がＢ２レジスタ２５とＭ２レジス
タ２７に対しても行われる。
【００５１】以上のとに示す２つの操作を７回繰り
返した後、Ｂ２レジスタ２５とＭ２レジスタ２７に保持
されたデータを右に４ビットシフトする。この結果、斜
線βで示した位置にシフトされる。最後に斜線γとδで
示したデータを加算したものが乗算結果となる。
返した後、Ｂ２レジスタ２５とＭ２レジスタ２７に保持
されたデータを右に４ビットシフトする。この結果、斜
線βで示した位置にシフトされる。最後に斜線γとδで
示したデータを加算したものが乗算結果となる。
【００５２】
【発明の効果】以上のように、この発明によれば、複数
の１ビット全加算器により構成された並列加算器を内蔵
する算術論理演算ユニットと、該算術論理演算ユニット
の入出力データを一時保持する複数のレジスタとを備え
て、与えられた命令に従って上記算術論理演算ユニット
および上記各レジスタの動作を制御するものにおいて、
上記並列加算器による加算動作において、上記各１ビッ
ト全加算器の桁上がり信号を次の１ビット全加算器に伝
えずに、フラグレジスタのキャリービットに反映させる
ように構成したので、１つの加算で２つ以上のデータの
集まりの加算を行うことができるため、加算および乗算
を高速に行うことができるものが得られる効果がある。
の１ビット全加算器により構成された並列加算器を内蔵
する算術論理演算ユニットと、該算術論理演算ユニット
の入出力データを一時保持する複数のレジスタとを備え
て、与えられた命令に従って上記算術論理演算ユニット
および上記各レジスタの動作を制御するものにおいて、
上記並列加算器による加算動作において、上記各１ビッ
ト全加算器の桁上がり信号を次の１ビット全加算器に伝
えずに、フラグレジスタのキャリービットに反映させる
ように構成したので、１つの加算で２つ以上のデータの
集まりの加算を行うことができるため、加算および乗算
を高速に行うことができるものが得られる効果がある。
【図１】この発明の一実施例による中央演算処理装置内
の並列加算器を示すブロック図を示す。
の並列加算器を示すブロック図を示す。
【図２】図１に示す並列加算器の概略を示すブロック図
である。
である。
【図３】この発明の一実施例における中央演算処理装置
によるデータの加算方法を示すブロック図である。
によるデータの加算方法を示すブロック図である。
【図４】この発明の一実施例における中央演算処理装置
によるデータの乗算方法を示すブロック図である。
によるデータの乗算方法を示すブロック図である。
【図５】図４において乗算が行われるときの演算方法を
示す説明図である。
示す説明図である。
【図６】従来の中央演算処理装置を示すブロック図であ
る。
る。
【図７】図６におけるメモリのデータ内容を示すメモリ
マップ図である。
マップ図である。
【図８】図６における中央演算処理装置によるデータの
加算方法を示すブロック図である。
加算方法を示すブロック図である。
【図９】図６における中央演算処理装置によるデータの
乗算方法を示す説明図である。
乗算方法を示す説明図である。
【符号の説明】 ３ Ａレジスタ（レジスタ） ４ Ｂレジスタ（レジスタ） ５ Ｍレジスタ（レジスタ） ６ Ｓレジスタ（レジスタ） １２ 並列加算器 １３ａ〜１３ｄ １ビット全加算器 １５ スイッチ（スイッチ手段） １６ フラグレジスタ ２１ ＡＬＵ（算術論理演算ユニット） ２２ Ａ１レジスタ（レジスタ） ２３ Ａ２レジスタ（レジスタ） ２４ Ｂ１レジスタ（レジスタ） ２５ Ｂ２レジスタ（レジスタ） ２６ Ｍ１レジスタ（レジスタ） ２７ Ｍ２レジスタ（レジスタ）
【手続補正書】
【提出日】平成４年１２月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】
【発明の効果】以上のように、この発明によれば、複数
の１ビット全加算器により構成された並列加算器を内蔵
する算術論理演算ユニットと、該算術論理演算ユニット
の入出力データを一時保持する複数のレジスタとを備え
て、与えられた命令に従って上記算術論理演算ユニット
および上記各レジスタの動作を制御するものにおいて、
上記並列加算器による加算動作において、上記１ビット
全加算器の桁上がり信号を次段の１ビット全加算器に伝
えずに、フラグレジスタのキャリービットに反映させる
ように構成したので、１つの加算で２つ以上のデータの
集まりの加算を行うことができるため、加算および乗算
を高速に行うことができるものが得られる効果がある。
の１ビット全加算器により構成された並列加算器を内蔵
する算術論理演算ユニットと、該算術論理演算ユニット
の入出力データを一時保持する複数のレジスタとを備え
て、与えられた命令に従って上記算術論理演算ユニット
および上記各レジスタの動作を制御するものにおいて、
上記並列加算器による加算動作において、上記１ビット
全加算器の桁上がり信号を次段の１ビット全加算器に伝
えずに、フラグレジスタのキャリービットに反映させる
ように構成したので、１つの加算で２つ以上のデータの
集まりの加算を行うことができるため、加算および乗算
を高速に行うことができるものが得られる効果がある。
Claims (1)
- 【請求項１】 複数の１ビット全加算器により構成され
た並列加算器を内蔵する算術論理演算ユニットと、該算
術論理演算ユニットの入出力データを一時保持する複数
のレジスタとを備えて、与えられた命令に従って上記算
術論理演算ユニットおよび上記各レジスタの動作を制御
する中央演算処理装置において、上記並列加算器による
加算動作において、上記各１ビット全加算器の桁上がり
信号を次の１ビット全加算器に伝えずに、フラグレジス
タのキャリービットに反映させるスイッチ手段を設けた
ことを特徴とする中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214750A JPH0635669A (ja) | 1992-07-21 | 1992-07-21 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214750A JPH0635669A (ja) | 1992-07-21 | 1992-07-21 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635669A true JPH0635669A (ja) | 1994-02-10 |
Family
ID=16660959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214750A Pending JPH0635669A (ja) | 1992-07-21 | 1992-07-21 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010057019A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 撮像素子及び撮像装置 |
| US7844654B2 (en) | 2004-11-12 | 2010-11-30 | Seiko Epson Corporation | Arithmetic unit of arbitrary precision, operation method for processing data of arbitrary precision and electronic equipment |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186839A (ja) * | 1984-10-05 | 1986-05-02 | Hitachi Ltd | 演算処理装置 |
| JPS6355627A (ja) * | 1986-08-27 | 1988-03-10 | Toshiba Corp | 半導体論理演算装置 |
| JPS63278136A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | 演算回路 |
| JPH01134528A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 乗算器 |
| JPH043222A (ja) * | 1990-04-19 | 1992-01-08 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0462635A (ja) * | 1990-06-29 | 1992-02-27 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
-
1992
- 1992-07-21 JP JP4214750A patent/JPH0635669A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186839A (ja) * | 1984-10-05 | 1986-05-02 | Hitachi Ltd | 演算処理装置 |
| JPS6355627A (ja) * | 1986-08-27 | 1988-03-10 | Toshiba Corp | 半導体論理演算装置 |
| JPS63278136A (ja) * | 1987-05-11 | 1988-11-15 | Hitachi Ltd | 演算回路 |
| JPH01134528A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 乗算器 |
| JPH043222A (ja) * | 1990-04-19 | 1992-01-08 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0462635A (ja) * | 1990-06-29 | 1992-02-27 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7844654B2 (en) | 2004-11-12 | 2010-11-30 | Seiko Epson Corporation | Arithmetic unit of arbitrary precision, operation method for processing data of arbitrary precision and electronic equipment |
| JP2010057019A (ja) * | 2008-08-29 | 2010-03-11 | Sony Corp | 撮像素子及び撮像装置 |
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