JPH08161900A - 半導体記憶装置およびその検査方法 - Google Patents
半導体記憶装置およびその検査方法Info
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- JPH08161900A JPH08161900A JP6300835A JP30083594A JPH08161900A JP H08161900 A JPH08161900 A JP H08161900A JP 6300835 A JP6300835 A JP 6300835A JP 30083594 A JP30083594 A JP 30083594A JP H08161900 A JPH08161900 A JP H08161900A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000007689 inspection Methods 0.000 title abstract description 40
- 238000000034 method Methods 0.000 title description 44
- 238000012360 testing method Methods 0.000 claims abstract description 77
- 238000010998 test method Methods 0.000 claims description 5
- 241000287462 Phalacrocorax carbo Species 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000002950 deficient Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
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- 102200091804 rs104894738 Human genes 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】現アクセス番地から任意の番地にアクセスでき
れＦＩＦＯメモリを実現し、ＲＡＭ検査方式のテストパ
ターンを用いて、メモリセルアレイの相互干渉を検査で
きるようにする。 【構成】本発明は、データインプットバッファ１と、ラ
イトカラムセレクタ２と、リードロウセレクタ３と、メ
モリセルアレイ４と、ライトロウセルクタ５と、リード
カラムセレクタ６と、データアウトプットバッファ７と
を備えて構成されており、リードロウセレクタ３および
ライトロウセレクタ５に対して、新たにテスト信号１０
４が入力されている点において特徴がある。このテスト
信号によってメモリセルアレイ４に対する行方向の書き
込み番地選択信号ならびに行方向の読み出し番地選択信
号のオン／オフが制御され、現時点においてアクセスし
ている番地から、ランダムに任意の番地をアクセスする
ことが可能となる。
れＦＩＦＯメモリを実現し、ＲＡＭ検査方式のテストパ
ターンを用いて、メモリセルアレイの相互干渉を検査で
きるようにする。 【構成】本発明は、データインプットバッファ１と、ラ
イトカラムセレクタ２と、リードロウセレクタ３と、メ
モリセルアレイ４と、ライトロウセルクタ５と、リード
カラムセレクタ６と、データアウトプットバッファ７と
を備えて構成されており、リードロウセレクタ３および
ライトロウセレクタ５に対して、新たにテスト信号１０
４が入力されている点において特徴がある。このテスト
信号によってメモリセルアレイ４に対する行方向の書き
込み番地選択信号ならびに行方向の読み出し番地選択信
号のオン／オフが制御され、現時点においてアクセスし
ている番地から、ランダムに任意の番地をアクセスする
ことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置およびそ
の検査方法に関し、特にテスト時にランダムアクセスす
ることのできるＦＩＦＯメモリにより形成される半導体
記憶装置およびその検査方法に関する。
の検査方法に関し、特にテスト時にランダムアクセスす
ることのできるＦＩＦＯメモリにより形成される半導体
記憶装置およびその検査方法に関する。
【０００２】
【従来の技術】一般に、ＦＩＦＯメモリにより形成され
る半導体記憶装置においては、アドレス端子が無いため
に、リセット動作後に、基準クロックに同期してアドレ
スカウンタまたはシフトレジスタを動作させて内部アド
レスを決定し、これに対応するワード線とビット線を選
択して、メモリセルに対し０番地から最終番地まで順に
アクセスが行われている。
る半導体記憶装置においては、アドレス端子が無いため
に、リセット動作後に、基準クロックに同期してアドレ
スカウンタまたはシフトレジスタを動作させて内部アド
レスを決定し、これに対応するワード線とビット線を選
択して、メモリセルに対し０番地から最終番地まで順に
アクセスが行われている。
【０００３】図６は、従来のＦＩＦＯメモリにより形成
される半導体記憶装置（以下、ＦＩＦＯメモリと略称す
る）の一例の構成を示すブロック図である。図６に示さ
れるように、本従来例は、データ入力信号１０１を増幅
して出力するデータインプットバッファ１と、アドレス
カウンタまたはシフトレジスタとアドレスポインタを含
み、書き込み列方向番地を選択するライトカラムセレク
タ２と、アドレスカウンタまたはシフトレジスタとアド
レスポインタを含み、読み出し行方向番地を選択するリ
ードロウセレクタ３と、メモリセルアレイ４と、アドレ
スカウンタまたはシフトレジスとアドレスポインタを含
み、書き込み行方向番地を選択するライトロウセレクタ
５と、アドレスカウンタまたはシフトレジスとアドレス
ポインタを含み、読み出し列方向番地を選択するリード
カラムセレクタ６と、リードカラムセレクタ６より読み
出されるデータを増幅して、データ出力信号１０７とし
て出力するデータアウトプットバッファ７とを備えて構
成される。以下、図６を参照して従来例の動作について
説明する。
される半導体記憶装置（以下、ＦＩＦＯメモリと略称す
る）の一例の構成を示すブロック図である。図６に示さ
れるように、本従来例は、データ入力信号１０１を増幅
して出力するデータインプットバッファ１と、アドレス
カウンタまたはシフトレジスタとアドレスポインタを含
み、書き込み列方向番地を選択するライトカラムセレク
タ２と、アドレスカウンタまたはシフトレジスタとアド
レスポインタを含み、読み出し行方向番地を選択するリ
ードロウセレクタ３と、メモリセルアレイ４と、アドレ
スカウンタまたはシフトレジスとアドレスポインタを含
み、書き込み行方向番地を選択するライトロウセレクタ
５と、アドレスカウンタまたはシフトレジスとアドレス
ポインタを含み、読み出し列方向番地を選択するリード
カラムセレクタ６と、リードカラムセレクタ６より読み
出されるデータを増幅して、データ出力信号１０７とし
て出力するデータアウトプットバッファ７とを備えて構
成される。以下、図６を参照して従来例の動作について
説明する。
【０００４】図６において、ライトカラムセレクタ２お
よびライトロウセレクタ３は、共に書き込み番地リセッ
ト信号１０３によりリセットされ、書き込み制御信号１
０２に同期して、メモリセルアレイ４の０番地から最終
番地へとアクセスが行われる。同様に、リードロウセレ
クタ３およびリードカラムセレクタ６は、共に読み出し
番地リセット信号１０５によりリセットされ、読み出し
制御信号１０６に同期して、メモリセルアレイ４の０番
地から最終番地へとアクセスが行われる。
よびライトロウセレクタ３は、共に書き込み番地リセッ
ト信号１０３によりリセットされ、書き込み制御信号１
０２に同期して、メモリセルアレイ４の０番地から最終
番地へとアクセスが行われる。同様に、リードロウセレ
クタ３およびリードカラムセレクタ６は、共に読み出し
番地リセット信号１０５によりリセットされ、読み出し
制御信号１０６に同期して、メモリセルアレイ４の０番
地から最終番地へとアクセスが行われる。
【０００５】このＦＩＦＯメモリに対するメモリセルと
ビット線間の干渉を検査する方法としては、注目する任
意のメモリセルと同一のビット線上にある他のメモリセ
ルに対して、書き込み動作、または読み出し動作を何度
も繰返して行う検査が一般的である。例えば、特開平１
−３２１５３７号公報において公開されているように、
全メモリセルに書き込みを行った後に、リセット動作に
より、ワード線を最初の番地に戻し、同一ワード線下の
メモリセルに書き込み動作を複数回繰返すことにより、
他のメモリセルにディスターブを与え、全ビットについ
ての干渉の有無を判定するという検査方法がある。
ビット線間の干渉を検査する方法としては、注目する任
意のメモリセルと同一のビット線上にある他のメモリセ
ルに対して、書き込み動作、または読み出し動作を何度
も繰返して行う検査が一般的である。例えば、特開平１
−３２１５３７号公報において公開されているように、
全メモリセルに書き込みを行った後に、リセット動作に
より、ワード線を最初の番地に戻し、同一ワード線下の
メモリセルに書き込み動作を複数回繰返すことにより、
他のメモリセルにディスターブを与え、全ビットについ
ての干渉の有無を判定するという検査方法がある。
【０００６】上述した従来のＦＩＦＯメモリの検査方法
は、主にメモリセルとビット線間にかかわる検査方法で
あり、それ以外のメモリセル間、ワード線間およびメモ
リセルとワード線間等の検査方法としては不十分の方法
である。
は、主にメモリセルとビット線間にかかわる検査方法で
あり、それ以外のメモリセル間、ワード線間およびメモ
リセルとワード線間等の検査方法としては不十分の方法
である。
【０００７】
【発明が解決しようとする課題】上述した従来のＦＩＦ
Ｏメモリにおいては、書き込み／読み出し動作が、必ら
ずシリアルに動作するように構成されているために、現
時点においてアクセスしている番地から、ランダムに任
意の番地をアクセスすることが不可能であるという欠点
がある。
Ｏメモリにおいては、書き込み／読み出し動作が、必ら
ずシリアルに動作するように構成されているために、現
時点においてアクセスしている番地から、ランダムに任
意の番地をアクセスすることが不可能であるという欠点
がある。
【０００８】また、当該ＦＩＦＯメモリの検査方法とし
て行われている従来のディスクパターンによる検査方法
においては、特定の番地がディスタープ源となるため
に、ディスタープがかかり難いメモリセルが存在してお
り、この対応策として、書き込みおよび読み出し時のア
クセス動作を、何度も繰返すことによりディスターブを
与えている。これにより、ＦＩＦＯメモリにより形成さ
れる半導体記憶装置に対する検査時間が可成り長くなる
という問題があり、近年においては、当該半導体集積回
路の選別時間の短縮の一環として、一般的に検査時間が
長いとされる上記のディスターブパターンを試験項目よ
り削除する場合もある。即ち、従来のＦＩＦＯメモリの
検査方法は、ディスターブパターンの検査方法に多くの
時間を要し非効率的であるという欠点がある。
て行われている従来のディスクパターンによる検査方法
においては、特定の番地がディスタープ源となるため
に、ディスタープがかかり難いメモリセルが存在してお
り、この対応策として、書き込みおよび読み出し時のア
クセス動作を、何度も繰返すことによりディスターブを
与えている。これにより、ＦＩＦＯメモリにより形成さ
れる半導体記憶装置に対する検査時間が可成り長くなる
という問題があり、近年においては、当該半導体集積回
路の選別時間の短縮の一環として、一般的に検査時間が
長いとされる上記のディスターブパターンを試験項目よ
り削除する場合もある。即ち、従来のＦＩＦＯメモリの
検査方法は、ディスターブパターンの検査方法に多くの
時間を要し非効率的であるという欠点がある。
【０００９】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、データ入力信号を増幅して出力するデータイン
プットバッファと、書き込み列方向番地を選択するライ
トカラムセレクタと、読み出し行方向番地を選択するリ
ードロウセレクタと、メモリセルアレイと、書き込み行
方向番地を選択するライトロウセレクタと、読み出し列
方向番地を選択するリードカラムセレクタと、前記リー
ドカラムセレクタより読み出されるデータを増幅して出
力するデータアウトプットバッファとを備えて構成され
る、ＦＩＦＯメモリにより形成される半導体記憶装置に
おいて、外部より入力される所定のテスト信号により制
御されて、前記メモリセルアレイに対応するデータ書き
込み時に、前記ライトロウセレクタより当該メモリセル
アレイに対して出力される行方向の書き込み番地選択信
号のオン／オフが制御され、前記メモリセルアレイに対
応するデータ読み出し時に、前記リードロウセレクタよ
り当該メモリセルアレイに対して出力される行方向の読
み出し番地選択信号のオン／オフが制御されることを特
徴としている。
装置は、データ入力信号を増幅して出力するデータイン
プットバッファと、書き込み列方向番地を選択するライ
トカラムセレクタと、読み出し行方向番地を選択するリ
ードロウセレクタと、メモリセルアレイと、書き込み行
方向番地を選択するライトロウセレクタと、読み出し列
方向番地を選択するリードカラムセレクタと、前記リー
ドカラムセレクタより読み出されるデータを増幅して出
力するデータアウトプットバッファとを備えて構成され
る、ＦＩＦＯメモリにより形成される半導体記憶装置に
おいて、外部より入力される所定のテスト信号により制
御されて、前記メモリセルアレイに対応するデータ書き
込み時に、前記ライトロウセレクタより当該メモリセル
アレイに対して出力される行方向の書き込み番地選択信
号のオン／オフが制御され、前記メモリセルアレイに対
応するデータ読み出し時に、前記リードロウセレクタよ
り当該メモリセルアレイに対して出力される行方向の読
み出し番地選択信号のオン／オフが制御されることを特
徴としている。
【００１０】また、第２の発明の半導体記憶装置は、デ
ータ入力信号を増幅して出力するデータインプットバッ
ファと、書き込み列方向番地を選択するライトカラムセ
レクタと、読み出し行方向番地を選択するリードロウセ
レクタと、メモリセルアレイと、書き込み行方向番地を
選択するライトロウセレクタと、読み出し列方向番地を
選択するリードカラムセレクタと、前記リードカラムセ
レクタより読み出されるデータを増幅して出力するデー
タアウトプットバッファとを備えて構成される、ＦＩＦ
Ｏメモリにより形成される半導体記憶装置において、外
部より入力される所定のテスト信号により制御されて、
前記メモリセルアレイに対応するデータ書き込み時に、
前記ライトカラムセレクタより当該メモリセルアレイに
対して出力される列方向の書き込み番地選択信号のオン
／オフが制御されるとともに、前記ライトロウセレクタ
より当該メモリセルアレイに対して出力される行方向の
書き込み番地選択信号のオン／オフが制御され、前記メ
モリセルアレイに対応するデータ読み出し時に、前記リ
ードカラムセレクタより当該メモリセルアレイに対して
出力される列方向の読み出し番地選択信号のオン／オフ
が制御されるとともに、前記リードロウセレクタより当
該メモリセルアレイに対して出力される行方向の読み出
し番地選択信号のオン／オフが制御されることを特徴と
している。
ータ入力信号を増幅して出力するデータインプットバッ
ファと、書き込み列方向番地を選択するライトカラムセ
レクタと、読み出し行方向番地を選択するリードロウセ
レクタと、メモリセルアレイと、書き込み行方向番地を
選択するライトロウセレクタと、読み出し列方向番地を
選択するリードカラムセレクタと、前記リードカラムセ
レクタより読み出されるデータを増幅して出力するデー
タアウトプットバッファとを備えて構成される、ＦＩＦ
Ｏメモリにより形成される半導体記憶装置において、外
部より入力される所定のテスト信号により制御されて、
前記メモリセルアレイに対応するデータ書き込み時に、
前記ライトカラムセレクタより当該メモリセルアレイに
対して出力される列方向の書き込み番地選択信号のオン
／オフが制御されるとともに、前記ライトロウセレクタ
より当該メモリセルアレイに対して出力される行方向の
書き込み番地選択信号のオン／オフが制御され、前記メ
モリセルアレイに対応するデータ読み出し時に、前記リ
ードカラムセレクタより当該メモリセルアレイに対して
出力される列方向の読み出し番地選択信号のオン／オフ
が制御されるとともに、前記リードロウセレクタより当
該メモリセルアレイに対して出力される行方向の読み出
し番地選択信号のオン／オフが制御されることを特徴と
している。
【００１１】なお、前記第１の発明においては、前記ラ
イトロウセレクタ内に、前記行方向の書き込み番地選択
信号に対する制御手段として、当該ライトロウセレクタ
内に含まれるシフトレジスタより出力される前記行方向
の書き込み番地選択信号と、所定の書き込み制御信号の
レベルに関連する制御信号と、前記テスト信号のレベル
に関連するテスト制御信号と、を入力して論理演算を行
う論理回路手段を少なくとも備えるとともに、前記リー
ドロウセレクタ内に、前記行方向の読み出し番地選択信
号に対する制御手段として、当該リードロウセレクタ内
に含まれるシフトレジスタより出力される前記行方向の
読み出し番地選択信号と、所定の読み出し制御信号のレ
ベルに関連する制御信号と、前記テスト信号のレベルに
関連するテスト制御信号と、を入力して論理演算を行う
論理回路手段を少なくとも備えることを特徴としてもよ
い。
イトロウセレクタ内に、前記行方向の書き込み番地選択
信号に対する制御手段として、当該ライトロウセレクタ
内に含まれるシフトレジスタより出力される前記行方向
の書き込み番地選択信号と、所定の書き込み制御信号の
レベルに関連する制御信号と、前記テスト信号のレベル
に関連するテスト制御信号と、を入力して論理演算を行
う論理回路手段を少なくとも備えるとともに、前記リー
ドロウセレクタ内に、前記行方向の読み出し番地選択信
号に対する制御手段として、当該リードロウセレクタ内
に含まれるシフトレジスタより出力される前記行方向の
読み出し番地選択信号と、所定の読み出し制御信号のレ
ベルに関連する制御信号と、前記テスト信号のレベルに
関連するテスト制御信号と、を入力して論理演算を行う
論理回路手段を少なくとも備えることを特徴としてもよ
い。
【００１２】また、前記第２の発明においては、前記ラ
イトカラムセレクタ内に、前記列方向の書き込み番地選
択信号に対する制御手段として、当該ライトカラムセレ
クタ内に含まれるシフトレジスタより出力される前記列
方向の書き込み番地選択信号と、所定の書き込み制御信
号と前記テスト信号との論理出力により生成されるテス
ト制御信号と、を入力して論理演算を行う論理回路手段
を少なくとも備え、前記ライトロウセレクタ内に、前記
行方向の書き込み番地選択信号に対する制御手段とし
て、当該ライトロウセレクタ内に含まれるシフトレジス
タより出力される前記行方向の書き込み番地選択信号
と、前記書き込み制御信号と前記テスト信号との論理出
力により生成されるテスト制御信号と、を入力して論理
演算を行う論理回路手段を少なくとも備え、前記リード
カラムセレクタ内に、前記列方向の読み出し番地選択信
号に対する制御手段として、当該リードカラムセレクタ
内に含まれるシフトレジスタより出力される前記列方向
の読み出し番地選択信号と、所定の読み出し制御信号と
前記テスト信号との論理出力により生成されるテスト制
御信号と、を入力して論理演算を行う論理回路手段を少
なくとも備え、前記リードロウセレクタ内に、前記行方
向の読み出し番地選択信号に対する制御手段として、当
該リードロウセレクタ内に含まれるシフトレジスタより
出力される前記行方向の読み出し番地選択信号と、前記
読み出し制御信号と前記テスト信号との論理出力により
生成されるテスト制御信号と、を入力して論理演算を行
う論理回路手段を少なくとも備えることを特徴としても
よい。
イトカラムセレクタ内に、前記列方向の書き込み番地選
択信号に対する制御手段として、当該ライトカラムセレ
クタ内に含まれるシフトレジスタより出力される前記列
方向の書き込み番地選択信号と、所定の書き込み制御信
号と前記テスト信号との論理出力により生成されるテス
ト制御信号と、を入力して論理演算を行う論理回路手段
を少なくとも備え、前記ライトロウセレクタ内に、前記
行方向の書き込み番地選択信号に対する制御手段とし
て、当該ライトロウセレクタ内に含まれるシフトレジス
タより出力される前記行方向の書き込み番地選択信号
と、前記書き込み制御信号と前記テスト信号との論理出
力により生成されるテスト制御信号と、を入力して論理
演算を行う論理回路手段を少なくとも備え、前記リード
カラムセレクタ内に、前記列方向の読み出し番地選択信
号に対する制御手段として、当該リードカラムセレクタ
内に含まれるシフトレジスタより出力される前記列方向
の読み出し番地選択信号と、所定の読み出し制御信号と
前記テスト信号との論理出力により生成されるテスト制
御信号と、を入力して論理演算を行う論理回路手段を少
なくとも備え、前記リードロウセレクタ内に、前記行方
向の読み出し番地選択信号に対する制御手段として、当
該リードロウセレクタ内に含まれるシフトレジスタより
出力される前記行方向の読み出し番地選択信号と、前記
読み出し制御信号と前記テスト信号との論理出力により
生成されるテスト制御信号と、を入力して論理演算を行
う論理回路手段を少なくとも備えることを特徴としても
よい。
【００１３】また、本発明の半導体記憶装置の試験方法
は、少なくとも、メモリセルアレイと、メモリセルアレ
イの列方向の書き込み番地を選択するライトカラムセレ
クタと、メモリセルアレイの行方向の読み出し番地を選
択するリードロウセレクタと、メモリセルアレイの行方
向の書き込み番地を選択するライトロウセレクタと、メ
モリセルアレイの列方向の読み出し番地を選択するリー
ドカラムセレクタとを含み。ＦＩＦＯメモリにより形成
される半導体記憶装置の試験方法として、前記メモリセ
ルアレイの全番地のメモリセルにデータを書き込む第１
のステップと、前記メモリセルアレイにおけるディスタ
ーブの対象とする番地のメモリセルを除く他の全メモリ
セルに対して、書き込み／読み出しを行う第２のステッ
プと、前記メモリセルアレイに含まれる全番地のメモリ
セルのデータを読み出す第３のステップと、前記第３の
ステップ後において、メモリセルアレイについて、ビッ
ト線間、ワード線間、他のメモリセル同士間の干渉の有
無を判定し、当該干渉の有無により当該半導体記憶装置
の良否を規定する第４のステップと、を有することを特
徴としている。
は、少なくとも、メモリセルアレイと、メモリセルアレ
イの列方向の書き込み番地を選択するライトカラムセレ
クタと、メモリセルアレイの行方向の読み出し番地を選
択するリードロウセレクタと、メモリセルアレイの行方
向の書き込み番地を選択するライトロウセレクタと、メ
モリセルアレイの列方向の読み出し番地を選択するリー
ドカラムセレクタとを含み。ＦＩＦＯメモリにより形成
される半導体記憶装置の試験方法として、前記メモリセ
ルアレイの全番地のメモリセルにデータを書き込む第１
のステップと、前記メモリセルアレイにおけるディスタ
ーブの対象とする番地のメモリセルを除く他の全メモリ
セルに対して、書き込み／読み出しを行う第２のステッ
プと、前記メモリセルアレイに含まれる全番地のメモリ
セルのデータを読み出す第３のステップと、前記第３の
ステップ後において、メモリセルアレイについて、ビッ
ト線間、ワード線間、他のメモリセル同士間の干渉の有
無を判定し、当該干渉の有無により当該半導体記憶装置
の良否を規定する第４のステップと、を有することを特
徴としている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の基本構成を示すブロック図
である。図１に示されるように、本実施例は、データイ
ンプットバッファ１と、ライトカラムセレクタ２と、リ
ードロウセレクタ３と、メモリセルアレイ４と、ライト
ロウセルクタ５と、リードカラムセレクタ６と、データ
アウトプットバッファ７とを備えて構成される。図６と
の対比により明らかなように、本実施例の主要構成要素
は、前述の従来例の構成要素と同一ではあるが、本実施
例においては、リードロウセレクタ３およびライトロウ
セレクタ５に対して、新たにテスト信号１０４が入力さ
れている点において差異があり、この点に本発明の特徴
がある。
である。図１に示されるように、本実施例は、データイ
ンプットバッファ１と、ライトカラムセレクタ２と、リ
ードロウセレクタ３と、メモリセルアレイ４と、ライト
ロウセルクタ５と、リードカラムセレクタ６と、データ
アウトプットバッファ７とを備えて構成される。図６と
の対比により明らかなように、本実施例の主要構成要素
は、前述の従来例の構成要素と同一ではあるが、本実施
例においては、リードロウセレクタ３およびライトロウ
セレクタ５に対して、新たにテスト信号１０４が入力さ
れている点において差異があり、この点に本発明の特徴
がある。
【００１６】図２は、本発明の第１の実施例において、
図１に示されるデータインプットバッファ１およびデー
タアウトプットバッファ７を除く、ライトカラムセレク
タ２、リードロウセレクタ３、メモリセルアレイ４、ラ
イトロウセレクタ５およびリードカラムセレクタ６を含
むアドレスセレクタを示すブロック図である。図２に示
されるように、前記アドレスセレクタにおいては、ライ
トバス１０８およびリードバス１０９に対応して、ライ
トカラムセレクタ２およびリードカラムセレクタ６は、
それぞれ、４個のフリップフロップ（Ｆ／Ｆ）により形
成されるシフトレジスタと、６個のインバータと、４個
の２入力のＮＡＮＤ回路により構成され、ライトロウセ
レクタ５およびリードロウセレクタ３は、それぞれ、４
個のフリップフロップ（Ｆ／Ｆ）により形成されるシフ
トレジスタと、５個のインバータと、４個の３入力のＮ
ＡＮＤ回路より構成されている。また、メモリセルアレ
イ４は、ライトカラムセレクタ２に対応する４個のスイ
ッチ（ＳＷ）と、リードカラムセレクタ６に対応する４
個のスイッチ（ＳＷ）と、４行４列の１６個のメモリセ
ル（ＭＳ0 〜ＭＳ15）により構成されている。
図１に示されるデータインプットバッファ１およびデー
タアウトプットバッファ７を除く、ライトカラムセレク
タ２、リードロウセレクタ３、メモリセルアレイ４、ラ
イトロウセレクタ５およびリードカラムセレクタ６を含
むアドレスセレクタを示すブロック図である。図２に示
されるように、前記アドレスセレクタにおいては、ライ
トバス１０８およびリードバス１０９に対応して、ライ
トカラムセレクタ２およびリードカラムセレクタ６は、
それぞれ、４個のフリップフロップ（Ｆ／Ｆ）により形
成されるシフトレジスタと、６個のインバータと、４個
の２入力のＮＡＮＤ回路により構成され、ライトロウセ
レクタ５およびリードロウセレクタ３は、それぞれ、４
個のフリップフロップ（Ｆ／Ｆ）により形成されるシフ
トレジスタと、５個のインバータと、４個の３入力のＮ
ＡＮＤ回路より構成されている。また、メモリセルアレ
イ４は、ライトカラムセレクタ２に対応する４個のスイ
ッチ（ＳＷ）と、リードカラムセレクタ６に対応する４
個のスイッチ（ＳＷ）と、４行４列の１６個のメモリセ
ル（ＭＳ0 〜ＭＳ15）により構成されている。
【００１７】図２において、ライトカラムセレクタ２と
ライトロウセレクタ５に含まれるシフトレジスタは、書
き込み番地リセット信号１０３によりリセットされ、リ
ードカラムセレクタ６とリードロウセレクタ３に含まれ
るシフトレジスタは、読み出し番地リセット信号１０５
によりリセットされる。
ライトロウセレクタ５に含まれるシフトレジスタは、書
き込み番地リセット信号１０３によりリセットされ、リ
ードカラムセレクタ６とリードロウセレクタ３に含まれ
るシフトレジスタは、読み出し番地リセット信号１０５
によりリセットされる。
【００１８】メモリセルアレイ４に対応するデータの書
き込み時においては、ライトカラムセレクタ２に入力さ
れるテスト信号１０４は非活性化されて、ロウレベルに
設定される。ライトカラムセレクタ２においては、２入
力のＮＡＮＤ回路に対する入力としては、ライトカラム
セレクタ２に含まれるシフトレジスタのシフトレジスタ
値と、ロウレベルの書き込み制御信号１０２の反転信号
が入力されており、テスト信号１０４のレベルに関係な
く、外部から入力される書き込み制御信号１０２の反転
信号に同期して、当該２入力のＮＡＮＤ回路およびイン
バータを介してメモリセルアレイ４に入力される。また
ライトロウセレクタ５においては、３入力のＮＡＮＤ回
路に対する入力としては、シフトレジスタの出力および
ロウレベルの書き込み制御信号１０２の前記反転信号以
外に、テスト信号１０４の反転信号がハイレベルのテス
ト制御信号として入力されており、ライトロウセレクタ
５に含まれるシフトレジスタのシフトレジスタ値は、外
部から入力される書き込み制御信号１０２の反転信号に
同期して、当該３入力のＮＡＮＤ回路およびインバータ
を介してメモリセルアレイ４に入力される。
き込み時においては、ライトカラムセレクタ２に入力さ
れるテスト信号１０４は非活性化されて、ロウレベルに
設定される。ライトカラムセレクタ２においては、２入
力のＮＡＮＤ回路に対する入力としては、ライトカラム
セレクタ２に含まれるシフトレジスタのシフトレジスタ
値と、ロウレベルの書き込み制御信号１０２の反転信号
が入力されており、テスト信号１０４のレベルに関係な
く、外部から入力される書き込み制御信号１０２の反転
信号に同期して、当該２入力のＮＡＮＤ回路およびイン
バータを介してメモリセルアレイ４に入力される。また
ライトロウセレクタ５においては、３入力のＮＡＮＤ回
路に対する入力としては、シフトレジスタの出力および
ロウレベルの書き込み制御信号１０２の前記反転信号以
外に、テスト信号１０４の反転信号がハイレベルのテス
ト制御信号として入力されており、ライトロウセレクタ
５に含まれるシフトレジスタのシフトレジスタ値は、外
部から入力される書き込み制御信号１０２の反転信号に
同期して、当該３入力のＮＡＮＤ回路およびインバータ
を介してメモリセルアレイ４に入力される。
【００１９】また、メモリセルアレイ４に対応するデー
タ読み出し時においても、リードカラムセレクタ６に入
力されるテスト信号１０４は非活性化されて、ロウレベ
ルに設定される。リードカラムセレクタ６に含まれるシ
フトレジスタのシフトレジスタ値は、このテスト信号の
レベルに関係なく、外部から入力される読み出し制御信
号１０６の反転信号に同期して、２入力のＮＡＮＤ回路
およびインバータを介してメモリセルアレイ４に入力さ
れる。また、リードロウセレクタ３においては、３入力
のＮＡＮＤ回路に対する入力としては、シフトレジスタ
の出力およびロウレベルの読み出し制御信号１０６の反
転信号以外に、テスト信号１０４の反転信号がハイレベ
ルのテスト制御信号として入力されており、リードロウ
セレクタ３に含まれるシフトレジスタのシフトレジスタ
値は、外部から入力される読み出し制御信号１０６の反
転信号に同期して、当該３入力のＮＡＮＤ回路およびイ
ンバータを介してメモリセルアレイ４に入力される。
タ読み出し時においても、リードカラムセレクタ６に入
力されるテスト信号１０４は非活性化されて、ロウレベ
ルに設定される。リードカラムセレクタ６に含まれるシ
フトレジスタのシフトレジスタ値は、このテスト信号の
レベルに関係なく、外部から入力される読み出し制御信
号１０６の反転信号に同期して、２入力のＮＡＮＤ回路
およびインバータを介してメモリセルアレイ４に入力さ
れる。また、リードロウセレクタ３においては、３入力
のＮＡＮＤ回路に対する入力としては、シフトレジスタ
の出力およびロウレベルの読み出し制御信号１０６の反
転信号以外に、テスト信号１０４の反転信号がハイレベ
ルのテスト制御信号として入力されており、リードロウ
セレクタ３に含まれるシフトレジスタのシフトレジスタ
値は、外部から入力される読み出し制御信号１０６の反
転信号に同期して、当該３入力のＮＡＮＤ回路およびイ
ンバータを介してメモリセルアレイ４に入力される。
【００２０】他方、ライトロウセレクタ５においては、
外部より入力されるテスト信号１０４が活性化されてハ
イレベルの時には、３入力のＮＡＮＤ回路に対する入力
としては、シフトレジスタの出力およびロウレベルの書
き込み制御信号１０２の反転信号以外に、テスト信号１
０４の反転信号がロウレベルのテスト制御信号として入
力されており、当該ライトロウセレクタ５に含まれるシ
フトレジスタの値は、当該３入力のＮＡＮＤ回路および
インバータを介して出力されることがなく、メモリセル
アレイ４の行方向に対応する書き込み番地選択信号１１
４、１１５、１１６および１１７は、全てオンすること
はない。このことは、リードロウセレクタ３においても
同様であり、外部より入力されるテスト信号１０４が活
性化されてハイレベルの時には、当該リードロウセレク
タ３に含まれるシフトレジスタの値は、３入力のＮＡＮ
Ｄ回路およびインバータを介して出力されず、メモリセ
ルアレイ４の行方向に対応する読み出し番地選択信号１
２２、１２３、１２４および１２５は、全てオンするこ
とがない。
外部より入力されるテスト信号１０４が活性化されてハ
イレベルの時には、３入力のＮＡＮＤ回路に対する入力
としては、シフトレジスタの出力およびロウレベルの書
き込み制御信号１０２の反転信号以外に、テスト信号１
０４の反転信号がロウレベルのテスト制御信号として入
力されており、当該ライトロウセレクタ５に含まれるシ
フトレジスタの値は、当該３入力のＮＡＮＤ回路および
インバータを介して出力されることがなく、メモリセル
アレイ４の行方向に対応する書き込み番地選択信号１１
４、１１５、１１６および１１７は、全てオンすること
はない。このことは、リードロウセレクタ３においても
同様であり、外部より入力されるテスト信号１０４が活
性化されてハイレベルの時には、当該リードロウセレク
タ３に含まれるシフトレジスタの値は、３入力のＮＡＮ
Ｄ回路およびインバータを介して出力されず、メモリセ
ルアレイ４の行方向に対応する読み出し番地選択信号１
２２、１２３、１２４および１２５は、全てオンするこ
とがない。
【００２１】このように、テスト信号１０４を導入する
ことにより、本発明においては、現時点においてアクセ
スしている番地から、ランダムに任意の番地をアクセス
することが可能になるとともに、ＲＡＭ系の半導体記憶
装置におけるディスターブパターンによる検査方法の利
用が有効化される。
ことにより、本発明においては、現時点においてアクセ
スしている番地から、ランダムに任意の番地をアクセス
することが可能になるとともに、ＲＡＭ系の半導体記憶
装置におけるディスターブパターンによる検査方法の利
用が有効化される。
【００２２】次に、本発明による半導体記憶装置の検査
方法については、以下に、図４の検査手順を示すフロー
チャートと、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）の動作信号波形図を参照して説明する。なお、
図５においては、各信号は、以下のように記号化されて
いるものとする。
方法については、以下に、図４の検査手順を示すフロー
チャートと、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）の動作信号波形図を参照して説明する。なお、
図５においては、各信号は、以下のように記号化されて
いるものとする。
【００２３】書き込み制御信号１０２……………………
ＷＣＫ（図５（ａ）参照） 読み出し制御信号１０６……………………ＲＣＫ（図５
（ａ）参照） 書き込み番地リセット信号１０３…………ＲＳＴＷＢ
（図５（ｂ）参照） 読み出し番地リセット信号１０５…………ＲＳＴＲＢ
（図５（ｂ）参照） 書き込み番地選択信号１１０………………ＷＹ0 （図５
（ｃ）参照） 読み出し番地選択信号１１８………………ＲＹ0 （図５
（ｃ）参照） 書き込み番地選択信号１１１………………ＷＹ1 （図５
（ｄ）参照） 読み出し番地選択信号１１９………………ＲＹ1 （図５
（ｄ）参照） 書き込み番地選択信号１１２………………ＷＹ2 （図５
（ｅ）参照） 読み出し番地選択信号１２０………………ＲＹ2 （図５
（ｅ）参照） 書き込み番地選択信号１１３………………ＷＹ3 （図５
（ｆ）参照） 読み出し番地選択信号１２１………………ＲＹ3 （図５
（ｆ）参照） 書き込み番地選択信号１１４………………ＷＸ0 （図５
（ｇ）参照） 読み出し番地選択信号１２２………………ＲＸ0 （図５
（ｇ）参照） 書き込み番地選択信号１１５………………ＷＸ1 （図５
（ｈ）参照） 読み出し番地選択信号１２３………………ＲＸ1 （図５
（ｈ）参照） 書き込み番地選択信号１１６………………ＷＸ2 （図５
（ｉ）参照） 読み出し番地選択信号１２４………………ＲＸ2 （図５
（ｉ）参照） 書き込み番地選択信号１１７………………ＷＸ3 （図５
（ｊ）参照） 読み出し番地選択信号１２５………………ＲＸ3 （図５
（ｊ）参照） テスト信号１０４……………………………ＴＥＳＴ（図
５（ｋ）参照） 今、一例として検査のためにディスタープしたい注目番
地を、書き込み番地選択信号１１６（ＷＸ2 ）、または
読み出し番地選択信号１２４（ＲＸ2 ）に対応する８番
地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）とした場
合には、図４のフローチャートにおけるステップ４１に
おいて、最初にテスト信号１０４をロウレベルに設定し
て、然る後に全ビットについて、０番地〜１５番地を含
む全番地のメモリセル（ＭＳ0 〜ＭＳ15）に対するデー
タの書き込みが行われる（図５における“全番地ライ
ト”を参照）。次に、ステップ４２においては、シフト
レジスタ値が、ディスタープの対象とする８番地から１
１番地のメモリセル（ＭＳ8〜ＭＳ11）に対応するタイ
ミングにおいてのみ、テスト信号１０４をハイレベルに
設定して、書き込み番地選択信号１１６（ＷＸ2 ）また
は読み出し番地選択信号１２４（ＲＸ2 ）に対応するデ
ィスタープしたい８番地〜１１番地のメモリセル（ＭＳ
8 〜ＭＳ11）を除く全メモリセルに対して、書き込みま
たは読み出しのアクセス動作を行うことにより、当該８
番地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）にディ
スタープを与える（図５における“全番地ライト／リー
ド”を参照）。次いで、ステップ４３においては、０番
地〜１５番地を含む全番地のメモリセル（ＭＳ0 〜ＭＳ
15）からのデータの読み出しが行われる（図５における
“全番地リード”を参照）。そして、ステップ４４にお
いては、注目するメモリセルとビット線間、ワード線間
および他のメモリセル間において干渉が生じているか否
かが判定されて、干渉なしと判定される場合には、ステ
ップ４５において、当該ＦＩＦＯメモリは、検査結果に
おいて良品であるものと規定され、また、干渉ありと判
定される場合には、ステップ４６において、当該ＦＩＦ
Ｏメモリは、検査結果において不良品であるものと規定
される。
ＷＣＫ（図５（ａ）参照） 読み出し制御信号１０６……………………ＲＣＫ（図５
（ａ）参照） 書き込み番地リセット信号１０３…………ＲＳＴＷＢ
（図５（ｂ）参照） 読み出し番地リセット信号１０５…………ＲＳＴＲＢ
（図５（ｂ）参照） 書き込み番地選択信号１１０………………ＷＹ0 （図５
（ｃ）参照） 読み出し番地選択信号１１８………………ＲＹ0 （図５
（ｃ）参照） 書き込み番地選択信号１１１………………ＷＹ1 （図５
（ｄ）参照） 読み出し番地選択信号１１９………………ＲＹ1 （図５
（ｄ）参照） 書き込み番地選択信号１１２………………ＷＹ2 （図５
（ｅ）参照） 読み出し番地選択信号１２０………………ＲＹ2 （図５
（ｅ）参照） 書き込み番地選択信号１１３………………ＷＹ3 （図５
（ｆ）参照） 読み出し番地選択信号１２１………………ＲＹ3 （図５
（ｆ）参照） 書き込み番地選択信号１１４………………ＷＸ0 （図５
（ｇ）参照） 読み出し番地選択信号１２２………………ＲＸ0 （図５
（ｇ）参照） 書き込み番地選択信号１１５………………ＷＸ1 （図５
（ｈ）参照） 読み出し番地選択信号１２３………………ＲＸ1 （図５
（ｈ）参照） 書き込み番地選択信号１１６………………ＷＸ2 （図５
（ｉ）参照） 読み出し番地選択信号１２４………………ＲＸ2 （図５
（ｉ）参照） 書き込み番地選択信号１１７………………ＷＸ3 （図５
（ｊ）参照） 読み出し番地選択信号１２５………………ＲＸ3 （図５
（ｊ）参照） テスト信号１０４……………………………ＴＥＳＴ（図
５（ｋ）参照） 今、一例として検査のためにディスタープしたい注目番
地を、書き込み番地選択信号１１６（ＷＸ2 ）、または
読み出し番地選択信号１２４（ＲＸ2 ）に対応する８番
地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）とした場
合には、図４のフローチャートにおけるステップ４１に
おいて、最初にテスト信号１０４をロウレベルに設定し
て、然る後に全ビットについて、０番地〜１５番地を含
む全番地のメモリセル（ＭＳ0 〜ＭＳ15）に対するデー
タの書き込みが行われる（図５における“全番地ライ
ト”を参照）。次に、ステップ４２においては、シフト
レジスタ値が、ディスタープの対象とする８番地から１
１番地のメモリセル（ＭＳ8〜ＭＳ11）に対応するタイ
ミングにおいてのみ、テスト信号１０４をハイレベルに
設定して、書き込み番地選択信号１１６（ＷＸ2 ）また
は読み出し番地選択信号１２４（ＲＸ2 ）に対応するデ
ィスタープしたい８番地〜１１番地のメモリセル（ＭＳ
8 〜ＭＳ11）を除く全メモリセルに対して、書き込みま
たは読み出しのアクセス動作を行うことにより、当該８
番地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）にディ
スタープを与える（図５における“全番地ライト／リー
ド”を参照）。次いで、ステップ４３においては、０番
地〜１５番地を含む全番地のメモリセル（ＭＳ0 〜ＭＳ
15）からのデータの読み出しが行われる（図５における
“全番地リード”を参照）。そして、ステップ４４にお
いては、注目するメモリセルとビット線間、ワード線間
および他のメモリセル間において干渉が生じているか否
かが判定されて、干渉なしと判定される場合には、ステ
ップ４５において、当該ＦＩＦＯメモリは、検査結果に
おいて良品であるものと規定され、また、干渉ありと判
定される場合には、ステップ４６において、当該ＦＩＦ
Ｏメモリは、検査結果において不良品であるものと規定
される。
【００２４】このように、本実施例においては、新たに
テスト信号１０４を導入して、アドレスセレクタを形成
するライトカラムセレクタ２、リードロウセレクタ３、
ライトロウセレクタ５およびリードカラムセレクタ６の
内の、リードロウセレクタ３およびライトロウセレクタ
５のアドレス出力を制御することにより、メモリセルア
レイ４に対応して、現時点においてアクセスしている番
地から、ランダムに任意の番地をアクセスすることが可
能となる。これにより、現在アクセスしている番地か
ら、ランダムに任意の番地をアクセスすることができる
ために、ディスターブ源の番地を任意に設定することが
でき、メモリセルアレイ４の遠端／近端に関係なく、全
メモリセル、全ワード線、全ビット線相互間の検査を行
うことができるようになり、従って、ＲＡＭ系の半導体
記憶装置における検査方式と同様なディスターブパター
ンを用いた検査を適用することが可能となって、簡易に
して確実なメモリセルアレイの相互干渉検査方式をも提
供することができる。
テスト信号１０４を導入して、アドレスセレクタを形成
するライトカラムセレクタ２、リードロウセレクタ３、
ライトロウセレクタ５およびリードカラムセレクタ６の
内の、リードロウセレクタ３およびライトロウセレクタ
５のアドレス出力を制御することにより、メモリセルア
レイ４に対応して、現時点においてアクセスしている番
地から、ランダムに任意の番地をアクセスすることが可
能となる。これにより、現在アクセスしている番地か
ら、ランダムに任意の番地をアクセスすることができる
ために、ディスターブ源の番地を任意に設定することが
でき、メモリセルアレイ４の遠端／近端に関係なく、全
メモリセル、全ワード線、全ビット線相互間の検査を行
うことができるようになり、従って、ＲＡＭ系の半導体
記憶装置における検査方式と同様なディスターブパター
ンを用いた検査を適用することが可能となって、簡易に
して確実なメモリセルアレイの相互干渉検査方式をも提
供することができる。
【００２５】次に、本発明の第２の実施例について説明
する。図３は、当該第２の実施例において、図１に示さ
れるデータインプットバッファ１およびデータアウトプ
ットバッファ７を除く、ライトカラムセレクタ２、リー
ドロウセレクタ３、メモリセルアレイ４、ライトロウセ
レクタ５およびリードカラムセレクタ６を含むアドレス
セレクタを示すブロック図である。図３に示されるよう
に、前記アドレスセレクタにおいては、ライトバス１０
８およびリードバス１０９に対応して、ライトカラムセ
レクタ２およびリードカラムセレクタ６は、それぞれ、
４個のフリップフロップ（Ｆ／Ｆ）により形成されるシ
フトレジスタと、１個のＮＯＲ回路と、５個のインバー
タと、４個の２入力のＮＡＮＤ回路により構成されてお
り、ライトロウセレクタ５およびリードロウセレクタ３
は、それぞれ、４個のフリップフロップ（Ｆ／Ｆ）によ
り形成されるシフトレジスタと、４個のインバータと、
４個の２入力のＡＮＤ回路より構成されている。また、
メモリセルアレイ４は、ライトカラムセレクタ２に対応
する４個のスイッチ（ＳＷ）と、リードカラムセレクタ
６に対応する４個のスイッチ（ＳＷ）と、４行４列の１
６個のメモリセル（ＭＳ0 〜ＭＳ15）により構成されて
いる。本実施例と前述の第１の実施例との相違点は、ラ
イトカラムセレクタ２、リードカラムセレクタ６、ライ
トロウセレクタ５およびリードロウセレクタ３の内部構
成の差異にある。
する。図３は、当該第２の実施例において、図１に示さ
れるデータインプットバッファ１およびデータアウトプ
ットバッファ７を除く、ライトカラムセレクタ２、リー
ドロウセレクタ３、メモリセルアレイ４、ライトロウセ
レクタ５およびリードカラムセレクタ６を含むアドレス
セレクタを示すブロック図である。図３に示されるよう
に、前記アドレスセレクタにおいては、ライトバス１０
８およびリードバス１０９に対応して、ライトカラムセ
レクタ２およびリードカラムセレクタ６は、それぞれ、
４個のフリップフロップ（Ｆ／Ｆ）により形成されるシ
フトレジスタと、１個のＮＯＲ回路と、５個のインバー
タと、４個の２入力のＮＡＮＤ回路により構成されてお
り、ライトロウセレクタ５およびリードロウセレクタ３
は、それぞれ、４個のフリップフロップ（Ｆ／Ｆ）によ
り形成されるシフトレジスタと、４個のインバータと、
４個の２入力のＡＮＤ回路より構成されている。また、
メモリセルアレイ４は、ライトカラムセレクタ２に対応
する４個のスイッチ（ＳＷ）と、リードカラムセレクタ
６に対応する４個のスイッチ（ＳＷ）と、４行４列の１
６個のメモリセル（ＭＳ0 〜ＭＳ15）により構成されて
いる。本実施例と前述の第１の実施例との相違点は、ラ
イトカラムセレクタ２、リードカラムセレクタ６、ライ
トロウセレクタ５およびリードロウセレクタ３の内部構
成の差異にある。
【００２６】図３において、ライトカラムセレクタ２と
ライトロウセレクタ５に含まれるシフトレジスタは、書
き込み番地リセット信号１０３によりリセットされ、リ
ードカラムセレクタ６とリードロウセレクタ３に含まれ
るシフトレジスタは、読み出し番地リセット信号１０５
によりリセットされる。
ライトロウセレクタ５に含まれるシフトレジスタは、書
き込み番地リセット信号１０３によりリセットされ、リ
ードカラムセレクタ６とリードロウセレクタ３に含まれ
るシフトレジスタは、読み出し番地リセット信号１０５
によりリセットされる。
【００２７】メモリセルアレイ４に対応するデータの書
き込み時においては、ライトカラムセレクタ２に入力さ
れるテスト信号１０４は非活性化されて、ロウレベルに
設定される。ライトカラムセレクタ２においては、ロウ
レベルの書き込み制御信号１０２が入力されるＮＯＲ回
路には、テスト信号１０４も入力されており、これらの
両信号のＮＯＲ出力がハイレベルのテスト制御信号とし
て、対応するライトカラムセレクタ２およびライトロウ
セレクタ５に含まれる２入力のＮＡＮＤ回路に対する１
入力として供給されている。ライトカラムセレクタ２に
おいては、当該ライトカラムセレクタ２に含まれる２入
力のＮＡＮＤ回路に対する入力としては、ライトカラム
セレクタ２に含まれるシフトレジスタのシフトレジスタ
値と、前記ＮＯＲ回路出力によるハイレベルのテスト制
御信号とが入力されており、この場合には、前記シフト
レジスタ値は、当該ＮＯＲ出力のテスト制御信号に同期
して、対応する２入力のＮＡＮＤ回路およびインバータ
を介してメモリセルアレイ４に入力される。また、ライ
トロウセレクタ５においても、全く同様に、当該ライト
ロウセレクタ５に含まれるシフトレジスタのシフトレジ
スタ値は、前記ＮＯＲ出力のテスト制御信号に同期し
て、対応する２入力ＮＡＮＤ回路およびインバータを介
してメモリセルアレイ４に入力される。
き込み時においては、ライトカラムセレクタ２に入力さ
れるテスト信号１０４は非活性化されて、ロウレベルに
設定される。ライトカラムセレクタ２においては、ロウ
レベルの書き込み制御信号１０２が入力されるＮＯＲ回
路には、テスト信号１０４も入力されており、これらの
両信号のＮＯＲ出力がハイレベルのテスト制御信号とし
て、対応するライトカラムセレクタ２およびライトロウ
セレクタ５に含まれる２入力のＮＡＮＤ回路に対する１
入力として供給されている。ライトカラムセレクタ２に
おいては、当該ライトカラムセレクタ２に含まれる２入
力のＮＡＮＤ回路に対する入力としては、ライトカラム
セレクタ２に含まれるシフトレジスタのシフトレジスタ
値と、前記ＮＯＲ回路出力によるハイレベルのテスト制
御信号とが入力されており、この場合には、前記シフト
レジスタ値は、当該ＮＯＲ出力のテスト制御信号に同期
して、対応する２入力のＮＡＮＤ回路およびインバータ
を介してメモリセルアレイ４に入力される。また、ライ
トロウセレクタ５においても、全く同様に、当該ライト
ロウセレクタ５に含まれるシフトレジスタのシフトレジ
スタ値は、前記ＮＯＲ出力のテスト制御信号に同期し
て、対応する２入力ＮＡＮＤ回路およびインバータを介
してメモリセルアレイ４に入力される。
【００２８】また、メモリセルアレイ４に対応するデー
タ読み出し時においても、リードカラムセレクタ６に入
力されるテスト信号１０４は非活性化されて、ロウレベ
ルに設定される。リードカラムセレクタ６においては、
ロウレベルの読み出し制御信号１０６が入力されるＮＯ
Ｒ回路には、デスト信号１０４も入力されており、これ
らの両信号のＮＯＲ出力がハイレベルのテスト制御信号
として、対応するリードカラムセレクタ６およびリード
ロウセレクタ３に含まれる２入力のＮＡＮＤ回路に対す
る１入力として供給されている。リードカラムセレクタ
６においては、当該リードカラムセレクタ６に含まれる
２入力のＮＡＮＤ回路に対する入力としては、リードカ
ラムセレクタ６に含まれるシフトレジスタのシフトレジ
スタ値と、前記ＮＯＲ回路出力によるハイレベルのテス
ト制御信号とが入力されており、この場合には、前記シ
フトレジスタ値は、前記ＮＯＲ出力のテスト制御信号に
同期して、対応する２入力ＮＡＮＤ回路およびインバー
タを介してメモリセルアレイ４に入力される。また、リ
ードロウセレクタ３においても、全く同様に、当該リー
ドロウセレクタ３に含まれるシフトレジスタのシフトレ
ジスタ値は、前記ＮＯＲ出力のテスト制御信号に同期し
て、対応する２入力ＮＡＮＤ回路およびインバータを介
してメモリセルアレイ４に入力される。
タ読み出し時においても、リードカラムセレクタ６に入
力されるテスト信号１０４は非活性化されて、ロウレベ
ルに設定される。リードカラムセレクタ６においては、
ロウレベルの読み出し制御信号１０６が入力されるＮＯ
Ｒ回路には、デスト信号１０４も入力されており、これ
らの両信号のＮＯＲ出力がハイレベルのテスト制御信号
として、対応するリードカラムセレクタ６およびリード
ロウセレクタ３に含まれる２入力のＮＡＮＤ回路に対す
る１入力として供給されている。リードカラムセレクタ
６においては、当該リードカラムセレクタ６に含まれる
２入力のＮＡＮＤ回路に対する入力としては、リードカ
ラムセレクタ６に含まれるシフトレジスタのシフトレジ
スタ値と、前記ＮＯＲ回路出力によるハイレベルのテス
ト制御信号とが入力されており、この場合には、前記シ
フトレジスタ値は、前記ＮＯＲ出力のテスト制御信号に
同期して、対応する２入力ＮＡＮＤ回路およびインバー
タを介してメモリセルアレイ４に入力される。また、リ
ードロウセレクタ３においても、全く同様に、当該リー
ドロウセレクタ３に含まれるシフトレジスタのシフトレ
ジスタ値は、前記ＮＯＲ出力のテスト制御信号に同期し
て、対応する２入力ＮＡＮＤ回路およびインバータを介
してメモリセルアレイ４に入力される。
【００２９】他方、外部より入力されるテスト信号１０
４が活性化されてハイレベルの時には、ライトカラムセ
レクタ２およびリードカラムセレクタ６に含まれるＮＯ
Ｒ回路出力によるテスト制御信号が、書き込み制御信号
１０２および読み出し制御信号１０６のレベルに関係な
くロウレベルになるために、書き込み時および読み出し
時の何れの場合においても、ライトカラムセレクタ２、
ライトロウセレクタ５、リードカラムセレクタ６および
リードロウセレクタ３のそれぞれに含まれるシフトレジ
スタの値が、それぞれ対応する２入力のＮＡＮＤ回路お
よびインバータを介してメモリセルアレイ４に出力され
ることがなく、メモリセルアレイ４の列方向に対応する
書き込み番地選択信号１１０、１１１、１１２および１
１３、列方向に対応する読み出し番地選択信号１１８、
１１９、１２０および１２１、行方向に対応する書き込
み番地選択信号１１４、１１５、１１６および１１７、
および行方向に対応する読み出し番地選択信号１２２、
１２３、１２４および１２５は、全てオンしない。
４が活性化されてハイレベルの時には、ライトカラムセ
レクタ２およびリードカラムセレクタ６に含まれるＮＯ
Ｒ回路出力によるテスト制御信号が、書き込み制御信号
１０２および読み出し制御信号１０６のレベルに関係な
くロウレベルになるために、書き込み時および読み出し
時の何れの場合においても、ライトカラムセレクタ２、
ライトロウセレクタ５、リードカラムセレクタ６および
リードロウセレクタ３のそれぞれに含まれるシフトレジ
スタの値が、それぞれ対応する２入力のＮＡＮＤ回路お
よびインバータを介してメモリセルアレイ４に出力され
ることがなく、メモリセルアレイ４の列方向に対応する
書き込み番地選択信号１１０、１１１、１１２および１
１３、列方向に対応する読み出し番地選択信号１１８、
１１９、１２０および１２１、行方向に対応する書き込
み番地選択信号１１４、１１５、１１６および１１７、
および行方向に対応する読み出し番地選択信号１２２、
１２３、１２４および１２５は、全てオンしない。
【００３０】本実施例における検査方法は、前述の第１
に実施例の場合と同様であり、図４に示される処理手順
に従って検査を行うことができる。このように、本実施
例においては、テスト信号１０４を導入して、アドレス
セレクタを形成するライトカラムセレクタ２、リードロ
ウセレクタ３、ライトロウセレクタ５およびリードカラ
ムセレクタ６のアドレス出力を制御することにより、メ
モリセルアレイ４に対応して、現時点においてアクセス
している番地から、ランダムに任意の番地をアクセスす
ることが可能となる。これにより、現在アクセスしてい
る番地から、ランダムに任意の番地をアクセスすること
ができるために、ディスターブ源の番地を任意に設定す
ることができ、メモリセルアレイ４の遠端／近端に関係
なく、全メモリセル、全ワード線、全ビット線相互間の
検査を行うことができるようになり、従って、ＲＡＭ系
の半導体記憶装置における検査方式と同様なディスター
ブパターンを用いた検査を適用することが可能となっ
て、簡易にして確実なメモリセルアレイの相互干渉検査
方式をも提供することができる。
に実施例の場合と同様であり、図４に示される処理手順
に従って検査を行うことができる。このように、本実施
例においては、テスト信号１０４を導入して、アドレス
セレクタを形成するライトカラムセレクタ２、リードロ
ウセレクタ３、ライトロウセレクタ５およびリードカラ
ムセレクタ６のアドレス出力を制御することにより、メ
モリセルアレイ４に対応して、現時点においてアクセス
している番地から、ランダムに任意の番地をアクセスす
ることが可能となる。これにより、現在アクセスしてい
る番地から、ランダムに任意の番地をアクセスすること
ができるために、ディスターブ源の番地を任意に設定す
ることができ、メモリセルアレイ４の遠端／近端に関係
なく、全メモリセル、全ワード線、全ビット線相互間の
検査を行うことができるようになり、従って、ＲＡＭ系
の半導体記憶装置における検査方式と同様なディスター
ブパターンを用いた検査を適用することが可能となっ
て、簡易にして確実なメモリセルアレイの相互干渉検査
方式をも提供することができる。
【００３１】
【発明の効果】以上説明したように、本発明は、メモリ
セルアレイに対応するアドレスセレクタに対応するテス
ト信号を導入し、当該テスト信号により前記アドレスセ
レクタを制御することにより、現時点においてアクセス
している番地から、ランダムに任意の番地をアクセスす
ることが可能になるという効果がある。
セルアレイに対応するアドレスセレクタに対応するテス
ト信号を導入し、当該テスト信号により前記アドレスセ
レクタを制御することにより、現時点においてアクセス
している番地から、ランダムに任意の番地をアクセスす
ることが可能になるという効果がある。
【００３２】また、上記のように、現時点においてアク
セスしている番地から、ランダムに任意の番地をアクセ
スすることができることにより、検査時において、全メ
モリセルに対する初期データの書き込み、注目番地に対
するタイミングにおいてのみテスト信号を活性化し、当
該注目番地外の全メモリセルに対する書き込み／読み出
しのアクセス動作を行い、前記注目番地のメモリセルに
ディスタープを与えた後に、注目ワード線に対応するメ
モリセルの読み出しを行うことにより、ビット線間、ワ
ード線間、他のモメリセル間等の干渉の有無を判定する
ことが可能となるという効果がある。
セスしている番地から、ランダムに任意の番地をアクセ
スすることができることにより、検査時において、全メ
モリセルに対する初期データの書き込み、注目番地に対
するタイミングにおいてのみテスト信号を活性化し、当
該注目番地外の全メモリセルに対する書き込み／読み出
しのアクセス動作を行い、前記注目番地のメモリセルに
ディスタープを与えた後に、注目ワード線に対応するメ
モリセルの読み出しを行うことにより、ビット線間、ワ
ード線間、他のモメリセル間等の干渉の有無を判定する
ことが可能となるという効果がある。
【００３３】更に、ディスターブ源またはディスタープ
側の番地を任意に設定することができるために、当該デ
ィスタープ源からの遠端／近端に関係なく均等にディス
タープを与えることが可能となり、書き込み／読み出し
によるディスターブサイクルを短縮することができ、こ
れにより、検査に要する時間を低減することができると
いう効果がある。
側の番地を任意に設定することができるために、当該デ
ィスタープ源からの遠端／近端に関係なく均等にディス
タープを与えることが可能となり、書き込み／読み出し
によるディスターブサイクルを短縮することができ、こ
れにより、検査に要する時間を低減することができると
いう効果がある。
【図１】本発明の基本構成を示すブロック図である。
【図２】本発明の第１の実施例におけるメモリセルアレ
イおよびアドレスセレクタを含む部分ブロック図であ
る。
イおよびアドレスセレクタを含む部分ブロック図であ
る。
【図３】本発明の第２の実施例におけるメモリセルアレ
イおよびアドレスセレクタを含む部分ブロック図であ
る。
イおよびアドレスセレクタを含む部分ブロック図であ
る。
【図４】本発明の検査方法のフローチャートを示す図で
ある。
ある。
【図５】第１の実施例における動作信号の波形図であ
る。
る。
【図６】従来例の基本構成を示すブロック図である。
１ データインプットバッファ ２ ライトカラムセレクタ ３ リードロウセレクタ ４ メモリセルアレイ ５ ライトロウセレクタ ６ リードカラムセレクタ ７ データアウトプットバッファ ４１〜４６ ステップ １０１ データ入力信号 １０２ 書き込み制御信号 １０３ 書き込み番地リセット信号 １０４ テスト信号 １０５ 読み出し番地リセット信号 １０６ 読み出し制御信号 １０７ データ出力信号 １０８ ライトバス １０９ リードバス １１０〜１１７ 書き込み番地選択信号 １１８〜１２５ 読み出し番地選択信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年９月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】また、当該ＦＩＦＯメモリの検査方法とし
て行われている従来のディスクパターンによる検査方法
においては、特定の番地がディスターブ源となるため
に、ディスターブがかかり難いメモリセルが存在してお
り、この対応策として、書き込みおよび読み出し時のア
クセス動作を、何度も繰り返すことによりディスターブ
を与えている。これにより、ＦＩＦＯメモリにより形成
される半導体記憶装置に対する検査時間が可成り長くな
るという問題があり、近年においては、当該半導体集積
回路の選別時間の短縮の一環として、一般的に検査時間
が長いとされる上記のディスターブパターンを試験項目
により削除する場合もある。即ち、従来のＦＩＦＯメモ
リの検査方法は、ディスターブパターンの検査方法に多
くの時間を要し非効率的であるという欠点がある。
て行われている従来のディスクパターンによる検査方法
においては、特定の番地がディスターブ源となるため
に、ディスターブがかかり難いメモリセルが存在してお
り、この対応策として、書き込みおよび読み出し時のア
クセス動作を、何度も繰り返すことによりディスターブ
を与えている。これにより、ＦＩＦＯメモリにより形成
される半導体記憶装置に対する検査時間が可成り長くな
るという問題があり、近年においては、当該半導体集積
回路の選別時間の短縮の一環として、一般的に検査時間
が長いとされる上記のディスターブパターンを試験項目
により削除する場合もある。即ち、従来のＦＩＦＯメモ
リの検査方法は、ディスターブパターンの検査方法に多
くの時間を要し非効率的であるという欠点がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】書き込み制御信号１０２……………………
ＷＣＫ（図５（ａ）参照） 読み出し制御信号１０６……………………ＲＣＫ（図５
（ａ）参照） 書き込み番地リセット信号１０３…………ＲＳＴＷＢ
（図５（ｂ）参照） 読み出し番地リセット信号１０５…………ＲＳＴＲＢ
（図５（ｂ）参照） 書き込み番地選択信号１１０………………ＷＹ0 （図５
（ｃ）参照） 読み出し番地選択信号１１８………………ＲＹ0 （図５
（ｃ）参照） 書き込み番地選択信号１１１………………ＷＹ1 （図５
（ｄ）参照） 読み出し番地選択信号１１９………………ＲＹ1 （図５
（ｄ）参照） 書き込み番地選択信号１１２………………ＷＹ2 （図５
（ｅ）参照） 読み出し番地選択信号１２０………………ＲＹ2 （図５
（ｅ）参照） 書き込み番地選択信号１１３………………ＷＹ3 （図５
（ｆ）参照） 読み出し番地選択信号１２１………………ＲＹ3 （図５
（ｆ）参照） 書き込み番地選択信号１１４………………ＷＸ0 （図５
（ｇ）参照） 読み出し番地選択信号１２２………………ＲＸ0 （図５
（ｇ）参照） 書き込み番地選択信号１１５………………ＷＸ1 （図５
（ｈ）参照） 読み出し番地選択信号１２３………………ＲＸ1 （図５
（ｈ）参照） 書き込み番地選択信号１１６………………ＷＸ2 （図５
（ｉ）参照） 読み出し番地選択信号１２４………………ＲＸ2 （図５
（ｉ）参照） 書き込み番地選択信号１１７………………ＷＸ3 （図５
（ｊ）参照） 読み出し番地選択信号１２５………………ＲＸ3 （図５
（ｊ）参照） テスト信号１０４……………………………ＴＥＳＴ（図
５（ｋ）参照） 今、一例として検査のためにディスターブしたい注目番
地を、書き込み番地選択信号１１６（ＷＸ2 ）、または
読み出し番地選択信号１２４（ＲＸ2 ）に対応する８番
地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）とした場
合には、図４のフローチャートにおけるステップ４１に
おいて、最初にテスト信号１０４をロウレベルに設定し
て、然る後に全ビットについて、０番地〜１５番地を含
む全番地のメモリセル（ＭＳ0 〜ＭＳ15）に対するデー
タの書き込みが行われる（図５における“全番地ライ
ト”を参照）。次に、ステップ４２においては、シフト
レジスタ値が、ディスターブの対象とする８番地から１
１番地のメモリセル（ＭＳ8〜ＭＳ11）に対応するタイ
ミングにおいてのみ、テスト信号１０４をハイレベルに
設定して、書き込み番地選択信号１１６（ＷＸ2 ）また
は読み出し番地選択信号１２４（ＲＸ2 ）に対応するデ
ィスターブしたい８番地〜１１番地のメモリセル（ＭＳ
8 〜ＭＳ11）を除く全メモリセルに対して、書き込みま
たは読み出しのアクセス動作を行うことにより、当該８
番地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）にディ
スターブを与える（図５における“全番地ライト／リー
ド”を参照）。次いで、ステップ４３においては、０番
地〜１５番地を含む全番地のメモリセル（ＭＳ0 〜ＭＳ
15）からのデータの読み出しが行われる（図５における
“全番地リード”を参照）。そして、ステップ４４にお
いては、注目するメモリセルとビット線間、ワード線間
および他のメモリセル間において干渉が生じているか否
かが判定されて、干渉なしと判定される場合には、ステ
ップ４５において、当該ＦＩＦＯメモリは、検査結果に
おいて良品であるものと規定され、また、干渉ありと判
定される場合には、ステップ４６において、当該ＦＩＦ
Ｏメモリは、検査結果において不良品であるものと規定
される。
ＷＣＫ（図５（ａ）参照） 読み出し制御信号１０６……………………ＲＣＫ（図５
（ａ）参照） 書き込み番地リセット信号１０３…………ＲＳＴＷＢ
（図５（ｂ）参照） 読み出し番地リセット信号１０５…………ＲＳＴＲＢ
（図５（ｂ）参照） 書き込み番地選択信号１１０………………ＷＹ0 （図５
（ｃ）参照） 読み出し番地選択信号１１８………………ＲＹ0 （図５
（ｃ）参照） 書き込み番地選択信号１１１………………ＷＹ1 （図５
（ｄ）参照） 読み出し番地選択信号１１９………………ＲＹ1 （図５
（ｄ）参照） 書き込み番地選択信号１１２………………ＷＹ2 （図５
（ｅ）参照） 読み出し番地選択信号１２０………………ＲＹ2 （図５
（ｅ）参照） 書き込み番地選択信号１１３………………ＷＹ3 （図５
（ｆ）参照） 読み出し番地選択信号１２１………………ＲＹ3 （図５
（ｆ）参照） 書き込み番地選択信号１１４………………ＷＸ0 （図５
（ｇ）参照） 読み出し番地選択信号１２２………………ＲＸ0 （図５
（ｇ）参照） 書き込み番地選択信号１１５………………ＷＸ1 （図５
（ｈ）参照） 読み出し番地選択信号１２３………………ＲＸ1 （図５
（ｈ）参照） 書き込み番地選択信号１１６………………ＷＸ2 （図５
（ｉ）参照） 読み出し番地選択信号１２４………………ＲＸ2 （図５
（ｉ）参照） 書き込み番地選択信号１１７………………ＷＸ3 （図５
（ｊ）参照） 読み出し番地選択信号１２５………………ＲＸ3 （図５
（ｊ）参照） テスト信号１０４……………………………ＴＥＳＴ（図
５（ｋ）参照） 今、一例として検査のためにディスターブしたい注目番
地を、書き込み番地選択信号１１６（ＷＸ2 ）、または
読み出し番地選択信号１２４（ＲＸ2 ）に対応する８番
地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）とした場
合には、図４のフローチャートにおけるステップ４１に
おいて、最初にテスト信号１０４をロウレベルに設定し
て、然る後に全ビットについて、０番地〜１５番地を含
む全番地のメモリセル（ＭＳ0 〜ＭＳ15）に対するデー
タの書き込みが行われる（図５における“全番地ライ
ト”を参照）。次に、ステップ４２においては、シフト
レジスタ値が、ディスターブの対象とする８番地から１
１番地のメモリセル（ＭＳ8〜ＭＳ11）に対応するタイ
ミングにおいてのみ、テスト信号１０４をハイレベルに
設定して、書き込み番地選択信号１１６（ＷＸ2 ）また
は読み出し番地選択信号１２４（ＲＸ2 ）に対応するデ
ィスターブしたい８番地〜１１番地のメモリセル（ＭＳ
8 〜ＭＳ11）を除く全メモリセルに対して、書き込みま
たは読み出しのアクセス動作を行うことにより、当該８
番地〜１１番地のメモリセル（ＭＳ8 〜ＭＳ11）にディ
スターブを与える（図５における“全番地ライト／リー
ド”を参照）。次いで、ステップ４３においては、０番
地〜１５番地を含む全番地のメモリセル（ＭＳ0 〜ＭＳ
15）からのデータの読み出しが行われる（図５における
“全番地リード”を参照）。そして、ステップ４４にお
いては、注目するメモリセルとビット線間、ワード線間
および他のメモリセル間において干渉が生じているか否
かが判定されて、干渉なしと判定される場合には、ステ
ップ４５において、当該ＦＩＦＯメモリは、検査結果に
おいて良品であるものと規定され、また、干渉ありと判
定される場合には、ステップ４６において、当該ＦＩＦ
Ｏメモリは、検査結果において不良品であるものと規定
される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、本発明の第２の実施例について説明
する。図３は、当該第２の実施例において、図１に示さ
れるデータインプットバッファ１およびデータアウトプ
ットバッファ７を除く、ライトカラムセレクタ２、リー
ドロウセレクタ３、メモリセルアレイ４、ライトロウセ
レクタ５およびリードカラムセレクタ６を含むアドレス
セレクタを示すブロック図である。図３に示されるよう
に、前記アドレスセレクタにおいては、ライトバス１０
８およびリードバス１０９に対応して、ライトカラムセ
レクタ２およびリードカラムセレクタ６は、それぞれ、
４個のフリップフロップ（Ｆ／Ｆ）により形成されるシ
フトレジスタと、１個のＮＯＲ回路と、５個のインバー
タと、４個の２入力のＮＡＮＤ回路により構成されてお
り、ライトロウセレクタ５およびリードロウセレクタ３
は、それぞれ、４個のフリップフロップ（Ｆ／Ｆ）によ
り形成されるシフトレジスタと、４個のインバータと、
４個の２入力のＮＡＮＤ回路より構成されている。ま
た、メモリセルアレイ４は、ライトカラムセレクタ２に
対応する４個のスイッチ（ＳＷ）と、リードカラムセレ
クタ６に対応する４個のスイッチ（ＳＷ）と、４行４列
の１６個のメモリセル（ＭＳ0 〜ＭＳ15）により構成さ
れている。本実施例と前述の第１の実施例との相違点
は、ライトカラムセレクタ２、リードカラムセレクタ
６、ライトロウセレクタ５およびリードロウセレクタ３
の内部構成の差異にある。
する。図３は、当該第２の実施例において、図１に示さ
れるデータインプットバッファ１およびデータアウトプ
ットバッファ７を除く、ライトカラムセレクタ２、リー
ドロウセレクタ３、メモリセルアレイ４、ライトロウセ
レクタ５およびリードカラムセレクタ６を含むアドレス
セレクタを示すブロック図である。図３に示されるよう
に、前記アドレスセレクタにおいては、ライトバス１０
８およびリードバス１０９に対応して、ライトカラムセ
レクタ２およびリードカラムセレクタ６は、それぞれ、
４個のフリップフロップ（Ｆ／Ｆ）により形成されるシ
フトレジスタと、１個のＮＯＲ回路と、５個のインバー
タと、４個の２入力のＮＡＮＤ回路により構成されてお
り、ライトロウセレクタ５およびリードロウセレクタ３
は、それぞれ、４個のフリップフロップ（Ｆ／Ｆ）によ
り形成されるシフトレジスタと、４個のインバータと、
４個の２入力のＮＡＮＤ回路より構成されている。ま
た、メモリセルアレイ４は、ライトカラムセレクタ２に
対応する４個のスイッチ（ＳＷ）と、リードカラムセレ
クタ６に対応する４個のスイッチ（ＳＷ）と、４行４列
の１６個のメモリセル（ＭＳ0 〜ＭＳ15）により構成さ
れている。本実施例と前述の第１の実施例との相違点
は、ライトカラムセレクタ２、リードカラムセレクタ
６、ライトロウセレクタ５およびリードロウセレクタ３
の内部構成の差異にある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】また、上記のように、現時点においてアク
セスしている番地から、ランダムに任意の番地をアクセ
スすることができることにより、検査時において、全メ
モリセルに対する初期データの書き込み、注目番地に対
するタイミングにおいてのみテスト信号を活性化し、当
該注目番地外の全メモリセルに対する書き込み／読み出
しのアクセス動作を行い、前記注目番地のメモリセルに
ディスターブを与えた後に、注目ワード線に対応するメ
モリセルの読み出しを行うことにより、ビット線間、ワ
ード線間、他のモメリセル間等の干渉の有無を判定する
ことが可能となるという効果がある。
セスしている番地から、ランダムに任意の番地をアクセ
スすることができることにより、検査時において、全メ
モリセルに対する初期データの書き込み、注目番地に対
するタイミングにおいてのみテスト信号を活性化し、当
該注目番地外の全メモリセルに対する書き込み／読み出
しのアクセス動作を行い、前記注目番地のメモリセルに
ディスターブを与えた後に、注目ワード線に対応するメ
モリセルの読み出しを行うことにより、ビット線間、ワ
ード線間、他のモメリセル間等の干渉の有無を判定する
ことが可能となるという効果がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】更に、ディスターブ源またはディスターブ
側の番地を任意に設定することができるために、当該デ
ィスターブ源からの遠端／近端に関係なく均等にディス
ターブを与えることが可能となり、書き込み／読み出し
によるディスターブサイクルを短縮することができ、こ
れにより、検査に要する時間を低減することができると
いう効果がある。
側の番地を任意に設定することができるために、当該デ
ィスターブ源からの遠端／近端に関係なく均等にディス
ターブを与えることが可能となり、書き込み／読み出し
によるディスターブサイクルを短縮することができ、こ
れにより、検査に要する時間を低減することができると
いう効果がある。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413
Claims (5)
- 【請求項１】 データ入力信号を増幅して出力するデー
タインプットバッファと、書き込み列方向番地を選択す
るライトカラムセレクタと、読み出し行方向番地を選択
するリードロウセレクタと、メモリセルアレイと、書き
込み行方向番地を選択するライトロウセレクタと、読み
出し列方向番地を選択するリードカラムセレクタと、前
記リードカラムセレクタより読み出されるデータを増幅
して出力するデータアウトプットバッファとを備えて構
成される、ＦＩＦＯメモリにより形成される半導体記憶
装置において、 外部より入力される所定のテスト信号により制御され
て、前記メモリセルアレイに対応するデータ書き込み時
に、前記ライトロウセレクタより当該メモリセルアレイ
に対して出力される行方向の書き込み番地選択信号のオ
ン／オフが制御され、前記メモリセルアレイに対応する
データ読み出し時に、前記リードロウセレクタより当該
メモリセルアレイに対して出力される行方向の読み出し
番地選択信号のオン／オフが制御されることを特徴とす
る半導体記憶装置。 - 【請求項２】 データ入力信号を増幅して出力するデー
タインプットバッファと、書き込み列方向番地を選択す
るライトカラムセレクタと、読み出し行方向番地を選択
するリードロウセレクタと、メモリセルアレイと、書き
込み行方向番地を選択するライトロウセレクタと、読み
出し列方向番地を選択するリードカラムセレクタと、前
記リードカラムセレクタより読み出されるデータを増幅
して出力するデータアウトプットバッファとを備えて構
成される、ＦＩＦＯメモリにより形成される半導体記憶
装置において、 外部より入力される所定のテスト信号により制御され
て、前記メモリセルアレイに対応するデータ書き込み時
に、前記ライトカラムセレクタより当該メモリセルアレ
イに対して出力される列方向の書き込み番地選択信号の
オン／オフが制御されるとともに、前記ライトロウセレ
クタより当該メモリセルアレイに対して出力される行方
向の書き込み番地選択信号のオン／オフが制御され、前
記メモリセルアレイに対応するデータ読み出し時に、前
記リードカラムセレクタより当該メモリセルアレイに対
して出力される列方向の読み出し番地選択信号のオン／
オフが制御されるとともに、前記リードロウセレクタよ
り当該メモリセルアレイに対して出力される行方向の読
み出し番地選択信号のオン／オフが制御されることを特
徴とする半導体記憶装置。 - 【請求項３】 前記ライトロウセレクタ内に、前記行方
向の書き込み番地選択信号に対する制御手段として、当
該ライトロウセレクタ内に含まれるシフトレジスタより
出力される前記行方向の書き込み番地選択信号と、所定
の書き込み制御信号のレベルに関連する制御信号と、前
記テスト信号のレベルに関連するテスト制御信号と、を
入力して論理演算を行う論理回路手段を少なくとも備え
るとともに、 前記リードロウセレクタ内に、前記行方向の読み出し番
地選択信号に対する制御手段として、当該リードロウセ
レクタ内に含まれるシフトレジスタより出力される前記
行方向の読み出し番地選択信号と、所定の読み出し制御
信号のレベルに関連する制御信号と、前記テスト信号の
レベルに関連するテスト制御信号と、を入力して論理演
算を行う論理回路手段を少なくとも備えることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項４】 前記ライトカラムセレクタ内に、前記列
方向の書き込み番地選択信号に対する制御手段として、
当該ライトカラムセレクタ内に含まれるシフトレジスタ
より出力される前記列方向の書き込み番地選択信号と、
所定の書き込み制御信号と前記テスト信号との論理出力
により生成されるテスト制御信号と、を入力して論理演
算を行う論理回路手段を少なくとも備え、 前記ライトロウセレクタ内に、前記行方向の書き込み番
地選択信号に対する制御手段として、当該ライトロウセ
レクタ内に含まれるシフトレジスタより出力される前記
行方向の書き込み番地選択信号と、前記書き込み制御信
号と前記テスト信号との論理出力により生成されるテス
ト制御信号と、を入力して論理演算を行う論理回路手段
を少なくとも備え、 前記リードカラムセレクタ内に、前記列方向の読み出し
番地選択信号に対する制御手段として、当該リードカラ
ムセレクタ内に含まれるシフトレジスタより出力される
前記列方向の読み出し番地選択信号と、所定の読み出し
制御信号と前記テスト信号との論理出力により生成され
るテスト制御信号と、を入力して論理演算を行う論理回
路手段を少なくとも備え、 前記リードロウセレクタ内に、前記行方向の読み出し番
地選択信号に対する制御手段として、当該リードロウセ
レクタ内に含まれるシフトレジスタより出力される前記
行方向の読み出し番地選択信号と、前記読み出し制御信
号と前記テスト信号との論理出力により生成されるテス
ト制御信号と、を入力して論理演算を行う論理回路手段
を少なくとも備えることを特徴とする請求項２記載の半
導体記憶装置。 - 【請求項５】 少なくとも、メモリセルアレイと、メモ
リセルアレイの列方向の書き込み番地を選択するライト
カラムセレクタと、メモリセルアレイの行方向の読み出
し番地を選択するリードロウセレクタと、メモリセルア
レイの行方向の書き込み番地を選択するライトロウセレ
クタと、メモリセルアレイの列方向の読み出し番地を選
択するリードカラムセレクタとを含み、ＦＩＦＯメモリ
により形成される半導体記憶装置の試験方法として、 前記メモリセルアレイの全番地のメモリセルにデータを
書き込む第１のステップと、 前記メモリセルアレイにおけるディスターブの対象とす
る番地のメモリセルを除く他の全メモリセルに対して、
書き込み／読み出しを行う第２のステップと、 前記メモリセルアレイに含まれる全番地のメモリセルの
データを読み出す第３のステップと、 前記第３のステップ後において、メモリセルアレイにつ
いて、ビット線間、ワード線間、他のメモリセル同士間
の干渉の有無を判定し、当該干渉の有無により当該半導
体記憶装置の良否を規定する第４のステップと、 を有することを特徴とする半導体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300835A JP2740459B2 (ja) | 1994-12-05 | 1994-12-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6300835A JP2740459B2 (ja) | 1994-12-05 | 1994-12-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08161900A true JPH08161900A (ja) | 1996-06-21 |
| JP2740459B2 JP2740459B2 (ja) | 1998-04-15 |
Family
ID=17889691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6300835A Expired - Fee Related JP2740459B2 (ja) | 1994-12-05 | 1994-12-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740459B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466979B1 (ko) * | 1997-12-26 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 장치의 프로그램 검증 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113499A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | メモリ試験方法 |
| JPH04303777A (ja) * | 1990-12-28 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 埋め込みアレイを試験するためのテストパターンジェネレータ |
| JPH05101698A (ja) * | 1991-10-03 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
-
1994
- 1994-12-05 JP JP6300835A patent/JP2740459B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113499A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | メモリ試験方法 |
| JPH04303777A (ja) * | 1990-12-28 | 1992-10-27 | Internatl Business Mach Corp <Ibm> | 埋め込みアレイを試験するためのテストパターンジェネレータ |
| JPH05101698A (ja) * | 1991-10-03 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466979B1 (ko) * | 1997-12-26 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 장치의 프로그램 검증 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740459B2 (ja) | 1998-04-15 |
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