JPH10335346A - ラテラルｐｎｐバイポーラ電子デバイスおよびその製造方法 - Google Patents
ラテラルｐｎｐバイポーラ電子デバイスおよびその製造方法Info
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- JPH10335346A JPH10335346A JP10146210A JP14621098A JPH10335346A JP H10335346 A JPH10335346 A JP H10335346A JP 10146210 A JP10146210 A JP 10146210A JP 14621098 A JP14621098 A JP 14621098A JP H10335346 A JPH10335346 A JP H10335346A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/645—Combinations of only lateral BJTs
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ラテラルＰＮＰバイポーラ素子の高周波動作
特性を改善すること。 【解決手段】 ラテラルＰＮＰバイポーラ素子は、電気
的に絶縁された多層構造体に組み込まれており、多層構
造体は、Ｐ型の半導体基板と、ベース領域を形成するた
めにＮ形の不純物が注入された第１埋込層と、活性層を
形成するために第１埋込層上に形成されたＮ形の第２層
と、活性層内に形成された相対向するコレクタ領域およ
びエミッタ領域とを備え、ベースチャネルの幅は、ベー
スチャネルを保護するための酸化層上に形成された孔部
によって決定されることを特徴とする。
特性を改善すること。 【解決手段】 ラテラルＰＮＰバイポーラ素子は、電気
的に絶縁された多層構造体に組み込まれており、多層構
造体は、Ｐ型の半導体基板と、ベース領域を形成するた
めにＮ形の不純物が注入された第１埋込層と、活性層を
形成するために第１埋込層上に形成されたＮ形の第２層
と、活性層内に形成された相対向するコレクタ領域およ
びエミッタ領域とを備え、ベースチャネルの幅は、ベー
スチャネルを保護するための酸化層上に形成された孔部
によって決定されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＮＰバイポー
ラ電子デバイスに関するものである。この発明は、特に
ラテラル（横向き）ＰＮＰバイポーラ電子デバイスの中
でも、半導体基板上にＮＰＮ型のバイポーラデバイスと
共に一体として集積されているものに関するものであ
り、このＰＮＰバイポーラ電子デバイスは、電気的に絶
縁された多層構造体の中に組み込まれている。この多層
構造体は、Ｐ型の伝導性を示すように不純物が注入され
た半導体基板と、Ｎ型伝導性を示すように不純物が注入
されてベース層を構成する第１埋込層と、第１埋込層上
に形成され、Ｎ型の伝導性を示し、活性領域を形成する
第２層と、ベースチャネル領域とは独立して活性領域内
に対向するように設けられたコレクタ領域およびエミッ
タ領域とから構成される。
ラ電子デバイスに関するものである。この発明は、特に
ラテラル（横向き）ＰＮＰバイポーラ電子デバイスの中
でも、半導体基板上にＮＰＮ型のバイポーラデバイスと
共に一体として集積されているものに関するものであ
り、このＰＮＰバイポーラ電子デバイスは、電気的に絶
縁された多層構造体の中に組み込まれている。この多層
構造体は、Ｐ型の伝導性を示すように不純物が注入され
た半導体基板と、Ｎ型伝導性を示すように不純物が注入
されてベース層を構成する第１埋込層と、第１埋込層上
に形成され、Ｎ型の伝導性を示し、活性領域を形成する
第２層と、ベースチャネル領域とは独立して活性領域内
に対向するように設けられたコレクタ領域およびエミッ
タ領域とから構成される。
【０００２】
【従来の技術】バイポーラ型の集積回路を構成するＰＮ
Ｐバイポーラトランジスタは、ＮＰＮバイポーラトラン
ジスタより直流電流増幅特性または交流電流増幅特性が
劣っているという課題がある。また、ＰＮＰバイポーラ
トランジスタの他の課題として、高周波動作時における
遮断時の制限（ｃｌｏｓｅ ｌｉｍｉｔａｔｉｏｎ)が
ある。これらの課題にも拘わらず、同一の半導体基板に
ＮＰＮ型およびＰＮＰ型バイポーラトランジスタを含ま
せることが、利得段用のバイアス回路、電流ミラー回
路、または、負荷素子を提供する際に依然として行われ
ている。
Ｐバイポーラトランジスタは、ＮＰＮバイポーラトラン
ジスタより直流電流増幅特性または交流電流増幅特性が
劣っているという課題がある。また、ＰＮＰバイポーラ
トランジスタの他の課題として、高周波動作時における
遮断時の制限（ｃｌｏｓｅ ｌｉｍｉｔａｔｉｏｎ)が
ある。これらの課題にも拘わらず、同一の半導体基板に
ＮＰＮ型およびＰＮＰ型バイポーラトランジスタを含ま
せることが、利得段用のバイアス回路、電流ミラー回
路、または、負荷素子を提供する際に依然として行われ
ている。
【０００３】半導体基板上におけるＰＮＰトランジスタ
の形成は、いかなる追加的な注入工程またはマスキング
工程を行うことなく、ＮＰＮトランジスタの形成と共に
行われている。ＰＮＰバイポーラトランジスタは、ＮＰ
Ｎバイポーラデバイスと両立しうるので、いわゆるラテ
ラル（横）型のＰＮＰバイポーラトランジスタを作製す
ることは一般的な技術となっている。
の形成は、いかなる追加的な注入工程またはマスキング
工程を行うことなく、ＮＰＮトランジスタの形成と共に
行われている。ＰＮＰバイポーラトランジスタは、ＮＰ
Ｎバイポーラデバイスと両立しうるので、いわゆるラテ
ラル（横）型のＰＮＰバイポーラトランジスタを作製す
ることは一般的な技術となっている。
【０００４】図１は、Ｐ型半導体基板１上に形成された
ラテラルＰＮＰトランジスタ６の垂直方向の断面を拡大
して示す図である。半導体基板１上には、トランジスタ
のベース領域を形成するために不純物が注入されて、Ｎ
＋型の伝導性を示す埋込層２と、ＰＮＰトランジスタの
活性領域を形成するためにＮ型の伝導性を示すように不
純物が注入された活性層３とが積層されている。従っ
て、一対のコレクタ領域５に挟まれた中央エミッタ領域
４を形成するためには、活性層３にＰ型の不純物の選択
的な拡散を行うことが効果的である。
ラテラルＰＮＰトランジスタ６の垂直方向の断面を拡大
して示す図である。半導体基板１上には、トランジスタ
のベース領域を形成するために不純物が注入されて、Ｎ
＋型の伝導性を示す埋込層２と、ＰＮＰトランジスタの
活性領域を形成するためにＮ型の伝導性を示すように不
純物が注入された活性層３とが積層されている。従っ
て、一対のコレクタ領域５に挟まれた中央エミッタ領域
４を形成するためには、活性層３にＰ型の不純物の選択
的な拡散を行うことが効果的である。
【０００５】このような方法は、以前から行われている
ものであり、文献”Ｄｅｓｉｇｎａｎｄ Ｒｅａｌｉｚ
ａｔｉｏｎ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒｓ”Ｐｅｔｅｒ Ａｓｈｂｕｒｎ の第１５７頁
に、電流利得の大きいラテラルＰＮＰトランジスタの主
な構造として記載されている。このようなラテラルＰＮ
Ｐトランジスタには、コレクタ電流に対して３％の固有
の電流損失がある。これらの電流は、図２に示すラテラ
ルＰＮＰトランジスタの等価回路により理論的に説明す
ることができる。
ものであり、文献”Ｄｅｓｉｇｎａｎｄ Ｒｅａｌｉｚ
ａｔｉｏｎ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔ
ｏｒｓ”Ｐｅｔｅｒ Ａｓｈｂｕｒｎ の第１５７頁
に、電流利得の大きいラテラルＰＮＰトランジスタの主
な構造として記載されている。このようなラテラルＰＮ
Ｐトランジスタには、コレクタ電流に対して３％の固有
の電流損失がある。これらの電流は、図２に示すラテラ
ルＰＮＰトランジスタの等価回路により理論的に説明す
ることができる。
【０００６】図２において、ラテラルＰＮＰトランジス
タは等価回路においてＱ１で表されており、一対の寄生
ＰＮＰトランジスタＱ２、Ｑ３のエミッタ領域は、それ
ぞれラテラルＰＮＰトランジスタＱ１のエミッタ領域お
よびコレクタ領域と接続されている。さらに、これら寄
生ＰＮＰトランジスタＱ２、Ｑ３のコレクタ領域は、共
に半導体基板に接続され、また、そのベース領域は、共
にラテラルＰＮＰトランジスタＱ１のベースに接続され
ている。図２の等価回路は、寄生電流が、主に寄生ＰＮ
ＰトランジスタＱ２を通じて基板に流れ、また、寄生電
流の一部が、ラテラルＰＮＰトランジスタＱ１のエミッ
タに流入し、それゆえ、ラテラルＰＮＰトランジスタＱ
１における電流の収集効率が低下することを示してい
る。
タは等価回路においてＱ１で表されており、一対の寄生
ＰＮＰトランジスタＱ２、Ｑ３のエミッタ領域は、それ
ぞれラテラルＰＮＰトランジスタＱ１のエミッタ領域お
よびコレクタ領域と接続されている。さらに、これら寄
生ＰＮＰトランジスタＱ２、Ｑ３のコレクタ領域は、共
に半導体基板に接続され、また、そのベース領域は、共
にラテラルＰＮＰトランジスタＱ１のベースに接続され
ている。図２の等価回路は、寄生電流が、主に寄生ＰＮ
ＰトランジスタＱ２を通じて基板に流れ、また、寄生電
流の一部が、ラテラルＰＮＰトランジスタＱ１のエミッ
タに流入し、それゆえ、ラテラルＰＮＰトランジスタＱ
１における電流の収集効率が低下することを示してい
る。
【０００７】これは、第３寄生ＰＮＰトランジスタＱ３
においても同様であり、寄生ＰＮＰトランジスタＱ３
は、電流を流すが、寄生ＰＮＰトランジスタＱ３がバイ
アスされて飽和状態に達すると、ラテラルＰＮＰトラン
ジスタＱ１のコレクタにおける収集効率が低下する。こ
のような寄生電流と結びついた課題を克服するために、
ラテラルＰＮＰトランジスタの電流利得を最大限にする
ための一般的な解決方法は、コレクタ領域におけるキャ
リアの収集効率を向上させることである。このため、ラ
テラルＰＮＰトランジスタのエミッタ領域は、活性領域
内に、２つのコレクタ領域の中央に挟まれるように組み
込まれている。
においても同様であり、寄生ＰＮＰトランジスタＱ３
は、電流を流すが、寄生ＰＮＰトランジスタＱ３がバイ
アスされて飽和状態に達すると、ラテラルＰＮＰトラン
ジスタＱ１のコレクタにおける収集効率が低下する。こ
のような寄生電流と結びついた課題を克服するために、
ラテラルＰＮＰトランジスタの電流利得を最大限にする
ための一般的な解決方法は、コレクタ領域におけるキャ
リアの収集効率を向上させることである。このため、ラ
テラルＰＮＰトランジスタのエミッタ領域は、活性領域
内に、２つのコレクタ領域の中央に挟まれるように組み
込まれている。
【０００８】優位な点はあるものの、従来の解決方法で
は、例えば、ベース−コレクタ間およびエミッタ−ベー
ス間の静電容量Ｃｂｃ、Ｃｅｂ等のラテラルＰＮＰトラ
ンジスタのパラメータの値を増加させるという重大な欠
点を抱えていたため、高周波動作特性が制約されてい
た。この欠点は、ＰＮＰトランジスタのエミッタ領域お
よびコレクタ領域における性能を制御する必要があるた
め、ラテラルＰＮＰトランジスタの性能を埋込層内でか
なりの領域に亘ってベース領域を拡げたこととも関係が
ある。
は、例えば、ベース−コレクタ間およびエミッタ−ベー
ス間の静電容量Ｃｂｃ、Ｃｅｂ等のラテラルＰＮＰトラ
ンジスタのパラメータの値を増加させるという重大な欠
点を抱えていたため、高周波動作特性が制約されてい
た。この欠点は、ＰＮＰトランジスタのエミッタ領域お
よびコレクタ領域における性能を制御する必要があるた
め、ラテラルＰＮＰトランジスタの性能を埋込層内でか
なりの領域に亘ってベース領域を拡げたこととも関係が
ある。
【０００９】特に、このベース領域の幅Ｗｂは、キャリ
アの移動度Ｂ＊と関係があり、次の式で表すことができ
る。 Ｂ＊≒１−Ｗｂ２／２Ｄτ ここに、Ｄはキャリアの拡散値、τはキャリアの再結合
時間である。Ｂ＊因子は、キャリアがベース領域を通過
する時間に反比例するので、通過時間が増大すると、ラ
テラルＰＮＰトランジスタの周波数特性は悪化する。こ
のような形式のラテラルＰＮＰトランジスタは、高周波
動作特性を改良しようとしても、様々な制約を呈してし
まう。これらの制約は、中央エミッタ領域の近傍にコレ
クタ領域を作製できないことに起因している。
アの移動度Ｂ＊と関係があり、次の式で表すことができ
る。 Ｂ＊≒１−Ｗｂ２／２Ｄτ ここに、Ｄはキャリアの拡散値、τはキャリアの再結合
時間である。Ｂ＊因子は、キャリアがベース領域を通過
する時間に反比例するので、通過時間が増大すると、ラ
テラルＰＮＰトランジスタの周波数特性は悪化する。こ
のような形式のラテラルＰＮＰトランジスタは、高周波
動作特性を改良しようとしても、様々な制約を呈してし
まう。これらの制約は、中央エミッタ領域の近傍にコレ
クタ領域を作製できないことに起因している。
【００１０】これらの制約は、共に、活性領域のパター
ンを転写するために用いられる転写用のマスクと、エミ
ッタ領域およびコレクタ領域を形成するための側面拡散
と、ベース−コレクタ間の領域で発生するおそれのある
ブレークダウン（雪崩）効果とに起因するものである。
この結果、ＰＮＰトランジスタのベース領域の幅Ｗｂ
は、常に２〜４μｍに設定される。この発明は、ベース
チャネルの幅を基本的に狭くすることに関するものであ
る。実際、ベースチャネルの幅を狭くすることは、移動
度Ｂ＊の値の改善を補償するものである。
ンを転写するために用いられる転写用のマスクと、エミ
ッタ領域およびコレクタ領域を形成するための側面拡散
と、ベース−コレクタ間の領域で発生するおそれのある
ブレークダウン（雪崩）効果とに起因するものである。
この結果、ＰＮＰトランジスタのベース領域の幅Ｗｂ
は、常に２〜４μｍに設定される。この発明は、ベース
チャネルの幅を基本的に狭くすることに関するものであ
る。実際、ベースチャネルの幅を狭くすることは、移動
度Ｂ＊の値の改善を補償するものである。
【００１１】図３は、従来のラテラルＰＮＰトランジス
タの垂直方向の断面を示す図である。このラテラルＰＮ
Ｐトランジスタは、エミッタ領域４とコレクタ領域５の
上に、ポリシリコンコンタクト１０を備えている。これ
らのコンタクト１０は、いわゆる”ｂｉｒｄ’ｓ ｂｅ
ａｋｓ（鳥の嘴）”構造に特徴があるもので、エミッタ
領域およびコレクタ領域から横方向に突き出た構造を備
えている。ベース領域の幅Ｗｂを変更する可能性は、鳥
の嘴構造の突き出し部分によって阻害されている。
タの垂直方向の断面を示す図である。このラテラルＰＮ
Ｐトランジスタは、エミッタ領域４とコレクタ領域５の
上に、ポリシリコンコンタクト１０を備えている。これ
らのコンタクト１０は、いわゆる”ｂｉｒｄ’ｓ ｂｅ
ａｋｓ（鳥の嘴）”構造に特徴があるもので、エミッタ
領域およびコレクタ領域から横方向に突き出た構造を備
えている。ベース領域の幅Ｗｂを変更する可能性は、鳥
の嘴構造の突き出し部分によって阻害されている。
【００１２】実際、エミッタ−コレクタ間の距離をＷｐ
ｐｌ、鳥の嘴構造の突き出し部分の長さをＬｂｂ、ポリ
シリコンコンタクト層１０と活性領域のずれをＤとする
と、次式が成立する。 ＷＢ＞Ｗｐｐｌ＋２＊Ｌｂｂ＋２＊Ｄ そして、上式に実際の各値を代入すると、次式を得る。 ＷＢ＞１．０＋２＊０．５＋２＊０．４＝２．８μｍ ＷＢ＞１．０＋２＊０．５＋２＊０．１５＝２．３μｍ
ｐｌ、鳥の嘴構造の突き出し部分の長さをＬｂｂ、ポリ
シリコンコンタクト層１０と活性領域のずれをＤとする
と、次式が成立する。 ＷＢ＞Ｗｐｐｌ＋２＊Ｌｂｂ＋２＊Ｄ そして、上式に実際の各値を代入すると、次式を得る。 ＷＢ＞１．０＋２＊０．５＋２＊０．４＝２．８μｍ ＷＢ＞１．０＋２＊０．５＋２＊０．１５＝２．３μｍ
【００１３】従って、ベースチャネル領域の幅を最大限
狭くことは、上述のような構造によるものよりもむし
ろ、製造工程における改良が有効であることが分かる。
図４は、図３の要部を拡大して示す断面図である。図４
に示すように、鳥の嘴構造の一部は、活性領域と重なっ
ており、窓領域を通じて埋め込まれるＢＦ２の影響が削
減される。これは、ポリシリコン領域内にＰ＋Ｎ接合
（Ｐ＋とＮの接合）を作製することになり、この接合
が、ベース領域とコレクタ領域の電流を理想から程遠い
ものとしている。
狭くことは、上述のような構造によるものよりもむし
ろ、製造工程における改良が有効であることが分かる。
図４は、図３の要部を拡大して示す断面図である。図４
に示すように、鳥の嘴構造の一部は、活性領域と重なっ
ており、窓領域を通じて埋め込まれるＢＦ２の影響が削
減される。これは、ポリシリコン領域内にＰ＋Ｎ接合
（Ｐ＋とＮの接合）を作製することになり、この接合
が、ベース領域とコレクタ領域の電流を理想から程遠い
ものとしている。
【００１４】以上の考察より、この発明の技術的な目的
は、ラテラルＰＮＰトランジスタに新しい構造的および
機能的特徴を提供することである。特に、高周波動作に
適用することができ、上述のような制約や課題を解決で
きるものである。
は、ラテラルＰＮＰトランジスタに新しい構造的および
機能的特徴を提供することである。特に、高周波動作に
適用することができ、上述のような制約や課題を解決で
きるものである。
【００１５】
【課題を解決するための手段】この発明の課題を解決す
るための手段は、エミッタ領域の構造によりベースチャ
ネル領域の幅を定めることである。この手段に基づき、
この発明の技術課題は、この発明の請求項１の特徴部分
に示す電子デバイスにより解決されるものである。ま
た、この発明の技術課題は、この発明の請求項４に記載
の製造方法によっても解決される。この発明の電子デバ
イスの特徴および優位点は、以下の実施の形態により明
らかとなるが、これらの実施の形態および対応する図面
の内容に限定されるものではない。
るための手段は、エミッタ領域の構造によりベースチャ
ネル領域の幅を定めることである。この手段に基づき、
この発明の技術課題は、この発明の請求項１の特徴部分
に示す電子デバイスにより解決されるものである。ま
た、この発明の技術課題は、この発明の請求項４に記載
の製造方法によっても解決される。この発明の電子デバ
イスの特徴および優位点は、以下の実施の形態により明
らかとなるが、これらの実施の形態および対応する図面
の内容に限定されるものではない。
【００１６】
実施の形態１．図５は、この発明のラテラルＰＮＰトラ
ンジスタがＮＰＮ素子と共に半導体基板上に一体的に形
成された様子を示す図である。図５に示すＮＰＮ素子
は、図８ないし図１０に示すものである。図１５に示す
ラテラルＰＮＰトランジスタ１５は、高周波動作にも対
応するものである。
ンジスタがＮＰＮ素子と共に半導体基板上に一体的に形
成された様子を示す図である。図５に示すＮＰＮ素子
は、図８ないし図１０に示すものである。図１５に示す
ラテラルＰＮＰトランジスタ１５は、高周波動作にも対
応するものである。
【００１７】多層構造は、選択的に成長された絶縁酸化
領域１１によって、他の集積素子から電気的に絶縁され
ており、Ｐ型の半導体基板１０上に形成されている。こ
の多層構造は、連続的な成膜により、半導体基板１０上
に作製されものであり、ベース領域を形成するためにＮ
−型の伝導性を示すように不純物が注入される第１埋込
層と、ラテラルＰＮＰトランジスタ１５の活性領域とし
て表される第２成長層１３とを備える。
領域１１によって、他の集積素子から電気的に絶縁され
ており、Ｐ型の半導体基板１０上に形成されている。こ
の多層構造は、連続的な成膜により、半導体基板１０上
に作製されものであり、ベース領域を形成するためにＮ
−型の伝導性を示すように不純物が注入される第１埋込
層と、ラテラルＰＮＰトランジスタ１５の活性領域とし
て表される第２成長層１３とを備える。
【００１８】製造工程は、エミッタ領域１４とコレクタ
領域１５とを形成する工程を備える。そのために、活性
領域の表面からＰ型のドーパントを選択的に拡散させる
第１工程が行われる。この第１工程が終了すると、エミ
ッタ領域１４は、活性領域の端部でコレクタ領域１５と
向かい合うように配設される。
領域１５とを形成する工程を備える。そのために、活性
領域の表面からＰ型のドーパントを選択的に拡散させる
第１工程が行われる。この第１工程が終了すると、エミ
ッタ領域１４は、活性領域の端部でコレクタ領域１５と
向かい合うように配設される。
【００１９】次に、ポリシリコン層１６は、半導体基板
の表面に形成され、さらに、ＶＡＰＯＸオキサイドから
なる保護層１７によって覆われる。保護層１７は、ポリ
シリコン１６を酸化させることによって作製されるもの
である。さらに、ドライエッチング工程を行うことによ
り、ポリシリコン層１６および保護層１７を貫通する孔
部１８が電界酸化層１１上に形成される。このエッチン
グ工程は、ＥＭＩマスクというエミッタマスクを用いて
行うものであり、ＥＭＩマスクは、図５内の適当な場所
に移動可能なものである。
の表面に形成され、さらに、ＶＡＰＯＸオキサイドから
なる保護層１７によって覆われる。保護層１７は、ポリ
シリコン１６を酸化させることによって作製されるもの
である。さらに、ドライエッチング工程を行うことによ
り、ポリシリコン層１６および保護層１７を貫通する孔
部１８が電界酸化層１１上に形成される。このエッチン
グ工程は、ＥＭＩマスクというエミッタマスクを用いて
行うものであり、ＥＭＩマスクは、図５内の適当な場所
に移動可能なものである。
【００２０】孔部（コンタクト孔）１８は、同一の集積
回路中に含まれるＮＰＮトランジスタにも、孔部１８ａ
（コンタクト孔）として同一の方法で形成されるもので
ある。この工程により、エミッタ領域１４およびコレク
タ領域１２を分離すると共に、マスクの位置ずれを防止
することができる。窒化膜１９は、孔部１８内に成膜さ
れ、孔部１８の側面にも形成される。一対のスペーサ２
１は、孔部１８内の窒化膜１９上に形成される。スペー
サ２１は、図６および図９に示すように、ＮＰＮトラン
ジスタに形成されるスペーサと、自己整列的に形成され
るものである。
回路中に含まれるＮＰＮトランジスタにも、孔部１８ａ
（コンタクト孔）として同一の方法で形成されるもので
ある。この工程により、エミッタ領域１４およびコレク
タ領域１２を分離すると共に、マスクの位置ずれを防止
することができる。窒化膜１９は、孔部１８内に成膜さ
れ、孔部１８の側面にも形成される。一対のスペーサ２
１は、孔部１８内の窒化膜１９上に形成される。スペー
サ２１は、図６および図９に示すように、ＮＰＮトラン
ジスタに形成されるスペーサと、自己整列的に形成され
るものである。
【００２１】この発明に係る製造方法は、Ｎ型のポリシ
リコンコンタクト２２を作製する工程をさらに備える。
ポリシリコンコンタクト２２は、電界酸化層１１の表面
に接続するように、孔部１８に形成される。孔部１８ａ
には、ＮＰＮトランジスタの活性領域を覆うように、同
様のＮ型のポリシリコンコンタクトが形成される。ポリ
シリコンコンタクト２２は、コレクタ領域側およびエミ
ッタ領域側のそれぞれに形成された第１金属化層１６に
接続される。
リコンコンタクト２２を作製する工程をさらに備える。
ポリシリコンコンタクト２２は、電界酸化層１１の表面
に接続するように、孔部１８に形成される。孔部１８ａ
には、ＮＰＮトランジスタの活性領域を覆うように、同
様のＮ型のポリシリコンコンタクトが形成される。ポリ
シリコンコンタクト２２は、コレクタ領域側およびエミ
ッタ領域側のそれぞれに形成された第１金属化層１６に
接続される。
【００２２】図７は、ベースチャネル領域の幅を明確に
示す図である。図７に示すように、ベースチャネル領域
は、幅Ｗｅの中央部と、それぞれ幅Δの一対の部分から
構成されており、当該一対の部分の幅Δは、電界酸化層
１１にポリシリコン層１６が重なる領域の幅である。こ
こに次式が成立する。 ＷＢ＞Ｗｅ＋２＊Δ これらに実際の値を代入すると、ＷＢとしては例えば次
のような値を得る。 ＷＢ＞０．８＋２＊０．４＝１．６μｍ ＷＢ＞０．４＋２＊０．２＝０．８μｍ
示す図である。図７に示すように、ベースチャネル領域
は、幅Ｗｅの中央部と、それぞれ幅Δの一対の部分から
構成されており、当該一対の部分の幅Δは、電界酸化層
１１にポリシリコン層１６が重なる領域の幅である。こ
こに次式が成立する。 ＷＢ＞Ｗｅ＋２＊Δ これらに実際の値を代入すると、ＷＢとしては例えば次
のような値を得る。 ＷＢ＞０．８＋２＊０．４＝１．６μｍ ＷＢ＞０．４＋２＊０．２＝０．８μｍ
【００２３】上式より、この発明に係る製造方法は、削
減されたベースチャネル領域に関して非常に高い効果が
ある。出願人によって実際に行われた試験では、ラテラ
ルＰＮＰトランジスタ１５は、この課題を解決している
ことが確認された。上述の解決方法により、ラテラルＰ
ＮＰトランジスタのサイズを小型化することができたの
で、周波数特性も改善することができた。
減されたベースチャネル領域に関して非常に高い効果が
ある。出願人によって実際に行われた試験では、ラテラ
ルＰＮＰトランジスタ１５は、この課題を解決している
ことが確認された。上述の解決方法により、ラテラルＰ
ＮＰトランジスタのサイズを小型化することができたの
で、周波数特性も改善することができた。
【００２４】以上より、この発明のラテラルＰＮＰバイ
ポーラトランジスタは、適当なコレクタ電流および増幅
を保持しながら、高周波で動作可能であり、従来のラテ
ラルＰＮＰトランジスタの特徴と比較して、すぐれた性
能を提供できるものである。
ポーラトランジスタは、適当なコレクタ電流および増幅
を保持しながら、高周波で動作可能であり、従来のラテ
ラルＰＮＰトランジスタの特徴と比較して、すぐれた性
能を提供できるものである。
【図１】 従来のラテラルＰＮＰトランジスタが半導体
基板上に集積された様子を垂直方向の断面で示す図であ
る。
基板上に集積された様子を垂直方向の断面で示す図であ
る。
【図２】 従来のラテラルＰＮＰトランジスタの等価回
路を示す図である。
路を示す図である。
【図３】 従来のラテラルＰＮＰトランジスタが半導体
基板上に集積された様子を垂直方向の断面で詳細に示す
図である。
基板上に集積された様子を垂直方向の断面で詳細に示す
図である。
【図４】 図３に示す断面を拡大して示す図である。
【図５】 この発明のラテラルＰＮＰトランジスタが半
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
【図６】 この発明のラテラルＰＮＰトランジスタが半
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
【図７】 この発明のラテラルＰＮＰトランジスタが半
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
導体基板上に形成される様子を垂直方向の断面で、時系
列的かつ部分的に示す図である。
【図８】 この発明のラテラルＮＰＮ素子が半導体基板
上に形成される様子を垂直方向の断面で、時系列的かつ
部分的に示す図である。
上に形成される様子を垂直方向の断面で、時系列的かつ
部分的に示す図である。
【図９】 この発明のラテラルＮＰＮ素子が半導体基板
上に形成される様子を垂直方向の断面で、時系列的かつ
部分的に示す図である。
上に形成される様子を垂直方向の断面で、時系列的かつ
部分的に示す図である。
【図１０】 この発明のラテラルＮＰＮ素子が半導体基
板上に形成される様子を垂直方向の断面で、時系列的か
つ部分的に示す図である。
板上に形成される様子を垂直方向の断面で、時系列的か
つ部分的に示す図である。
１０ 半導体基板、１１ 電界酸化層、１２ コレク
タ、１３ 第２成長層（第２層）、１４ コレクタ、１
５ コレクタ領域、１６ ポリシリコン、１８、１８ａ
孔部、１９ 窒化層。
タ、１３ 第２成長層（第２層）、１４ コレクタ、１
５ コレクタ領域、１６ ポリシリコン、１８、１８ａ
孔部、１９ 窒化層。
フロントページの続き (72)発明者 カルロ・アレマッニ イタリア国、95024 アチレアレ、コル ソ・シチリア 51
Claims (8)
- 【請求項１】 半導体基板上にＮＰＮ形のバイポーラ素
子と共に一体的に集積されたラテラルＰＮＰバイポーラ
電子デバイスであって、上記ラテラルＰＮＰバイポーラ
素子は、電気的に絶縁された多層構造体に組み込まれて
おり、 上記多層構造体は、 Ｐ型の不純物が注入された半導体基板と、 Ｎ形の不純物が注入されて、ベース領域を形成する第１
埋込層と、 Ｎ形の伝導性を有し、第１埋込層上に設けられ、活性層
を形成する第２層（１３）と、 上記活性層内に相対向するように形成されたコレクタ領
域（１２）およびエミッタ領域（１４）とを備え、 ベースチャネルの幅は、該ベースチャネルを保護するた
めの酸化層（１１）上に形成された孔部（１８）によっ
て決定されることを特徴とするラテラルＰＮＰバイポー
ラ電子デバイス。 - 【請求項２】 上記孔部は、エミッタマスクの位置をず
らすことにより作製されることを特徴とする請求項１に
記載のラテラルＰＮＰバイポーラ電子デバイス。 - 【請求項３】 上記孔部（１８）内にポリシリコンコン
タクト（２２）が形成されていることを特徴とする請求
項１に記載のラテラルＰＮＰバイポーラ電子デバイス。 - 【請求項４】 半導体基板上に、ＮＰＮ形のバイポーラ
素子と共に一体的に集積されるラテラルＰＮＰバイポー
ラ電子デバイスの製造方法であって、上記ラテラルＰＮ
Ｐバイポーラ電子デバイスは、多層構造体に組み込まれ
ており、上記多層構造体は、 Ｐ形の不純物が注入された半導体基板と、 Ｎ形の不純物が注入され、ベース領域を形成する第１の
埋込層と、 Ｎ形の伝導性を有し、第１埋込層上に設けられて活性層
を形成する第２層（１３）と、 上記活性層内に形成された相対向するコレクタ領域（１
２）およびエミッタ領域（１４）とを備え、 ベースチャネルの幅は、ベースチャネルを保護するため
の酸化層（１１）上に形成された孔部（１８）によって
決定されることを特徴とするラテラルＰＮＰバイポーラ
電子デバイスの製造方法。 - 【請求項５】 上記孔部（１８）を通じて窒化層（１
９）が形成されることを特徴とする請求項４に記載のラ
テラルＰＮＰバイポーラ電子デバイスの製造方法。 - 【請求項６】 互いに対抗するスペーサ（２１）が、上
記窒化層（１９）上に位置するように、上記孔部（１
８）内に形成されることを特徴とする請求項５に記載の
ラテラルＰＮＰバイポーラ電子デバイスの製造方法。 - 【請求項７】 上記孔部（１８）内に、ポリシリコンコ
ンタクト（２２）が形成されることを特徴とする請求項
４に記載のラテラルＰＮＰバイポーラ電子デバイスの製
造方法。 - 【請求項８】 上記孔部（１８）は、エミッタマスクの
位置ををずらすことにより形成されることを特徴とする
請求項４に記載のラテラルＰＮＰバイポーラ電子デバイ
スの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP97830260A EP0881689B1 (en) | 1997-05-30 | 1997-05-30 | PNP lateral bipolar electronic device and corresponding manufacturing process |
| IT97830260.2 | 1997-05-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335346A true JPH10335346A (ja) | 1998-12-18 |
Family
ID=8230653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146210A Pending JPH10335346A (ja) | 1997-05-30 | 1998-05-27 | ラテラルｐｎｐバイポーラ電子デバイスおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6146956A (ja) |
| EP (1) | EP0881689B1 (ja) |
| JP (1) | JPH10335346A (ja) |
| DE (1) | DE69714575D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002080281A1 (en) * | 2001-04-02 | 2002-10-10 | The Regent Of The University Of California | Horizontal current bipolar transistor |
| US20030162360A1 (en) | 2002-02-25 | 2003-08-28 | Beasom James D. | Reduced mask count buried layer process |
| US6624497B2 (en) | 2002-02-25 | 2003-09-23 | Intersil Americas, Inc | Semiconductor device with a reduced mask count buried layer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4437897A (en) * | 1982-05-18 | 1984-03-20 | International Business Machines Corporation | Fabrication process for a shallow emitter/base transistor using same polycrystalline layer |
| US4507171A (en) * | 1982-08-06 | 1985-03-26 | International Business Machines Corporation | Method for contacting a narrow width PN junction region |
| US4510676A (en) * | 1983-12-06 | 1985-04-16 | International Business Machines, Corporation | Method of fabricating a lateral PNP transistor |
| US4669177A (en) * | 1985-10-28 | 1987-06-02 | Texas Instruments Incorporated | Process for making a lateral bipolar transistor in a standard CSAG process |
| JPH03201564A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | ラテラル型半導体装置 |
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
| DE19523536A1 (de) * | 1994-07-12 | 1996-01-18 | Siemens Ag | Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe |
| EP0709896B1 (en) * | 1994-10-26 | 2004-08-25 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Method for manufacturing a high-frequency lateral PNP transistor |
| EP0881688A1 (en) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.r.l. | PNP lateral bipolar electronic device |
-
1997
- 1997-05-30 DE DE69714575T patent/DE69714575D1/de not_active Expired - Lifetime
- 1997-05-30 EP EP97830260A patent/EP0881689B1/en not_active Expired - Lifetime
-
1998
- 1998-05-27 JP JP10146210A patent/JPH10335346A/ja active Pending
- 1998-05-29 US US09/087,397 patent/US6146956A/en not_active Expired - Lifetime
-
2000
- 2000-08-11 US US09/637,956 patent/US6657279B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6146956A (en) | 2000-11-14 |
| DE69714575D1 (de) | 2002-09-12 |
| US6657279B1 (en) | 2003-12-02 |
| EP0881689A1 (en) | 1998-12-02 |
| EP0881689B1 (en) | 2002-08-07 |
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