JPH08162618A - Ｄｒａｍ搭載半導体装置の製造方法 - Google Patents
Ｄｒａｍ搭載半導体装置の製造方法Info
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- JPH08162618A JPH08162618A JP6304884A JP30488494A JPH08162618A JP H08162618 A JPH08162618 A JP H08162618A JP 6304884 A JP6304884 A JP 6304884A JP 30488494 A JP30488494 A JP 30488494A JP H08162618 A JPH08162618 A JP H08162618A
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Abstract
(57)【要約】
【目的】 メモリセル領域と周辺回路領域との段差を低
減することができると共に、周辺回路で用いられるＰチ
ャネルトランジスタの短チャネル効果抑制のために行わ
れるポケット領域形成用斜めイオン注入によるゲート電
極直下への不純物イオンの突き抜けを抑制することがで
きるＤＲＡＭ搭載半導体装置の製造方法を提供するこ
と。 【構成】 ＤＲＡＭ用メモリセル領域Ｍに形成される記
憶ノード２８ａおよびプレート電極３０ａを構成する二
層の導電層２８ｂ，３０ｂを、周辺回路領域Ｓのゲート
電極およびコンタクトホールが形成されない領域の全面
に残す。また、周辺回路領域Ｓに形成されるゲート電極
６ｂの上に、絶縁層８を残した状態で、Ｐチャネル型ト
ランジスタの短チャネル効果抑制のための斜めイオン注
入を行い、その後、周辺回路領域Ｓのゲート電極６ｂの
上に絶縁層８を残した状態で、ＤＲＡＭ用メモリセル領
域と周辺回路領域との全面に、層間絶縁層２４，３０を
形成する。
減することができると共に、周辺回路で用いられるＰチ
ャネルトランジスタの短チャネル効果抑制のために行わ
れるポケット領域形成用斜めイオン注入によるゲート電
極直下への不純物イオンの突き抜けを抑制することがで
きるＤＲＡＭ搭載半導体装置の製造方法を提供するこ
と。 【構成】 ＤＲＡＭ用メモリセル領域Ｍに形成される記
憶ノード２８ａおよびプレート電極３０ａを構成する二
層の導電層２８ｂ，３０ｂを、周辺回路領域Ｓのゲート
電極およびコンタクトホールが形成されない領域の全面
に残す。また、周辺回路領域Ｓに形成されるゲート電極
６ｂの上に、絶縁層８を残した状態で、Ｐチャネル型ト
ランジスタの短チャネル効果抑制のための斜めイオン注
入を行い、その後、周辺回路領域Ｓのゲート電極６ｂの
上に絶縁層８を残した状態で、ＤＲＡＭ用メモリセル領
域と周辺回路領域との全面に、層間絶縁層２４，３０を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ搭載半導体装
置の製造方法に係り、さらに詳しくは、メモリセル領域
と周辺回路領域との段差を低減することができると共
に、周辺回路で用いられるＰチャネルトランジスタの短
チャネル効果抑制のために行われるポケット領域形成用
斜めイオン注入によるゲート電極直下への不純物イオン
の突き抜けを抑制することができるＤＲＡＭ搭載半導体
装置の製造方法に関する。
置の製造方法に係り、さらに詳しくは、メモリセル領域
と周辺回路領域との段差を低減することができると共
に、周辺回路で用いられるＰチャネルトランジスタの短
チャネル効果抑制のために行われるポケット領域形成用
斜めイオン注入によるゲート電極直下への不純物イオン
の突き抜けを抑制することができるＤＲＡＭ搭載半導体
装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＡＳＩＣなどの特定用途向けデバ
イスも、アルミニウム配線の多層化が進み、平坦性の確
保が重要なプロセスポイントになっている。一方、これ
まで専用メモリとして主流を占めてきたＤＲＡＭ用メモ
リセルもＡＳＩＣに積極的に搭載され始めている。
イスも、アルミニウム配線の多層化が進み、平坦性の確
保が重要なプロセスポイントになっている。一方、これ
まで専用メモリとして主流を占めてきたＤＲＡＭ用メモ
リセルもＡＳＩＣに積極的に搭載され始めている。
【０００３】ＤＲＡＭ用メモリセルは、スタック型が主
流であり、ＡＳＩＣのような多層アルミニウム配線デバ
イスとの整合性をとるために、平坦化はさらに重要にな
ってきている。図６に、ＤＲＡＭ用メモリセル領域Ｍと
周辺回路領域Ｓとを有する半導体装置の要部断面を示
す。
流であり、ＡＳＩＣのような多層アルミニウム配線デバ
イスとの整合性をとるために、平坦化はさらに重要にな
ってきている。図６に、ＤＲＡＭ用メモリセル領域Ｍと
周辺回路領域Ｓとを有する半導体装置の要部断面を示
す。
【０００４】図６に示すように、半導体基板２の表面
に、素子分離領域（ＬＯＣＯＳ）４とゲート絶縁膜５と
が形成してある。ゲート絶縁膜５の上には、ゲート電極
６ａ，６ｂが形成してある。メモリセル領域Ｍでは、ゲ
ート電極６ａの上方に、記憶ノード２８ａとプレート電
極３０ａとが形成されることから、メモリセル領域Ｍと
周辺回路領域Ｓとの段差が大きくなっている。
に、素子分離領域（ＬＯＣＯＳ）４とゲート絶縁膜５と
が形成してある。ゲート絶縁膜５の上には、ゲート電極
６ａ，６ｂが形成してある。メモリセル領域Ｍでは、ゲ
ート電極６ａの上方に、記憶ノード２８ａとプレート電
極３０ａとが形成されることから、メモリセル領域Ｍと
周辺回路領域Ｓとの段差が大きくなっている。
【０００５】
【発明が解決しようとする課題】そのため、層間絶縁層
２４，３２に形成されるコンタクトホールのアスペクト
比は、メモリセル領域Ｍと周辺回路領域Ｓとで異なって
しまう。また、段差のために、層間絶縁層３２の上に形
成される第１金属配線層３６のパターン加工時の焦点深
度（ＤＯＦ）マージンを低下させ、良好なパターンが得
られないおそれがある。また、第１金属配線層の上に層
間絶縁膜を介して積層される第２，第３金属配線層など
をパターン加工する際のＤＯＦマージンに関しても同様
に低下させるおそれがある。
２４，３２に形成されるコンタクトホールのアスペクト
比は、メモリセル領域Ｍと周辺回路領域Ｓとで異なって
しまう。また、段差のために、層間絶縁層３２の上に形
成される第１金属配線層３６のパターン加工時の焦点深
度（ＤＯＦ）マージンを低下させ、良好なパターンが得
られないおそれがある。また、第１金属配線層の上に層
間絶縁膜を介して積層される第２，第３金属配線層など
をパターン加工する際のＤＯＦマージンに関しても同様
に低下させるおそれがある。
【０００６】また、近年では、トランジスタのチャネル
長（Ｌ長）の短縮化に伴い、特にＰチャネル型トランジ
スタの短チャネル効果が顕著になっている。これを防止
するために、ソース・ドレイン領域のゲート電極側端部
に位置する半導体基板表面の不純物濃度を斜めイオン注
入（ポケット領域形成のためのイオン注入）により高く
設定する方法が採用され始めている。
長（Ｌ長）の短縮化に伴い、特にＰチャネル型トランジ
スタの短チャネル効果が顕著になっている。これを防止
するために、ソース・ドレイン領域のゲート電極側端部
に位置する半導体基板表面の不純物濃度を斜めイオン注
入（ポケット領域形成のためのイオン注入）により高く
設定する方法が採用され始めている。
【０００７】ところが、この斜めイオン注入は、十分な
効果を得ようとするまで高エネルギーでイオン注入する
と、注入される不純物イオンがゲート電極を突き抜けて
チャネル領域の基板表面不純物濃度を上昇させ、しきい
値電圧Ｖth制御に悪影響を与えると言う課題を有する。
効果を得ようとするまで高エネルギーでイオン注入する
と、注入される不純物イオンがゲート電極を突き抜けて
チャネル領域の基板表面不純物濃度を上昇させ、しきい
値電圧Ｖth制御に悪影響を与えると言う課題を有する。
【０００８】本発明は、このような実状に鑑みてなさ
れ、メモリセル領域と周辺回路領域との段差を低減する
ことができ、金属配線層の下に十分な加工マージンを確
保することができる平坦性を達成することができるＤＲ
ＡＭ搭載半導体装置の製造方法を提供することを第１の
目的とする。
れ、メモリセル領域と周辺回路領域との段差を低減する
ことができ、金属配線層の下に十分な加工マージンを確
保することができる平坦性を達成することができるＤＲ
ＡＭ搭載半導体装置の製造方法を提供することを第１の
目的とする。
【０００９】また、本発明は、メモリセル領域と周辺回
路領域との段差を低減することができると共に、周辺回
路で用いられるＰチャネルトランジスタの短チャネル効
果抑制のために行われるポケット領域形成用斜めイオン
注入によるゲート電極直下への不純物イオンの突き抜け
を抑制することができるＤＲＡＭ搭載半導体装置の製造
方法を提供することを目的とする。
路領域との段差を低減することができると共に、周辺回
路で用いられるＰチャネルトランジスタの短チャネル効
果抑制のために行われるポケット領域形成用斜めイオン
注入によるゲート電極直下への不純物イオンの突き抜け
を抑制することができるＤＲＡＭ搭載半導体装置の製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１の観点に係るＤＲＡＭ搭載半導
体装置の製造方法は、ＤＲＡＭ用メモリセル領域に形成
される記憶ノードおよびプレート電極を構成する二層の
導電層を、周辺回路領域のゲート電極およびコンタクト
ホールが形成されない領域の全面に残すことを特徴とす
る。
るために、本発明の第１の観点に係るＤＲＡＭ搭載半導
体装置の製造方法は、ＤＲＡＭ用メモリセル領域に形成
される記憶ノードおよびプレート電極を構成する二層の
導電層を、周辺回路領域のゲート電極およびコンタクト
ホールが形成されない領域の全面に残すことを特徴とす
る。
【００１１】上記第２の目的を達成するために、本発明
の第２の観点に係るＤＲＡＭ搭載半導体装置の製造方法
は、周辺回路領域に形成されるゲート電極の上に、絶縁
層を残した状態で、Ｐチャネル型トランジスタの短チャ
ネル効果抑制のための斜めイオン注入を行い、その後、
周辺回路領域のゲート電極の上に絶縁層を残した状態
で、ＤＲＡＭ用メモリセル領域と周辺回路領域との全面
に、層間絶縁層を形成することを特徴とする。
の第２の観点に係るＤＲＡＭ搭載半導体装置の製造方法
は、周辺回路領域に形成されるゲート電極の上に、絶縁
層を残した状態で、Ｐチャネル型トランジスタの短チャ
ネル効果抑制のための斜めイオン注入を行い、その後、
周辺回路領域のゲート電極の上に絶縁層を残した状態
で、ＤＲＡＭ用メモリセル領域と周辺回路領域との全面
に、層間絶縁層を形成することを特徴とする。
【００１２】本発明の第２の観点に係るＤＲＡＭ搭載半
導体装置の製造方法は、半導体基板の表面に、素子分離
領域およびゲート絶縁膜を形成する工程と、これら素子
分離領域およびゲート絶縁膜の上に、ゲート電極となる
導電層を形成する工程と、前記導電層の上に、絶縁層を
形成し、この絶縁層を選択的にエッチングし、周辺回路
領域にのみ絶縁層を残す工程と、前記周辺回路領域で
は、前記絶縁層および導電層を連続的にエッチングし
て、絶縁層が上部に残されたゲート電極を形成すると共
に、ＤＲＡＭ用メモリセル領域では、前記導電層をエッ
チング加工して、ゲート電極を形成する工程と、前記メ
モリセル領域をレジスト膜でマスクして、絶縁層が上部
に残されたゲート電極が形成された周辺回路領域に斜め
イオン注入を行う工程とを有することが好ましい。
導体装置の製造方法は、半導体基板の表面に、素子分離
領域およびゲート絶縁膜を形成する工程と、これら素子
分離領域およびゲート絶縁膜の上に、ゲート電極となる
導電層を形成する工程と、前記導電層の上に、絶縁層を
形成し、この絶縁層を選択的にエッチングし、周辺回路
領域にのみ絶縁層を残す工程と、前記周辺回路領域で
は、前記絶縁層および導電層を連続的にエッチングし
て、絶縁層が上部に残されたゲート電極を形成すると共
に、ＤＲＡＭ用メモリセル領域では、前記導電層をエッ
チング加工して、ゲート電極を形成する工程と、前記メ
モリセル領域をレジスト膜でマスクして、絶縁層が上部
に残されたゲート電極が形成された周辺回路領域に斜め
イオン注入を行う工程とを有することが好ましい。
【００１３】
【作用】本発明の第１の観点に係るＤＲＡＭ搭載半導体
装置の製造方法では、記憶ノードおよびプレート電極を
構成する二層の導電層を、周辺回路領域のゲート電極お
よびコンタクトホールが形成されない領域の全面に残す
ことで、周辺回路領域とメモリセル領域との段差を緩和
することができる。段差が緩和されれば、アルミニウム
などの金属配線層の下に十分な加工マージンを確保で
き、金属配線層のパターン加工の正確性が向上する。
装置の製造方法では、記憶ノードおよびプレート電極を
構成する二層の導電層を、周辺回路領域のゲート電極お
よびコンタクトホールが形成されない領域の全面に残す
ことで、周辺回路領域とメモリセル領域との段差を緩和
することができる。段差が緩和されれば、アルミニウム
などの金属配線層の下に十分な加工マージンを確保で
き、金属配線層のパターン加工の正確性が向上する。
【００１４】本発明の第２の観点に係るＤＲＡＭ搭載半
導体装置の製造方法では、周辺回路領域に形成されるゲ
ート電極の上に、絶縁層を残した状態で、短チャネル効
果抑制のための斜めイオン注入を行う。そのため、短チ
ャネル効果抑制のために十分高エネルギーでイオン注入
したとしても、ゲート電極の上の絶縁層に遮られ、ゲー
ト電極下へ不純物イオンが突き抜けることはなくなる。
そのため、しきい値電圧Ｖth制御に悪影響を与えること
もなくなる。
導体装置の製造方法では、周辺回路領域に形成されるゲ
ート電極の上に、絶縁層を残した状態で、短チャネル効
果抑制のための斜めイオン注入を行う。そのため、短チ
ャネル効果抑制のために十分高エネルギーでイオン注入
したとしても、ゲート電極の上の絶縁層に遮られ、ゲー
ト電極下へ不純物イオンが突き抜けることはなくなる。
そのため、しきい値電圧Ｖth制御に悪影響を与えること
もなくなる。
【００１５】また、本発明の第２の観点に係るＤＲＡＭ
搭載半導体装置の製造方法では、周辺回路領域のゲート
電極の上にのみ、絶縁層が残されることから、この点で
もメモリセル領域と周辺回路領域との段差の緩和を図る
ことができる。
搭載半導体装置の製造方法では、周辺回路領域のゲート
電極の上にのみ、絶縁層が残されることから、この点で
もメモリセル領域と周辺回路領域との段差の緩和を図る
ことができる。
【００１６】
【実施例】以下、本発明に係るＤＲＡＭ搭載半導体装置
の製造方法を、図面に示す実施例に基づき、詳細に説明
する。図１〜５は本発明の一実施例に係るＤＲＡＭ搭載
半導体装置（たとえばＡＳＩＣデバイス）の製造過程を
示す要部断面図である。
の製造方法を、図面に示す実施例に基づき、詳細に説明
する。図１〜５は本発明の一実施例に係るＤＲＡＭ搭載
半導体装置（たとえばＡＳＩＣデバイス）の製造過程を
示す要部断面図である。
【００１７】図１に示すように、本実施例では、半導体
基板２の表面に、窒化シリコン膜を用いた選択酸化法に
より素子分離領域（ＬＯＣＯＳ）４を所定パターンで形
成する。次に、選択酸化法で用いた窒化シリコン膜を取
り除き、ＬＯＣＯＳ４で囲まれた半導体基板２の表面
に、熱酸化法などでゲート絶縁膜５を形成する。ゲート
絶縁膜５は、酸化シリコンなどで構成される。
基板２の表面に、窒化シリコン膜を用いた選択酸化法に
より素子分離領域（ＬＯＣＯＳ）４を所定パターンで形
成する。次に、選択酸化法で用いた窒化シリコン膜を取
り除き、ＬＯＣＯＳ４で囲まれた半導体基板２の表面
に、熱酸化法などでゲート絶縁膜５を形成する。ゲート
絶縁膜５は、酸化シリコンなどで構成される。
【００１８】次に、ゲート絶縁膜５およびＬＯＣＯＳ４
の上に、ゲート電極となる第１導電層６を成膜する。第
１導電層６は、たとえばＣＶＤ法により成膜された膜厚
２００〜３００ｎｍ程度のポリシリコン層で構成され
る。なお、ゲート電極となる第１導電層６は、配線抵抗
を低減するために、タングステンポリサイド膜などのポ
リシリコン膜とシリサイド膜との積層膜であっても良
い。
の上に、ゲート電極となる第１導電層６を成膜する。第
１導電層６は、たとえばＣＶＤ法により成膜された膜厚
２００〜３００ｎｍ程度のポリシリコン層で構成され
る。なお、ゲート電極となる第１導電層６は、配線抵抗
を低減するために、タングステンポリサイド膜などのポ
リシリコン膜とシリサイド膜との積層膜であっても良
い。
【００１９】ゲート電極の加工の前に、本実施例では、
第１導電層６の上に、絶縁層８をＣＶＤなどで堆積す
る。絶縁層８は、酸化シリコン膜あるいは窒化シリコン
膜などで構成される。この絶縁層８の上には、レジスト
膜１０が成膜され、フォトリソグラフィー法により、メ
モリセル領域Ｍに対応する開口部１１をレジスト膜１０
に形成する。
第１導電層６の上に、絶縁層８をＣＶＤなどで堆積す
る。絶縁層８は、酸化シリコン膜あるいは窒化シリコン
膜などで構成される。この絶縁層８の上には、レジスト
膜１０が成膜され、フォトリソグラフィー法により、メ
モリセル領域Ｍに対応する開口部１１をレジスト膜１０
に形成する。
【００２０】次に、レジスト膜１０をマスクとして、絶
縁層８のエッチング処理を行う。この絶縁層８は、後工
程において、周辺回路領域Ｐのゲート電極上にのみ残る
ので、加工形状はあまり問題とならないが、周辺回路領
域Ｐとメモリセル領域Ｓとを繋ぐゲート電極配線の上の
層の平坦化のためには、図１に示すように、順テーパ形
状であることが望ましい。
縁層８のエッチング処理を行う。この絶縁層８は、後工
程において、周辺回路領域Ｐのゲート電極上にのみ残る
ので、加工形状はあまり問題とならないが、周辺回路領
域Ｐとメモリセル領域Ｓとを繋ぐゲート電極配線の上の
層の平坦化のためには、図１に示すように、順テーパ形
状であることが望ましい。
【００２１】絶縁層８のエッチングに際しては、絶縁層
８が酸化シリコンの場合には、フッ酸を用い、窒化シリ
コンの場合には、等方性のプラズマエッチングが適して
いる。絶縁層８の膜厚は、後述する段差低減（多層配線
が多く段差が高いメモリセル領域Ｍとの高低差低減）の
観点と、短チャネル効果抑制のための斜めイオン注入時
にゲート電極下への不純物の突き抜けを防止する観点と
から決定され、たとえば２００〜３００ｎｍ程度であ
る。
８が酸化シリコンの場合には、フッ酸を用い、窒化シリ
コンの場合には、等方性のプラズマエッチングが適して
いる。絶縁層８の膜厚は、後述する段差低減（多層配線
が多く段差が高いメモリセル領域Ｍとの高低差低減）の
観点と、短チャネル効果抑制のための斜めイオン注入時
にゲート電極下への不純物の突き抜けを防止する観点と
から決定され、たとえば２００〜３００ｎｍ程度であ
る。
【００２２】次に、レジスト膜１０を除去した後、ゲー
ト電極加工を行うためのレジスト膜を成膜し、そのレジ
スト膜をマスクとして、ＲＩＥ（反応性イオンエッチン
グ）などの異方性エッチング処理を行い、図２に示すゲ
ート電極６ａ，６ｂを得る。その際に、周辺回路領域Ｓ
では、絶縁層８のエッチングに連続して、第１導電層６
のエッチング処理を行うことが好ましく、第１導電層６
のエッチングは、周辺回路領域Ｓのみでなく、メモリセ
ル領域Ｍも同時に行われることが好ましい。
ト電極加工を行うためのレジスト膜を成膜し、そのレジ
スト膜をマスクとして、ＲＩＥ（反応性イオンエッチン
グ）などの異方性エッチング処理を行い、図２に示すゲ
ート電極６ａ，６ｂを得る。その際に、周辺回路領域Ｓ
では、絶縁層８のエッチングに連続して、第１導電層６
のエッチング処理を行うことが好ましく、第１導電層６
のエッチングは、周辺回路領域Ｓのみでなく、メモリセ
ル領域Ｍも同時に行われることが好ましい。
【００２３】ゲート電極の加工後に、Ｎチャネル型トラ
ンジスタのためのＬＤＤ（低濃度不純物がドープされた
ドレイン）を形成するためのイオン注入を、メモリセル
領域Ｍおよび周辺回路領域Ｓで同時または別々に行う。
そのイオン注入の条件は、特に限定されないが、たとえ
ばリンＰ+ を用い、２０〜３０ＫｅＶ、ドーズ量１Ｅ１
３〜２Ｅ１４／ｃｍ2 の条件である。
ンジスタのためのＬＤＤ（低濃度不純物がドープされた
ドレイン）を形成するためのイオン注入を、メモリセル
領域Ｍおよび周辺回路領域Ｓで同時または別々に行う。
そのイオン注入の条件は、特に限定されないが、たとえ
ばリンＰ+ を用い、２０〜３０ＫｅＶ、ドーズ量１Ｅ１
３〜２Ｅ１４／ｃｍ2 の条件である。
【００２４】その後、ゲート電極６ａ，６ｂの両側に、
絶縁製サイドウォール１４，１６（図２参照）を形成す
る。絶縁製サイドウォール１４，１６は、ゲート電極６
ａ，６ｂの上に、酸化シリコンなどの絶縁層を成膜した
後、これをＲＩＥなどの異方性エッチング処理すること
により形成することができる。なお、サイドウォール１
４，１６の幅は、周辺回路領域Ｓのゲート電極上にのみ
絶縁層８が積層してあることから、周辺回路領域Ｓとメ
モリセル領域Ｍとで相違することになる。ＤＲＡＭ用メ
モリセルでは、通常ソース・ドレイン領域形成のための
高ドーズ量のイオン注入は行わない。したがって、メモ
リセル領域Ｍのトランジスタは、サイドウォールの幅に
は影響を受けないことから、サイドウォールの幅は、周
辺回路領域のトランジスタのサイドウォール幅に合わせ
れば良い。
絶縁製サイドウォール１４，１６（図２参照）を形成す
る。絶縁製サイドウォール１４，１６は、ゲート電極６
ａ，６ｂの上に、酸化シリコンなどの絶縁層を成膜した
後、これをＲＩＥなどの異方性エッチング処理すること
により形成することができる。なお、サイドウォール１
４，１６の幅は、周辺回路領域Ｓのゲート電極上にのみ
絶縁層８が積層してあることから、周辺回路領域Ｓとメ
モリセル領域Ｍとで相違することになる。ＤＲＡＭ用メ
モリセルでは、通常ソース・ドレイン領域形成のための
高ドーズ量のイオン注入は行わない。したがって、メモ
リセル領域Ｍのトランジスタは、サイドウォールの幅に
は影響を受けないことから、サイドウォールの幅は、周
辺回路領域のトランジスタのサイドウォール幅に合わせ
れば良い。
【００２５】サイドウォール１４，１６の形成後に、ソ
ース・ドレイン領域１８，２０を形成するための高ドー
ズ量のイオン注入を、Ｎ型トランジスタおよびＰ型トラ
ンジスタのそれぞれについて行う。メモリセル領域Ｍの
Ｎ型トランジスタ用ソース・ドレイン領域１８を形成す
るためのイオン注入条件は、不純物イオンとして、Ａｓ
を用い、２０〜４０ＫｅＶ、ドーズ量１Ｅ１３〜１Ｅ１
４／ｃｍ2 の条件である。周辺回路領域ＳのＮ型トラン
ジスタ用ソース・ドレイン領域２０を形成するためのイ
オン注入条件は、不純物イオンとして、Ａｓを用い、２
０〜４０ＫｅＶ、ドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2
の条件である。周辺回路領域ＳのＰ型トランジスタ用ソ
ース・ドレイン領域２０を形成するためのイオン注入条
件は、不純物イオンとして、ＢＦ2 + を用い、２０〜４
０ＫｅＶ、ドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 の条件
である。
ース・ドレイン領域１８，２０を形成するための高ドー
ズ量のイオン注入を、Ｎ型トランジスタおよびＰ型トラ
ンジスタのそれぞれについて行う。メモリセル領域Ｍの
Ｎ型トランジスタ用ソース・ドレイン領域１８を形成す
るためのイオン注入条件は、不純物イオンとして、Ａｓ
を用い、２０〜４０ＫｅＶ、ドーズ量１Ｅ１３〜１Ｅ１
４／ｃｍ2 の条件である。周辺回路領域ＳのＮ型トラン
ジスタ用ソース・ドレイン領域２０を形成するためのイ
オン注入条件は、不純物イオンとして、Ａｓを用い、２
０〜４０ＫｅＶ、ドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2
の条件である。周辺回路領域ＳのＰ型トランジスタ用ソ
ース・ドレイン領域２０を形成するためのイオン注入条
件は、不純物イオンとして、ＢＦ2 + を用い、２０〜４
０ＫｅＶ、ドーズ量１Ｅ１５〜５Ｅ１５／ｃｍ2 の条件
である。
【００２６】周辺回路領域Ｓにおいて、ソース・ドレイ
ン領域２０を形成するための高ドーズ量のイオン注入と
相前後して、図２に示すように、メモリセル領域Ｍと周
辺回路ＳのＮチャネルトランジスタ領域をレジスト膜１
２でマスクし、Ｐチャネル型トランジスタにおける短チ
ャネル効果を抑制するためのポケット領域２２を形成す
るために、斜めイオン注入を行う。
ン領域２０を形成するための高ドーズ量のイオン注入と
相前後して、図２に示すように、メモリセル領域Ｍと周
辺回路ＳのＮチャネルトランジスタ領域をレジスト膜１
２でマスクし、Ｐチャネル型トランジスタにおける短チ
ャネル効果を抑制するためのポケット領域２２を形成す
るために、斜めイオン注入を行う。
【００２７】斜めイオン注入に際しては、たとえば不純
物として、リンまたは砒素を用いる。砒素を用いる場合
には、注入エネルギーが２００〜３００ＫｅＶ程度であ
り、ドーズ量は、１×１０12〜２×１０13ｃｍ-2程度で
ある。本実施例では、周辺回路領域Ｓのゲート電極６ｂ
上には、絶縁層８が積層してあるので、斜めイオン注入
の注入エネルギーを高く設定しても、ゲート電極６ｂ下
への不純物イオンの突き抜けを有効に防止することがで
きる。したがって、しきい値電圧Ｖth制御に悪影響を与
えることはない。また、ゲート電極６ｂの上の絶縁層８
は、後工程でもそのまま残され、メモリセル領域Ｍと周
辺回路領域Ｓとの高低差を緩和する作用を有する。
物として、リンまたは砒素を用いる。砒素を用いる場合
には、注入エネルギーが２００〜３００ＫｅＶ程度であ
り、ドーズ量は、１×１０12〜２×１０13ｃｍ-2程度で
ある。本実施例では、周辺回路領域Ｓのゲート電極６ｂ
上には、絶縁層８が積層してあるので、斜めイオン注入
の注入エネルギーを高く設定しても、ゲート電極６ｂ下
への不純物イオンの突き抜けを有効に防止することがで
きる。したがって、しきい値電圧Ｖth制御に悪影響を与
えることはない。また、ゲート電極６ｂの上の絶縁層８
は、後工程でもそのまま残され、メモリセル領域Ｍと周
辺回路領域Ｓとの高低差を緩和する作用を有する。
【００２８】ゲート電極、ゲート絶縁膜およびソース・
ドレイン領域からなるトランジスタを形成した後は、図
３に示すように、半導体基板２の表面に、第１層間絶縁
層２４を堆積する。第１層間絶縁層２４は、たとえばノ
ンドープ酸化シリコン、ドープト酸化シリコン（ＰＳ
Ｇ、ＢＰＳＧなど）あるいは窒化シリコンで構成され、
ＣＶＤ法により成膜される。
ドレイン領域からなるトランジスタを形成した後は、図
３に示すように、半導体基板２の表面に、第１層間絶縁
層２４を堆積する。第１層間絶縁層２４は、たとえばノ
ンドープ酸化シリコン、ドープト酸化シリコン（ＰＳ
Ｇ、ＢＰＳＧなど）あるいは窒化シリコンで構成され、
ＣＶＤ法により成膜される。
【００２９】次に、図３に示すように、第１層間絶縁層
２４に、メモリセル用トランジスタのソース・ドレイン
領域に臨むコンタクトホールを開口し、絶縁層２４の上
に、記憶ノード２８ａとなる第２導電層を成膜する。こ
の第２導電層は、たとえばポリシリコンで構成され、そ
の厚さは、たとえば３００〜４００ｎｍ程度である。
２４に、メモリセル用トランジスタのソース・ドレイン
領域に臨むコンタクトホールを開口し、絶縁層２４の上
に、記憶ノード２８ａとなる第２導電層を成膜する。こ
の第２導電層は、たとえばポリシリコンで構成され、そ
の厚さは、たとえば３００〜４００ｎｍ程度である。
【００３０】本実施例では、第２導電層をエッチング加
工して、メモリセル領域Ｍの各トランジスタ毎に、記憶
ノード２８ａを形成する際に、周辺回路領域Ｓにおい
て、ゲート電極６ｂおよびコンタクトホールが形成され
ることがない領域に、下層側ダミー導電層２８ｂが残る
ように、エッチング加工を行う。
工して、メモリセル領域Ｍの各トランジスタ毎に、記憶
ノード２８ａを形成する際に、周辺回路領域Ｓにおい
て、ゲート電極６ｂおよびコンタクトホールが形成され
ることがない領域に、下層側ダミー導電層２８ｂが残る
ように、エッチング加工を行う。
【００３１】次に、この第２導電層の表面に、キャパシ
タ用絶縁層（図示省略）を成膜し、その上に、プレート
電極３０ａと成る第３導電層を成膜する。キャパシタ用
絶縁層としては、たとえば低リーク電流で膜厚制御性に
優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）などを
採用することができる。ＯＮＯ膜を成膜するには、第２
導電層であるポリシリコンの表面を熱酸化し、１４ｎｍ
以下程度の酸化膜を成膜し、その熱酸化膜上に、約１１
ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約２ｎｍ以下程度の酸化膜
を形成する。
タ用絶縁層（図示省略）を成膜し、その上に、プレート
電極３０ａと成る第３導電層を成膜する。キャパシタ用
絶縁層としては、たとえば低リーク電流で膜厚制御性に
優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）などを
採用することができる。ＯＮＯ膜を成膜するには、第２
導電層であるポリシリコンの表面を熱酸化し、１４ｎｍ
以下程度の酸化膜を成膜し、その熱酸化膜上に、約１１
ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約２ｎｍ以下程度の酸化膜
を形成する。
【００３２】キャパシタ用絶縁層の上に積層される第３
導電層は、たとえばポリシリコンで構成され、その厚さ
は、たとえば１００〜２００ｎｍ程度である。本実施例
では、第３導電層をエッチング加工して、メモリセル領
域に、プレート電極３０ａを形成する際に、周辺回路領
域Ｓにおいて、ゲート電極６ｂおよびコンタクトホール
が形成されることがない領域に、上層側ダミー導電層３
０ｂが残るように、エッチング加工を行う。
導電層は、たとえばポリシリコンで構成され、その厚さ
は、たとえば１００〜２００ｎｍ程度である。本実施例
では、第３導電層をエッチング加工して、メモリセル領
域に、プレート電極３０ａを形成する際に、周辺回路領
域Ｓにおいて、ゲート電極６ｂおよびコンタクトホール
が形成されることがない領域に、上層側ダミー導電層３
０ｂが残るように、エッチング加工を行う。
【００３３】従来では、ダミー電極層２８ｂ，３０ｂが
形成されないことから、周辺回路領域Ｓがメモリセル領
域Ｍに比較して、全体的な層厚が薄くなり、高低差（段
差）が生じていた。本実施例では、ダミー電極層２８
ｂ，３０ｂを形成することで、周辺回路領域Ｓとメモリ
セル領域Ｍとの段差を抑制することができると共に、周
辺回路領域Ｓ内あるいはメモリセル領域Ｍ内での段差も
抑制することができる。なお、このような段差の軽減
は、ゲート電極６ｂの上に形成された絶縁層８の存在も
寄与している。
形成されないことから、周辺回路領域Ｓがメモリセル領
域Ｍに比較して、全体的な層厚が薄くなり、高低差（段
差）が生じていた。本実施例では、ダミー電極層２８
ｂ，３０ｂを形成することで、周辺回路領域Ｓとメモリ
セル領域Ｍとの段差を抑制することができると共に、周
辺回路領域Ｓ内あるいはメモリセル領域Ｍ内での段差も
抑制することができる。なお、このような段差の軽減
は、ゲート電極６ｂの上に形成された絶縁層８の存在も
寄与している。
【００３４】次に、図４に示すように、半導体基板２の
全面に、第２層間絶縁層３２を成膜する。第２層間絶縁
層３２は、平坦化膜としての機能を兼ねていることが好
ましく、たとえばＰＳＧ膜やＢＰＳＧ膜などのリフロー
膜で構成され、Ｏ3 −ＴＥＯＳを用いたＣＶＤ法により
成膜されることが好ましい。リフロー膜は、成膜後に熱
処理することで、表面が平坦化され、ゲート電極の間、
あるいはゲート電極とダミー導電層２８ｂ，３０ｂとの
間に存在する局所的段差を解消する。より大きな段差
は、ゲート電極６ｂの上に形成された絶縁層８とダミー
導電層２８ｂ，３０ｂとにより解消されている。
全面に、第２層間絶縁層３２を成膜する。第２層間絶縁
層３２は、平坦化膜としての機能を兼ねていることが好
ましく、たとえばＰＳＧ膜やＢＰＳＧ膜などのリフロー
膜で構成され、Ｏ3 −ＴＥＯＳを用いたＣＶＤ法により
成膜されることが好ましい。リフロー膜は、成膜後に熱
処理することで、表面が平坦化され、ゲート電極の間、
あるいはゲート電極とダミー導電層２８ｂ，３０ｂとの
間に存在する局所的段差を解消する。より大きな段差
は、ゲート電極６ｂの上に形成された絶縁層８とダミー
導電層２８ｂ，３０ｂとにより解消されている。
【００３５】次に、層間絶縁層３２，２４に、半導体基
板の表面に臨むコンタクトホールを形成し、たとえばブ
ランケットタングステン法により、コンタクトホール内
に導電性プラグ３４を埋め込む。これら導電性プラグ
は、たとえばタングステンで構成され、ＣＶＤ法および
エッチバックプロセスなどを用いて形成される。プラグ
３４の下地層として、ＴｉあるいはＴｉＮなどの密着層
を成膜することが望ましい。
板の表面に臨むコンタクトホールを形成し、たとえばブ
ランケットタングステン法により、コンタクトホール内
に導電性プラグ３４を埋め込む。これら導電性プラグ
は、たとえばタングステンで構成され、ＣＶＤ法および
エッチバックプロセスなどを用いて形成される。プラグ
３４の下地層として、ＴｉあるいはＴｉＮなどの密着層
を成膜することが望ましい。
【００３６】本実施例では、コンタクトホールの形成に
際し、第２層間絶縁層３２の表面が十分に平坦化されて
いるため、コンタクトホールのアスペクト比（孔の径に
対する深さの比）が、メモリセル領域Ｍと周辺回路領域
Ｓとで、ほとんど同じになる。このため、コンタクトホ
ールの形成およびプラグの埋め込みが良好に行える。
際し、第２層間絶縁層３２の表面が十分に平坦化されて
いるため、コンタクトホールのアスペクト比（孔の径に
対する深さの比）が、メモリセル領域Ｍと周辺回路領域
Ｓとで、ほとんど同じになる。このため、コンタクトホ
ールの形成およびプラグの埋め込みが良好に行える。
【００３７】その後、図５に示すように、各プラグ３４
に接続するように、第２層間絶縁層３２の表面に、第１
金属配線層３６を形成する。第１金属配線層３６は、た
とえばアルミニウムまたはアルミニウム合金などで構成
され、その下地層として、ＴｉまたはＴｉＮなどのバリ
ア層が形成されることが好ましい。
に接続するように、第２層間絶縁層３２の表面に、第１
金属配線層３６を形成する。第１金属配線層３６は、た
とえばアルミニウムまたはアルミニウム合金などで構成
され、その下地層として、ＴｉまたはＴｉＮなどのバリ
ア層が形成されることが好ましい。
【００３８】この第１金属配線層３６の下層は、メモリ
セル領域Ｍと周辺回路領域Ｓとで十分に平坦化されてい
るので、配線層３６のパターン加工時の焦点深度（ＤＯ
Ｆ）を十分に確保することができ、加工マージンを広く
採ることができる。また、図示省略してあるが、第１金
属配線層３６の上に層間絶縁層を介して積層される第２
金属配線層および第３金属配線層の形成およびパターン
加工時にも、下地層の平坦性が保証され、加工マージン
の確保に寄与する。
セル領域Ｍと周辺回路領域Ｓとで十分に平坦化されてい
るので、配線層３６のパターン加工時の焦点深度（ＤＯ
Ｆ）を十分に確保することができ、加工マージンを広く
採ることができる。また、図示省略してあるが、第１金
属配線層３６の上に層間絶縁層を介して積層される第２
金属配線層および第３金属配線層の形成およびパターン
加工時にも、下地層の平坦性が保証され、加工マージン
の確保に寄与する。
【００３９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００４０】
【発明の効果】以上説明してきたように、本発明によれ
ば、周辺回路領域とメモリセル領域との段差を緩和する
ことができる。段差が緩和されれば、アルミニウムなど
の金属配線層の下に十分な加工マージンを確保でき、金
属配線層のパターン加工の正確性が向上する。
ば、周辺回路領域とメモリセル領域との段差を緩和する
ことができる。段差が緩和されれば、アルミニウムなど
の金属配線層の下に十分な加工マージンを確保でき、金
属配線層のパターン加工の正確性が向上する。
【００４１】また、本発明では、短チャネル効果抑制の
ために十分高エネルギーでイオン注入したとしても、ゲ
ート電極の上の絶縁層に遮られ、ゲート電極下へ不純物
イオンが突き抜けることはなくなる。そのため、しきい
値電圧Ｖth制御に悪影響を与えることもなくなる。
ために十分高エネルギーでイオン注入したとしても、ゲ
ート電極の上の絶縁層に遮られ、ゲート電極下へ不純物
イオンが突き抜けることはなくなる。そのため、しきい
値電圧Ｖth制御に悪影響を与えることもなくなる。
【図１】本発明の一実施例に係るＤＲＡＭ搭載半導体装
置（たとえばＡＳＩＣデバイス）の製造過程を示す要部
断面図である。
置（たとえばＡＳＩＣデバイス）の製造過程を示す要部
断面図である。
【図２】図１に示す続きの工程を示す要部断面図であ
る。
る。
【図３】図２に示す続きの工程を示す要部断面図であ
る。
る。
【図４】図３に示す続きの工程を示す要部断面図であ
る。
る。
【図５】図４に示す続きの工程を示す要部断面図であ
る。
る。
【図６】従来例に係るＤＲＡＭ搭載半導体装置の製造過
程を示す要部断面図である。
程を示す要部断面図である。
２… 半導体基板 ４… ＬＯＣＯＳ ６… 第１導電層 ６ａ，６ｂ… ゲート電極 ８… 絶縁層 １８，２０… ソース・ドレイン領域 ２２… ポケット領域 ２４… 第１層間絶縁層 ２８ａ… 記憶ノード ２８ｂ… 下層側ダミー導電層 ３０ａ… プレート電極 ３０ｂ… 上層側ダミー導電層 ３２… 第２層間絶縁層 ３４… 導電性プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/302 Ｊ
Claims (3)
- 【請求項１】 ＤＲＡＭ用メモリセル領域に形成される
記憶ノードおよびプレート電極を構成する二層の導電層
を、周辺回路領域のゲート電極およびコンタクトホール
が形成されない領域の全面に残すことを特徴とするＤＲ
ＡＭ搭載半導体装置の製造方法。 - 【請求項２】 周辺回路領域に形成されるゲート電極の
上に、絶縁層を残した状態で、Ｐチャネル型トランジス
タの短チャネル効果抑制のための斜めイオン注入を行
い、 その後、周辺回路領域のゲート電極の上に絶縁層を残し
た状態で、ＤＲＡＭ用メモリセル領域と周辺回路領域と
の全面に、層間絶縁層を形成することを特徴とするＤＲ
ＡＭ搭載半導体装置の製造方法。 - 【請求項３】 半導体基板の表面に、素子分離領域およ
びゲート絶縁膜を形成する工程と、 これら素子分離領域およびゲート絶縁膜の上に、ゲート
電極となる導電層を形成する工程と、 前記導電層の上に、絶縁層を形成し、この絶縁層を選択
的にエッチングし、周辺回路領域にのみ絶縁層を残す工
程と、 前記周辺回路領域では、前記絶縁層および導電層を連続
的にエッチングして、絶縁層が上部に残されたゲート電
極を形成すると共に、ＤＲＡＭ用メモリセル領域では、
前記導電層をエッチング加工して、ゲート電極を形成す
る工程と、 前記メモリセル領域をレジスト膜でマスクして、絶縁層
が上部に残されたゲート電極が形成された周辺回路領域
に斜めイオン注入を行う工程とを有する請求項２に記載
のＤＲＡＭ搭載半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304884A JPH08162618A (ja) | 1994-12-08 | 1994-12-08 | Ｄｒａｍ搭載半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304884A JPH08162618A (ja) | 1994-12-08 | 1994-12-08 | Ｄｒａｍ搭載半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162618A true JPH08162618A (ja) | 1996-06-21 |
Family
ID=17938442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304884A Pending JPH08162618A (ja) | 1994-12-08 | 1994-12-08 | Ｄｒａｍ搭載半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162618A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023099A (en) * | 1996-12-25 | 2000-02-08 | Nec Corporation | Semiconductor integrated circuit device with dummy pattern for equalizing thickness of inter-level insulating structure |
| WO2000079587A1 (de) * | 1999-06-08 | 2000-12-28 | Infineon Technologies Ag | Halbleiterspeicherbauelement mit speicherzellen, logikbereichen und füllstrukturen |
| KR100390958B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US7488652B2 (en) | 2004-06-09 | 2009-02-10 | Yamaha Corporation | Manufacturing method of gate oxidation films |
| JP2009224574A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1994
- 1994-12-08 JP JP6304884A patent/JPH08162618A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6023099A (en) * | 1996-12-25 | 2000-02-08 | Nec Corporation | Semiconductor integrated circuit device with dummy pattern for equalizing thickness of inter-level insulating structure |
| KR100284066B1 (ko) * | 1996-12-25 | 2001-03-02 | 가네꼬 히사시 | 인터레벨절연구조의두께를평준화하기위한더미패턴을갖는반도체집적회로장치 |
| WO2000079587A1 (de) * | 1999-06-08 | 2000-12-28 | Infineon Technologies Ag | Halbleiterspeicherbauelement mit speicherzellen, logikbereichen und füllstrukturen |
| US6670662B1 (en) | 1999-06-08 | 2003-12-30 | Infineon Technologies, Ag | Semiconductor storage component with storage cells, logic areas and filling structures |
| KR100390958B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US7488652B2 (en) | 2004-06-09 | 2009-02-10 | Yamaha Corporation | Manufacturing method of gate oxidation films |
| JP2009224574A (ja) * | 2008-03-17 | 2009-10-01 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7977733B2 (en) | 2008-03-17 | 2011-07-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
| US8314455B2 (en) | 2008-03-17 | 2012-11-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device |
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