JPH06151736A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH06151736A JPH06151736A JP4322305A JP32230592A JPH06151736A JP H06151736 A JPH06151736 A JP H06151736A JP 4322305 A JP4322305 A JP 4322305A JP 32230592 A JP32230592 A JP 32230592A JP H06151736 A JPH06151736 A JP H06151736A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 安定した特性を有するゲ−ト電極を提供する
とともに、ゲ−ト電極を覆う絶縁膜をコンタクトの開孔
時に減少されること無くゲ−トセルフアラインコンタク
ト（ＳＡＣ）を形成する。 【構成】 半導体基板１に形成されたポリシリコンから
なる配線１０のゲ−ト電極３の上に形成される部分に
は、ポリシリコン膜５が形成されているので、配線１０
は、この部分で厚くなっている。したがって、配線に注
入される不純物がゲ−ト電極へド−プされるのが防止さ
れる。また、ポリシリコンゲ−トを有する半導体基板１
にゲ−トＳＡＣを形成する際にゲ−ト電極３上に形成し
た絶縁膜４の上にポリシリコン膜５を形成して、この絶
縁膜４がオ−バ−エッチングされるのを防止する。
とともに、ゲ−ト電極を覆う絶縁膜をコンタクトの開孔
時に減少されること無くゲ−トセルフアラインコンタク
ト（ＳＡＣ）を形成する。 【構成】 半導体基板１に形成されたポリシリコンから
なる配線１０のゲ−ト電極３の上に形成される部分に
は、ポリシリコン膜５が形成されているので、配線１０
は、この部分で厚くなっている。したがって、配線に注
入される不純物がゲ−ト電極へド−プされるのが防止さ
れる。また、ポリシリコンゲ−トを有する半導体基板１
にゲ−トＳＡＣを形成する際にゲ−ト電極３上に形成し
た絶縁膜４の上にポリシリコン膜５を形成して、この絶
縁膜４がオ−バ−エッチングされるのを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型構造の半導体
装置に係り、特にゲ−ト上に形成された微細化された配
線構造を有する半導体集積回路装置の構造及び製造方法
に関するものである。
装置に係り、特にゲ−ト上に形成された微細化された配
線構造を有する半導体集積回路装置の構造及び製造方法
に関するものである。
【０００２】
【従来の技術】ＩＣやＬＳＩなどの半導体装置の高集積
化は著しく、高度な微細化技術が必要になっている。と
くにメモリなどに多用されるＭＯＳ型構造の半導体集積
回路装置は、１つのウエルに複数のゲ−ト電極が併置さ
れておりその間は、微細化によって益々狭くなってきて
いる。そのために、半導体基板内の活性領域に接続され
外部の半導体基板上を介して他の領域に接続する配線
は、ゲ−ト電極間にコンタクト孔を設ける、いわゆる、
ゲ−トセルフアラインコンタクト（ゲ−トＳＡＣ）を利
用している。従来、このゲ−トセルフアラインコンタク
トを形成する場合は下地の半導体基板とコンタクトをと
る配線が、ＭＯＳトランジスタのゲ−ト電極とショ−ト
しないようにゲ−ト電極の上部及び側部を半導体基板上
に形成されている層間絶縁膜よりもエッチング速度の遅
い絶縁膜で覆い、コンタクトを開孔してもゲ−ト電極と
配線の間には、十分な厚さの絶縁膜が残るようにしてい
た。
化は著しく、高度な微細化技術が必要になっている。と
くにメモリなどに多用されるＭＯＳ型構造の半導体集積
回路装置は、１つのウエルに複数のゲ−ト電極が併置さ
れておりその間は、微細化によって益々狭くなってきて
いる。そのために、半導体基板内の活性領域に接続され
外部の半導体基板上を介して他の領域に接続する配線
は、ゲ−ト電極間にコンタクト孔を設ける、いわゆる、
ゲ−トセルフアラインコンタクト（ゲ−トＳＡＣ）を利
用している。従来、このゲ−トセルフアラインコンタク
トを形成する場合は下地の半導体基板とコンタクトをと
る配線が、ＭＯＳトランジスタのゲ−ト電極とショ−ト
しないようにゲ−ト電極の上部及び側部を半導体基板上
に形成されている層間絶縁膜よりもエッチング速度の遅
い絶縁膜で覆い、コンタクトを開孔してもゲ−ト電極と
配線の間には、十分な厚さの絶縁膜が残るようにしてい
た。
【０００３】しかし、この方法では、コンタクトのオ−
バ−エッチング時間を長くしていくとゲ−ト電極の上部
及び側部の絶縁膜は減少していくので、プロセスマ−ジ
ンはあまり無い。これを改善し、絶縁膜がより確実に残
る方法として、ゲ−ト電極を絶縁膜で覆った後、全面に
絶縁膜と多結晶シリコン膜を堆積し、その上に平坦化の
ための絶縁膜を堆積してメルトした後、多結晶シリコン
膜上の絶縁膜を多結晶シリコンと選択比のとれるエッチ
ング方法で除去し、続いてこの多結晶シリコン膜を除去
する方法がある。こうすることで、ゲ−ト電極を覆って
いる絶縁膜が、エッチングされること無く、半導体基板
とのコンタクトを形成する部分の層間絶縁膜厚をゲ−ト
電極を覆っている絶縁膜よりかなり薄くすることができ
るので、ある程度オ−バ−エッチングしてもゲ−ト電極
の周囲には十分な厚さの絶縁膜を残すことができる。
バ−エッチング時間を長くしていくとゲ−ト電極の上部
及び側部の絶縁膜は減少していくので、プロセスマ−ジ
ンはあまり無い。これを改善し、絶縁膜がより確実に残
る方法として、ゲ−ト電極を絶縁膜で覆った後、全面に
絶縁膜と多結晶シリコン膜を堆積し、その上に平坦化の
ための絶縁膜を堆積してメルトした後、多結晶シリコン
膜上の絶縁膜を多結晶シリコンと選択比のとれるエッチ
ング方法で除去し、続いてこの多結晶シリコン膜を除去
する方法がある。こうすることで、ゲ−ト電極を覆って
いる絶縁膜が、エッチングされること無く、半導体基板
とのコンタクトを形成する部分の層間絶縁膜厚をゲ−ト
電極を覆っている絶縁膜よりかなり薄くすることができ
るので、ある程度オ−バ−エッチングしてもゲ−ト電極
の周囲には十分な厚さの絶縁膜を残すことができる。
【０００４】図１７乃至図１９は、上記従来方法による
メモリなどに用いる半導体集積回路装置の製造工程断面
図を示したものである。例えば、ＬＯＣＯＳ法などでＮ
型シリコン半導体基板１に素子分離領域１６を形成した
後、Ｐウエル領域２１を形成する。次いで、例えば、熱
酸化などによるＳｉＯ2 のゲ−ト酸化膜２を半導体基板
１全面に形成する。ゲ−ト酸化膜２の上に多結晶シリコ
ンなどのゲ−ト電極３が１対形成される。ゲ−ト電極の
多結晶の上にＭｏやＷなどの高融点金属のシリサイド膜
を堆積させてゲ−ト電極の低抵抗化を図ることも行われ
ている。この従来例ではゲ−ト電極３は、図１７に示す
ように多結晶シリコン膜３１の上にＷＳｉ2 膜３２が形
成されている。ゲ−ト電極３の多結晶シリコンには、Ｂ
又はＰを高濃度に拡散し抵抗を下げる。このゲ−ト電極
３は、ＳｉＯ2 などの絶縁膜４によって被覆されてい
る。次ぎに、例えば、イオン注入によってＮ型不純物を
半導体基板１のウエル領域２１に注入してゲ−ト電極３
が形成されている半導体基板１の領域の両脇にＮ型ソ−
ス／ドレイン領域２２を形成する。
メモリなどに用いる半導体集積回路装置の製造工程断面
図を示したものである。例えば、ＬＯＣＯＳ法などでＮ
型シリコン半導体基板１に素子分離領域１６を形成した
後、Ｐウエル領域２１を形成する。次いで、例えば、熱
酸化などによるＳｉＯ2 のゲ−ト酸化膜２を半導体基板
１全面に形成する。ゲ−ト酸化膜２の上に多結晶シリコ
ンなどのゲ−ト電極３が１対形成される。ゲ−ト電極の
多結晶の上にＭｏやＷなどの高融点金属のシリサイド膜
を堆積させてゲ−ト電極の低抵抗化を図ることも行われ
ている。この従来例ではゲ−ト電極３は、図１７に示す
ように多結晶シリコン膜３１の上にＷＳｉ2 膜３２が形
成されている。ゲ−ト電極３の多結晶シリコンには、Ｂ
又はＰを高濃度に拡散し抵抗を下げる。このゲ−ト電極
３は、ＳｉＯ2 などの絶縁膜４によって被覆されてい
る。次ぎに、例えば、イオン注入によってＮ型不純物を
半導体基板１のウエル領域２１に注入してゲ−ト電極３
が形成されている半導体基板１の領域の両脇にＮ型ソ−
ス／ドレイン領域２２を形成する。
【０００５】そして、ゲ−ト電極３及びこれを被覆する
絶縁膜４を被覆するように、例えばＳｉ3 Ｎ4 のような
絶縁膜２３が半導体基板１表面を被覆し、さらに、この
上に多結晶シリコン膜２４を堆積させる。次にこの多結
晶シリコン膜２４の上に膜厚のＢＰＳＧ（Boron Phosph
arus Silicate Glass)膜８を形成する。次ぎに、ＢＰＳ
Ｇ膜８の表面は、メルトされて平坦化される。そして、
平行に形成されているゲ−ト間の所定の領域を除いてフ
ォトレジスト９を施し、ＢＰＳＧ膜８が露出している部
分をＲＩＥなどの異方性エッチングによって開口しコン
タクト孔２５を形成する。このコンタクト孔２５は、ゲ
−ト電極３の上にもかかるように比較的広く開口する。
このエッチング速度は、多結晶シリコン２４より表面が
平坦化されたＢＰＳＧからなる絶縁膜８の方が２０倍程
度速いので、ＢＰＳＧ膜８にコンタクト孔２５を形成し
たときにＢＰＳＧ膜８がほぼ完全に開口されても、ＢＰ
ＳＧ膜８の下の多結晶シリコン膜２４は、殆どエッチン
グされずに残る（図１７）。
絶縁膜４を被覆するように、例えばＳｉ3 Ｎ4 のような
絶縁膜２３が半導体基板１表面を被覆し、さらに、この
上に多結晶シリコン膜２４を堆積させる。次にこの多結
晶シリコン膜２４の上に膜厚のＢＰＳＧ（Boron Phosph
arus Silicate Glass)膜８を形成する。次ぎに、ＢＰＳ
Ｇ膜８の表面は、メルトされて平坦化される。そして、
平行に形成されているゲ−ト間の所定の領域を除いてフ
ォトレジスト９を施し、ＢＰＳＧ膜８が露出している部
分をＲＩＥなどの異方性エッチングによって開口しコン
タクト孔２５を形成する。このコンタクト孔２５は、ゲ
−ト電極３の上にもかかるように比較的広く開口する。
このエッチング速度は、多結晶シリコン２４より表面が
平坦化されたＢＰＳＧからなる絶縁膜８の方が２０倍程
度速いので、ＢＰＳＧ膜８にコンタクト孔２５を形成し
たときにＢＰＳＧ膜８がほぼ完全に開口されても、ＢＰ
ＳＧ膜８の下の多結晶シリコン膜２４は、殆どエッチン
グされずに残る（図１７）。
【０００６】次ぎに、コンタクト孔２５内の多結晶シリ
コン膜２４は、エッチング除去し、絶縁膜２３を露出さ
せる。次ぎに、ゲ−ト電極３、その上の絶縁膜４及び絶
縁膜２３を被覆する多結晶シリコン２４を大体８００〜
８５０℃程度の高温で加熱酸化処理して、多結晶シリコ
ン膜２４をシリコン酸化物に変えてＢＰＳＧ膜８の一部
にする（図１８）。次ぎに、ＲＩＥなどの異方性エッチ
ングなどにより、コンタクト孔２５内の絶縁膜２３及び
ゲ−ト酸化膜２をエッチング除去し、半導体基板１の表
面を露出させると共に、絶縁膜２３からコンタクト孔２
５内においてゲ−ト電極の絶縁側壁２６を形成する。そ
の時、ゲ−ト電極３を被覆する絶縁膜４は、エッチング
により少し削られている。次いで、半導体基板１のソ−
ス／ドレイン領域２２に接続される配線１０がコンタク
ト孔２５及び平坦化されたＢＰＳＧ膜８の上に形成する
（図１９）。配線１０は、例えば、多結晶シリコン膜か
らなり、その上にＷＳｉ2 のような高融点金属のシリサ
イド膜を形成して複合膜にすることもできる。多結晶シ
リコン膜には、イオン注入などにより、Ｂ又はＰを高濃
度に拡散しその抵抗を低くしている。
コン膜２４は、エッチング除去し、絶縁膜２３を露出さ
せる。次ぎに、ゲ−ト電極３、その上の絶縁膜４及び絶
縁膜２３を被覆する多結晶シリコン２４を大体８００〜
８５０℃程度の高温で加熱酸化処理して、多結晶シリコ
ン膜２４をシリコン酸化物に変えてＢＰＳＧ膜８の一部
にする（図１８）。次ぎに、ＲＩＥなどの異方性エッチ
ングなどにより、コンタクト孔２５内の絶縁膜２３及び
ゲ−ト酸化膜２をエッチング除去し、半導体基板１の表
面を露出させると共に、絶縁膜２３からコンタクト孔２
５内においてゲ−ト電極の絶縁側壁２６を形成する。そ
の時、ゲ−ト電極３を被覆する絶縁膜４は、エッチング
により少し削られている。次いで、半導体基板１のソ−
ス／ドレイン領域２２に接続される配線１０がコンタク
ト孔２５及び平坦化されたＢＰＳＧ膜８の上に形成する
（図１９）。配線１０は、例えば、多結晶シリコン膜か
らなり、その上にＷＳｉ2 のような高融点金属のシリサ
イド膜を形成して複合膜にすることもできる。多結晶シ
リコン膜には、イオン注入などにより、Ｂ又はＰを高濃
度に拡散しその抵抗を低くしている。
【０００７】
【発明が解決しようとする課題】この様に、従来のＭＯ
Ｓ型半導体装置においては、ゲ−ト電極を構成する多結
晶シリコン膜やゲ−トＳＡＣに形成された配線の多結晶
シリコン膜にはＢやＰなどの不純物を高濃度に拡散して
その抵抗を下げているが、この配線の多結晶シリコン膜
に不純物を拡散するには、イオン注入法を用いている。
この配線がゲ−ト電極４上に配置している場合には、イ
オンが配線を通してその下のゲ−ト電極に入り過剰な不
純物が不必要に増加したり、あるいは、ゲ−ト電極に入
る不純物の導電型が元からゲ−ト電極に存在する不純物
の導電型と異なると実質的に不純物が減少したことにな
り、安定したゲ−ト特性が得られなくなる。また、前述
の第１の従来方法では、ゲ−ト電極を覆う絶縁膜とその
上に堆積された層間絶縁膜とのエッチング選択比が十分
取れないために、コンタクト開孔時のオ−バ−エッチン
グ時間が長くなると、ゲ−ト電極を覆う絶縁膜が薄くな
り、最悪の場合無くなってしまうので、コンタクトをと
る配線とゲ−ト電極とがショ−トしてしまう。このショ
−トを防止するために、前述の第２の従来方法では、多
結晶シリコン膜を用いるためにオ−バ−エッチングに対
するマ−ジンは、向上するが、多結晶シリコン膜が導電
性のために、何らかの方法で絶縁膜であるシリコン酸化
膜に変化させる必要がある。
Ｓ型半導体装置においては、ゲ−ト電極を構成する多結
晶シリコン膜やゲ−トＳＡＣに形成された配線の多結晶
シリコン膜にはＢやＰなどの不純物を高濃度に拡散して
その抵抗を下げているが、この配線の多結晶シリコン膜
に不純物を拡散するには、イオン注入法を用いている。
この配線がゲ−ト電極４上に配置している場合には、イ
オンが配線を通してその下のゲ−ト電極に入り過剰な不
純物が不必要に増加したり、あるいは、ゲ−ト電極に入
る不純物の導電型が元からゲ−ト電極に存在する不純物
の導電型と異なると実質的に不純物が減少したことにな
り、安定したゲ−ト特性が得られなくなる。また、前述
の第１の従来方法では、ゲ−ト電極を覆う絶縁膜とその
上に堆積された層間絶縁膜とのエッチング選択比が十分
取れないために、コンタクト開孔時のオ−バ−エッチン
グ時間が長くなると、ゲ−ト電極を覆う絶縁膜が薄くな
り、最悪の場合無くなってしまうので、コンタクトをと
る配線とゲ−ト電極とがショ−トしてしまう。このショ
−トを防止するために、前述の第２の従来方法では、多
結晶シリコン膜を用いるためにオ−バ−エッチングに対
するマ−ジンは、向上するが、多結晶シリコン膜が導電
性のために、何らかの方法で絶縁膜であるシリコン酸化
膜に変化させる必要がある。
【０００８】この酸化処理が不十分であるとコンタクト
孔の開孔時にこの多結晶シリコン膜でエッチングがスト
ップしてしまい、下地の半導体基板とコンタクトが取れ
なかったり、コンタクトが取れてもこの多結晶シリコン
膜を通して他のコンタクトと短絡してしまう恐れがあ
る。さらに、多結晶シリコン膜を酸化するには、通常高
温の酸化性雰囲気中である時間熱処理を行う必要がある
が、素子の微細化によりプロセスの低温化が進むと、こ
の多結晶シリコン膜を完全に酸化するのは難しくなり、
ゲ−トセルフアラインコンタクトを形成するのが困難に
なる。本発明は、このような事情によって成されたもの
であり、安定したゲ−ト電極を提供すると共に、ゲ−ト
電極を覆う絶縁膜をコンタクトの開孔時に減少されるこ
と無くゲ−トＳＡＣを形成する方法を提供する。
孔の開孔時にこの多結晶シリコン膜でエッチングがスト
ップしてしまい、下地の半導体基板とコンタクトが取れ
なかったり、コンタクトが取れてもこの多結晶シリコン
膜を通して他のコンタクトと短絡してしまう恐れがあ
る。さらに、多結晶シリコン膜を酸化するには、通常高
温の酸化性雰囲気中である時間熱処理を行う必要がある
が、素子の微細化によりプロセスの低温化が進むと、こ
の多結晶シリコン膜を完全に酸化するのは難しくなり、
ゲ−トセルフアラインコンタクトを形成するのが困難に
なる。本発明は、このような事情によって成されたもの
であり、安定したゲ−ト電極を提供すると共に、ゲ−ト
電極を覆う絶縁膜をコンタクトの開孔時に減少されるこ
と無くゲ−トＳＡＣを形成する方法を提供する。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に設けられる多結晶又はアモルファスシリコン膜を有す
る配線のゲ−ト電極の上に配置される部分は、この配線
の他の部分より厚くしまた、少なくとも多結晶又はアモ
ルファスシリコン膜を有するゲ−ト電極を備えた半導体
基板にゲ−トＳＡＣを形成する際に前記ゲ−ト電極上に
形成した絶縁膜の上に多結晶又はアモルファスシリコン
膜を形成することを特徴としている。
に設けられる多結晶又はアモルファスシリコン膜を有す
る配線のゲ−ト電極の上に配置される部分は、この配線
の他の部分より厚くしまた、少なくとも多結晶又はアモ
ルファスシリコン膜を有するゲ−ト電極を備えた半導体
基板にゲ−トＳＡＣを形成する際に前記ゲ−ト電極上に
形成した絶縁膜の上に多結晶又はアモルファスシリコン
膜を形成することを特徴としている。
【００１０】即ち、本発明の半導体集積回路装置は、半
導体基板と、前記半導体基板上に形成されたゲ−ト酸化
膜と、前記ゲ−ト酸化膜の上に形成された少なくとも多
結晶シリコン膜又はアモルファスシリコン膜を含むゲ−
ト電極と、前記ゲ−ト電極上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された多結晶シリコン膜
又はアモルファスシリコン膜と、前記第１の絶縁膜上に
形成された多結晶シリコン膜又はアモルファスシリコン
膜の表面が露出するように前記半導体基板上に形成さ
れ、かつ、表面が平坦化された第２の絶縁膜と、前記第
２の絶縁膜に形成され、その側壁の一部が、前記ゲ−ト
電極、前記第１の絶縁膜及びこの絶縁膜上の前記多結晶
シリコン膜又はアモルファスシリコン膜からなる積層体
の側壁の一部であるコンタクト孔と、少なくとも多結晶
シリコン膜又はアモルファスシリコン膜を有し、この多
結晶シリコン膜又はアモルファスシリコン膜が前記第１
の絶縁膜上の前記多結晶シリコン膜又はアモルファスシ
リコン膜に接し、かつ、前記第２の絶縁膜上及び前記コ
ンタクト孔内に配置された配線とを備えていることを特
徴としている。前記ゲ−ト電極、前記第１の絶縁膜及び
この絶縁膜上の前記多結晶シリコン膜又はアモルファス
シリコン膜からなる前記積層体は少なくとも２つ形成さ
れ、前記コンタクト孔は、前記積層体の間に形成される
ことが可能である。前記コンタクト孔内の前記積層体に
は絶縁側壁を形成することができる。前記ゲ−ト電極の
前記多結晶シリコン膜又はアモルファスシリコン膜及び
前記配線の前記多結晶シリコン膜又はアモルファスシリ
コン膜には不純物をイオン注入させることができる。
導体基板と、前記半導体基板上に形成されたゲ−ト酸化
膜と、前記ゲ−ト酸化膜の上に形成された少なくとも多
結晶シリコン膜又はアモルファスシリコン膜を含むゲ−
ト電極と、前記ゲ−ト電極上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された多結晶シリコン膜
又はアモルファスシリコン膜と、前記第１の絶縁膜上に
形成された多結晶シリコン膜又はアモルファスシリコン
膜の表面が露出するように前記半導体基板上に形成さ
れ、かつ、表面が平坦化された第２の絶縁膜と、前記第
２の絶縁膜に形成され、その側壁の一部が、前記ゲ−ト
電極、前記第１の絶縁膜及びこの絶縁膜上の前記多結晶
シリコン膜又はアモルファスシリコン膜からなる積層体
の側壁の一部であるコンタクト孔と、少なくとも多結晶
シリコン膜又はアモルファスシリコン膜を有し、この多
結晶シリコン膜又はアモルファスシリコン膜が前記第１
の絶縁膜上の前記多結晶シリコン膜又はアモルファスシ
リコン膜に接し、かつ、前記第２の絶縁膜上及び前記コ
ンタクト孔内に配置された配線とを備えていることを特
徴としている。前記ゲ−ト電極、前記第１の絶縁膜及び
この絶縁膜上の前記多結晶シリコン膜又はアモルファス
シリコン膜からなる前記積層体は少なくとも２つ形成さ
れ、前記コンタクト孔は、前記積層体の間に形成される
ことが可能である。前記コンタクト孔内の前記積層体に
は絶縁側壁を形成することができる。前記ゲ−ト電極の
前記多結晶シリコン膜又はアモルファスシリコン膜及び
前記配線の前記多結晶シリコン膜又はアモルファスシリ
コン膜には不純物をイオン注入させることができる。
【００１１】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上にゲ−ト酸化膜を形成する工程
と、前記ゲ−ト酸化膜上に第１の導電膜を形成する工程
と、前記第１の導電膜上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第２の導電膜を形成する工程
と、前記第２の導電膜、前記第１の絶縁膜及び前記第１
の導電膜をエッチングして前記第１の絶縁膜及び前記第
２の導電膜に被覆された第１の導電膜のゲ−ト電極を形
成する工程と、前記第２の導電膜を被覆するように前記
半導体基板上に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜の表面を前記第２の導電膜が露出するまで除
去してその表面を平坦化する工程と、前記第２の絶縁膜
の除去されなかった部分の所定の領域を、一部を前記ゲ
−ト電極をマスクとしてエッチングし、自己整合的にコ
ンタクト孔を形成して前記半導体基板表面を露出させる
工程と、前記第２の導電膜上、前記第２の絶縁膜上及び
前記コンタクト孔内に前記半導体基板に接する配線を形
成する工程を備えていることを特徴としている。前記ゲ
−ト電極、前記第１の絶縁膜及び第２の導電膜からなる
積層体の側面に絶縁側壁を形成する事ができる。前記第
２の絶縁膜の除去されなかった部分の所定の領域を、前
記ゲ−ト電極をマスクとしてエッチングし、自己整合的
にコンタクト孔を形成して前記半導体基板表面を露出さ
せる工程において、前記第２の絶縁膜を前記コンタクト
孔の側面に残して絶縁側壁を形成することができる。
方法は、半導体基板上にゲ−ト酸化膜を形成する工程
と、前記ゲ−ト酸化膜上に第１の導電膜を形成する工程
と、前記第１の導電膜上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に第２の導電膜を形成する工程
と、前記第２の導電膜、前記第１の絶縁膜及び前記第１
の導電膜をエッチングして前記第１の絶縁膜及び前記第
２の導電膜に被覆された第１の導電膜のゲ−ト電極を形
成する工程と、前記第２の導電膜を被覆するように前記
半導体基板上に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜の表面を前記第２の導電膜が露出するまで除
去してその表面を平坦化する工程と、前記第２の絶縁膜
の除去されなかった部分の所定の領域を、一部を前記ゲ
−ト電極をマスクとしてエッチングし、自己整合的にコ
ンタクト孔を形成して前記半導体基板表面を露出させる
工程と、前記第２の導電膜上、前記第２の絶縁膜上及び
前記コンタクト孔内に前記半導体基板に接する配線を形
成する工程を備えていることを特徴としている。前記ゲ
−ト電極、前記第１の絶縁膜及び第２の導電膜からなる
積層体の側面に絶縁側壁を形成する事ができる。前記第
２の絶縁膜の除去されなかった部分の所定の領域を、前
記ゲ−ト電極をマスクとしてエッチングし、自己整合的
にコンタクト孔を形成して前記半導体基板表面を露出さ
せる工程において、前記第２の絶縁膜を前記コンタクト
孔の側面に残して絶縁側壁を形成することができる。
【００１２】
【作用】配線のゲ−ト電極上にある部分を他の部分より
厚くすることによって配線に注入される不純物のゲ−ト
電極へのド−プが防止される。また、前記多結晶または
アモルファスシリコン膜は、ゲ−トＳＡＣを形成される
ときにゲ−ト電極上の絶縁膜がオ−バ−エッチングされ
るのを防止するストッパとして用いられる。
厚くすることによって配線に注入される不純物のゲ−ト
電極へのド−プが防止される。また、前記多結晶または
アモルファスシリコン膜は、ゲ−トＳＡＣを形成される
ときにゲ−ト電極上の絶縁膜がオ−バ−エッチングされ
るのを防止するストッパとして用いられる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して第１の実施例を説明する。
図は、本発明に係るＳＲＡＭメモリのＰウエル内に形成
された素子の断面図である。半導体装置の高集積化に伴
って、例えば、この様なメモリに用いるＭＯＳトランジ
スタのゲ−ト間は短くなる一方であり、半導体基板の内
部回路と半導体基板上に形成されている配線とを電気接
続するために形成されるゲ−ト間の絶縁膜のコンタクト
孔は、この実施例のようにゲ−トＳＡＣを用いるのが一
般的になっている。Ｎ型シリコン半導体基板１には、例
えば、ＬＯＣＯＳ法による素子分離領域１６が形成され
ており、その領域内には、Ｐウエル２１が形成されてい
る。Ｐウエル内には、ＭＯＳトランジスタのＮ型のソ−
ス／ドレイン領域２２が形成されている。半導体基板１
表面には、ゲ−ト酸化膜２が後述するコンタクト孔２５
内のコンタクト部を除いて形成されている。ゲ−ト酸化
膜２の上には、多結晶シリコンのゲ−ト電極３を形成す
る。この多結晶シリコン中にはＢ又はＰなどの不純物が
イオン注入されていてその抵抗を低くしている。その不
純物濃度は、特性によって調整されており、ゲ−ト電極
が形成されたときに拡散される。
する。まず、図１を参照して第１の実施例を説明する。
図は、本発明に係るＳＲＡＭメモリのＰウエル内に形成
された素子の断面図である。半導体装置の高集積化に伴
って、例えば、この様なメモリに用いるＭＯＳトランジ
スタのゲ−ト間は短くなる一方であり、半導体基板の内
部回路と半導体基板上に形成されている配線とを電気接
続するために形成されるゲ−ト間の絶縁膜のコンタクト
孔は、この実施例のようにゲ−トＳＡＣを用いるのが一
般的になっている。Ｎ型シリコン半導体基板１には、例
えば、ＬＯＣＯＳ法による素子分離領域１６が形成され
ており、その領域内には、Ｐウエル２１が形成されてい
る。Ｐウエル内には、ＭＯＳトランジスタのＮ型のソ−
ス／ドレイン領域２２が形成されている。半導体基板１
表面には、ゲ−ト酸化膜２が後述するコンタクト孔２５
内のコンタクト部を除いて形成されている。ゲ−ト酸化
膜２の上には、多結晶シリコンのゲ−ト電極３を形成す
る。この多結晶シリコン中にはＢ又はＰなどの不純物が
イオン注入されていてその抵抗を低くしている。その不
純物濃度は、特性によって調整されており、ゲ−ト電極
が形成されたときに拡散される。
【００１４】このゲ−ト電極３の上に、例えば、ＳｉＯ
2 などの絶縁膜４を形成する。この上にさらに５００〜
３０００オングストロ−ム厚程度の多結晶シリコン膜５
が形成されている。このゲ−ト電極３、絶縁膜４及び多
結晶シリコン膜５の積層体が形成されている部分及びコ
ンタクト孔２５以外は、エッチバックして平坦化されて
いるＢＰＳＧ膜８が形成されている。その厚さは、この
積層体とほぼ同じである。この積層体は、その表面をＳ
ｉＯ2 などの絶縁膜７で被覆されている。そして、この
ＢＰＳＧ膜８のコンタクト孔２５が２つのゲ−ト電極間
に形成されている。コンタクト孔２５の内側面には絶縁
側壁２６が形成されている。このソ−ス／ドレイン領域
２２に接続するように多結晶シリコンからなる配線１０
をゲ−ト電極３上の多結晶シリコン膜５、ＢＰＳＧ膜８
及びコンタクト孔２５内に形成する。配線１０の多結晶
シリコンにはＰをイオン注入などでド−プしてその抵抗
を小さくする。この配線１０や絶縁膜８を被覆するよう
にＢＰＳＧ膜などからなる層間絶縁膜１２を形成する。
2 などの絶縁膜４を形成する。この上にさらに５００〜
３０００オングストロ−ム厚程度の多結晶シリコン膜５
が形成されている。このゲ−ト電極３、絶縁膜４及び多
結晶シリコン膜５の積層体が形成されている部分及びコ
ンタクト孔２５以外は、エッチバックして平坦化されて
いるＢＰＳＧ膜８が形成されている。その厚さは、この
積層体とほぼ同じである。この積層体は、その表面をＳ
ｉＯ2 などの絶縁膜７で被覆されている。そして、この
ＢＰＳＧ膜８のコンタクト孔２５が２つのゲ−ト電極間
に形成されている。コンタクト孔２５の内側面には絶縁
側壁２６が形成されている。このソ−ス／ドレイン領域
２２に接続するように多結晶シリコンからなる配線１０
をゲ−ト電極３上の多結晶シリコン膜５、ＢＰＳＧ膜８
及びコンタクト孔２５内に形成する。配線１０の多結晶
シリコンにはＰをイオン注入などでド−プしてその抵抗
を小さくする。この配線１０や絶縁膜８を被覆するよう
にＢＰＳＧ膜などからなる層間絶縁膜１２を形成する。
【００１５】この層間絶縁膜１２には、コンタクト孔を
形成して多結晶シリコン膜１０を露出させ、このコンタ
クト孔と層間絶縁膜１２上に金属配線１４を形成して多
結晶シリコン膜１０と電気接続させる。金属配線１４
は、ＳｉやＣｕを含むアルミ合金からなり、バリアメタ
ルとして一般にＴｉ／ＴｉＮなどの積層下地金属配線膜
１３を金属配線１４と配線１０との間に形成する。この
金属配線１４を被覆するようにＰＳＧ（Phospho-silica
te Glass) などからなる絶縁保護（パッシベ−ション）
膜１５を形成する。この様にゲ−ト電極３の上に形成さ
れている絶縁膜４の上の多結晶シリコン膜５は、その表
面が一部製造工程中のエッチング処理によって薄くなっ
ているが、５００〜３０００オングストロ−ム程度の厚
さがある。そして、多結晶シリコン膜５とその上の多結
晶シリコンの配線１０は、同じ材料で出来ているので、
実質的に、この配線１０は、ゲ−ト電極上において５０
０〜３０００オングストロ−ム程度膜厚になっている事
になる。したがって、配線１０の多結晶シリコン膜に不
純物をド−プする場合でもその不純物がゲ−ト電極３に
まで到達しないので、不純物の混入によるＭＯＳトラン
ジスタのしきい値電圧が変化するなどトランジスタ特性
を変えることはない。また、ゲ−ト電極３の不純物と配
線１０の不純物の導電型が同じであっても互いに異なっ
ていても相互に影響を受けることはない。そのために配
線１０の不純物の導電型は、ゲ−ト電極３にド−プされ
ている不純物の導電型を考慮すること無く、任意に決定
できる。
形成して多結晶シリコン膜１０を露出させ、このコンタ
クト孔と層間絶縁膜１２上に金属配線１４を形成して多
結晶シリコン膜１０と電気接続させる。金属配線１４
は、ＳｉやＣｕを含むアルミ合金からなり、バリアメタ
ルとして一般にＴｉ／ＴｉＮなどの積層下地金属配線膜
１３を金属配線１４と配線１０との間に形成する。この
金属配線１４を被覆するようにＰＳＧ（Phospho-silica
te Glass) などからなる絶縁保護（パッシベ−ション）
膜１５を形成する。この様にゲ−ト電極３の上に形成さ
れている絶縁膜４の上の多結晶シリコン膜５は、その表
面が一部製造工程中のエッチング処理によって薄くなっ
ているが、５００〜３０００オングストロ−ム程度の厚
さがある。そして、多結晶シリコン膜５とその上の多結
晶シリコンの配線１０は、同じ材料で出来ているので、
実質的に、この配線１０は、ゲ−ト電極上において５０
０〜３０００オングストロ−ム程度膜厚になっている事
になる。したがって、配線１０の多結晶シリコン膜に不
純物をド−プする場合でもその不純物がゲ−ト電極３に
まで到達しないので、不純物の混入によるＭＯＳトラン
ジスタのしきい値電圧が変化するなどトランジスタ特性
を変えることはない。また、ゲ−ト電極３の不純物と配
線１０の不純物の導電型が同じであっても互いに異なっ
ていても相互に影響を受けることはない。そのために配
線１０の不純物の導電型は、ゲ−ト電極３にド−プされ
ている不純物の導電型を考慮すること無く、任意に決定
できる。
【００１６】次に、図２乃至図９を参照してこの実施例
の半導体集積回路装置の製造方法を説明する。これら図
は、半導体装置の製造工程断面図である。例えば、１〜
１０Ωｃｍの抵抗率のＮ型シリコン半導体基板１に素子
分離領域１６を形成した後、フォトリソグラフィとイオ
ン注入法を用いて、例えば、１×１０15〜１×１０17ｃ
ｍ-3程度の不純物濃度のＰウェル領域２１を形成する。
この素子分離領域はＬＯＣＯＳ法により形成してもよい
し、半導体基板１にトレンチを形成しその中に絶縁物を
埋め込む素子分離法により形成しても良い。またＰウェ
ルの形成は、素子分離領域の形成前に行っても良い。続
いて、例えば、５０〜２００Ａの厚さのゲート酸化膜２
を形成し、フォトリソグラフィとイオン注入法を用いて
ＭＯＳトランジスタのしきい値電圧を合わせるのに必要
なチャネルイオンを注入した後、ゲート電極となる多結
晶シリコン膜３を例えば１０００〜４０００オングスト
ロ−ム程度堆積する。続いて、この多結晶シリコン膜３
中にフォトリソグラフィとイオン注入法またはリン雰囲
気中でのアニール処理により１×１０19から５×１０21
ｃｍ-3程度の濃度になるように不純物をドーピングす
る。
の半導体集積回路装置の製造方法を説明する。これら図
は、半導体装置の製造工程断面図である。例えば、１〜
１０Ωｃｍの抵抗率のＮ型シリコン半導体基板１に素子
分離領域１６を形成した後、フォトリソグラフィとイオ
ン注入法を用いて、例えば、１×１０15〜１×１０17ｃ
ｍ-3程度の不純物濃度のＰウェル領域２１を形成する。
この素子分離領域はＬＯＣＯＳ法により形成してもよい
し、半導体基板１にトレンチを形成しその中に絶縁物を
埋め込む素子分離法により形成しても良い。またＰウェ
ルの形成は、素子分離領域の形成前に行っても良い。続
いて、例えば、５０〜２００Ａの厚さのゲート酸化膜２
を形成し、フォトリソグラフィとイオン注入法を用いて
ＭＯＳトランジスタのしきい値電圧を合わせるのに必要
なチャネルイオンを注入した後、ゲート電極となる多結
晶シリコン膜３を例えば１０００〜４０００オングスト
ロ−ム程度堆積する。続いて、この多結晶シリコン膜３
中にフォトリソグラフィとイオン注入法またはリン雰囲
気中でのアニール処理により１×１０19から５×１０21
ｃｍ-3程度の濃度になるように不純物をドーピングす
る。
【００１７】本実施例ではゲート電極３は多結晶シリコ
ン膜であるが、上にモリブデンやタングステンやチタン
などの高融点金属のシリサイド膜を堆積させて低抵抗化
をはかっても良い。引き続き酸素や窒素を含む絶縁膜４
を例えば５００〜３０００オングストロ−ム程度堆積
し、続いて、多結晶シリコン膜５を例えば５００〜３０
００オングストロ−ム程度堆積する。これらの膜の堆積
は、常圧やＬＰなどのＣＶＤ法を用いても良いし、スパ
ッタリング法を用いても良い（図２）。次に多結晶シリ
コン膜５の上にフォトレジスト６を形成し、これをパタ
−ニングする。そして、フォトリソグラフィと異方性エ
ッチングを用いて、多結晶シリコン膜５、次に絶縁膜
４、最後に多結晶シリコン膜３をエッチングしてゲート
電極を形成する（図３）。その後、フォトレジスト６を
剥離し、必要により、例えば、８００〜９００℃の酸素
雰囲気中で１０〜６０分程度熱処理を行って、ゲ−ト電
極３、絶縁膜４及び多結晶シリコン膜５表面を絶縁膜７
で被覆する。続いて、ＭＯＳトランジスタのソース／ド
レイン領域の形成のために、フォトリソグラフィとイオ
ン注入法を用いて、例えば、Ａｓを３０〜８０ＫｅＶの
加速電圧、ド−ズ量１×１０16ｃｍ-2程度でイオン注入
する。
ン膜であるが、上にモリブデンやタングステンやチタン
などの高融点金属のシリサイド膜を堆積させて低抵抗化
をはかっても良い。引き続き酸素や窒素を含む絶縁膜４
を例えば５００〜３０００オングストロ−ム程度堆積
し、続いて、多結晶シリコン膜５を例えば５００〜３０
００オングストロ−ム程度堆積する。これらの膜の堆積
は、常圧やＬＰなどのＣＶＤ法を用いても良いし、スパ
ッタリング法を用いても良い（図２）。次に多結晶シリ
コン膜５の上にフォトレジスト６を形成し、これをパタ
−ニングする。そして、フォトリソグラフィと異方性エ
ッチングを用いて、多結晶シリコン膜５、次に絶縁膜
４、最後に多結晶シリコン膜３をエッチングしてゲート
電極を形成する（図３）。その後、フォトレジスト６を
剥離し、必要により、例えば、８００〜９００℃の酸素
雰囲気中で１０〜６０分程度熱処理を行って、ゲ−ト電
極３、絶縁膜４及び多結晶シリコン膜５表面を絶縁膜７
で被覆する。続いて、ＭＯＳトランジスタのソース／ド
レイン領域の形成のために、フォトリソグラフィとイオ
ン注入法を用いて、例えば、Ａｓを３０〜８０ＫｅＶの
加速電圧、ド−ズ量１×１０16ｃｍ-2程度でイオン注入
する。
【００１８】図には示していないが、このイオン注入の
前後に絶縁膜を、例えば、５００〜２０００オングスト
ロ−ム程度堆積し、全面をＲＩＥなどの異方性エッチン
グによりエッチングし、ゲート電極の側部にこの絶縁膜
からなる側壁を形成しても良い。続いて、不純物活性化
のためのアニールを、例えば、８００〜９００℃で１０
〜３０分程度窒素雰囲気中で行ってソ−ス／ドレイン領
域２２を半導体基板１表面領域に形成後、絶縁膜８を３
０００〜１２０００オングストロ−ム程度堆積する。こ
のときは、ステップカバッレジの良いＬＰＣＶＤ法を用
いると良い。このときの絶縁膜は、シリコン酸化膜や窒
化膜でも良いし、ＢやＰなどの不純物を１×１０20〜５
×１０21ｃｍ-3程度含むシリコン酸化膜でも良いし、そ
れらを組み合わせた多層膜でも良い（図４）。
前後に絶縁膜を、例えば、５００〜２０００オングスト
ロ−ム程度堆積し、全面をＲＩＥなどの異方性エッチン
グによりエッチングし、ゲート電極の側部にこの絶縁膜
からなる側壁を形成しても良い。続いて、不純物活性化
のためのアニールを、例えば、８００〜９００℃で１０
〜３０分程度窒素雰囲気中で行ってソ−ス／ドレイン領
域２２を半導体基板１表面領域に形成後、絶縁膜８を３
０００〜１２０００オングストロ−ム程度堆積する。こ
のときは、ステップカバッレジの良いＬＰＣＶＤ法を用
いると良い。このときの絶縁膜は、シリコン酸化膜や窒
化膜でも良いし、ＢやＰなどの不純物を１×１０20〜５
×１０21ｃｍ-3程度含むシリコン酸化膜でも良いし、そ
れらを組み合わせた多層膜でも良い（図４）。
【００１９】次に、堆積した絶縁膜８に対してはエッチ
ング速度が速く、多結晶シリコン膜５に対してはエッチ
ング速度が遅いエッチング方法を用いて、多結晶シリコ
ン膜５が露出するまで絶縁膜８をエッチバックする。こ
のエッチバックは、ＲＩＥ(Reactive Ion Etching)と呼
ばれるプラズマガスを用いた方法でも良いし、ポリッシ
ュと呼ばれる研磨剤を用いた機械的科学的研磨方法によ
りエッチングしても良い。いずれにしても多結晶シリコ
ン膜５をエッチングストッパとしてエッチングし、平坦
化を行う（図５）。例えば、ＲＩＥを用いてエッチング
を行う場合、多結晶シリコンに対するエッチング速度は
遅く、多結晶シリコンに対するエッチング速度を１とし
た場合に、ＢＰＳＧ、Ｓｉ3 Ｎ4 、ＣＶＤＳｉＯ2 など
は、大体１０〜２０の速度でエッチングされる。
ング速度が速く、多結晶シリコン膜５に対してはエッチ
ング速度が遅いエッチング方法を用いて、多結晶シリコ
ン膜５が露出するまで絶縁膜８をエッチバックする。こ
のエッチバックは、ＲＩＥ(Reactive Ion Etching)と呼
ばれるプラズマガスを用いた方法でも良いし、ポリッシ
ュと呼ばれる研磨剤を用いた機械的科学的研磨方法によ
りエッチングしても良い。いずれにしても多結晶シリコ
ン膜５をエッチングストッパとしてエッチングし、平坦
化を行う（図５）。例えば、ＲＩＥを用いてエッチング
を行う場合、多結晶シリコンに対するエッチング速度は
遅く、多結晶シリコンに対するエッチング速度を１とし
た場合に、ＢＰＳＧ、Ｓｉ3 Ｎ4 、ＣＶＤＳｉＯ2 など
は、大体１０〜２０の速度でエッチングされる。
【００２０】続いて、フォトリソグラフィにより２つの
ゲート電極間にコンタクト孔をパターニングしてフォト
レジスト９を形成する。このとき、ゲートＳＡＣである
から当然コンタクト孔はゲート電極３上にかかる形とな
る。次に、多結晶シリコン膜５に対してはエッチング速
度が遅いエッチング法により、コンタクト孔２５を開孔
する。このとき多結晶シリコン膜５は殆どエッチングさ
れていないためゲート電極３の側部には絶縁膜８により
側壁２６が自動的に形成される。この自動的に形成され
る側壁２６により、ゲート電極３とコンタクト開孔後に
堆積する多結晶シリコン膜が電気的に絶縁される。ここ
の電気的絶縁は、ゲートＳＡＣを実現する上で重要であ
るが、特に絶縁のために側壁を形成する工程を設けなく
ても、コンタクト開孔時に自動的に設けられるので工程
数の削減にもつながる（図６）。次に、フォトレジスト
９を剥離した後、多結晶シリコン膜１０を堆積する。続
いて、フォトリソグラフィとイオン注入法を用いて多結
晶シリコン膜１０に、例えば、Ｐを３０〜６０ＫｅＶ、
ド−ズ量１×１０15〜１×１０16ｃｍ-2程度でイオン注
入する。フォトレジスト９を剥離させた後、モリブデン
やタングステンやチタンなどの高融点金属のシリサイド
膜を堆積させて低抵抗化をはかることもできる（図
７）。
ゲート電極間にコンタクト孔をパターニングしてフォト
レジスト９を形成する。このとき、ゲートＳＡＣである
から当然コンタクト孔はゲート電極３上にかかる形とな
る。次に、多結晶シリコン膜５に対してはエッチング速
度が遅いエッチング法により、コンタクト孔２５を開孔
する。このとき多結晶シリコン膜５は殆どエッチングさ
れていないためゲート電極３の側部には絶縁膜８により
側壁２６が自動的に形成される。この自動的に形成され
る側壁２６により、ゲート電極３とコンタクト開孔後に
堆積する多結晶シリコン膜が電気的に絶縁される。ここ
の電気的絶縁は、ゲートＳＡＣを実現する上で重要であ
るが、特に絶縁のために側壁を形成する工程を設けなく
ても、コンタクト開孔時に自動的に設けられるので工程
数の削減にもつながる（図６）。次に、フォトレジスト
９を剥離した後、多結晶シリコン膜１０を堆積する。続
いて、フォトリソグラフィとイオン注入法を用いて多結
晶シリコン膜１０に、例えば、Ｐを３０〜６０ＫｅＶ、
ド−ズ量１×１０15〜１×１０16ｃｍ-2程度でイオン注
入する。フォトレジスト９を剥離させた後、モリブデン
やタングステンやチタンなどの高融点金属のシリサイド
膜を堆積させて低抵抗化をはかることもできる（図
７）。
【００２１】次に、フォトリソグラフィと異方性エッチ
ングを用いて、フォトレジスト１１を形成して堆積した
多結晶シリコン膜１０をパターニングする。このときエ
ッチングストッパーとして用いた多結晶シリコン膜５
は、多結晶シリコン膜１０の下にある部分以外は除去さ
れる。従来は、高温の酸素雰囲気中で酸化することによ
り、多結晶シリコン膜５を絶縁膜であるシリコン酸化膜
に酸化していたが、本発明ではそのようにストッパー層
を除去するような工程は必要なく、熱処理時間も短くな
るためにＭＯＳトランジスタを作成するために有利であ
る。特に、多結晶シリコンのエッチングストッパ５を除
去する必要がないことが半導体装置の製造を有利にして
いる。フォトレジスト１１を剥離してから、例えば、８
００〜９００℃で１０〜３０分程度酸素或いは窒素雰囲
気中で熱処理を行う（図８）。その後、層間絶縁膜１２
を半導体基板１上に堆積し、配線となる多結晶シリコン
膜１０を被覆する。この層間絶縁膜１２は、シリコン酸
化膜や窒化膜でも良いし、ＢやＰなどの不純物を１×１
０20〜１×１０21ｃｍ-3程度含むシリコン酸化膜でも良
く、また、これらを組合わせた多層膜でもよい（図
９）。
ングを用いて、フォトレジスト１１を形成して堆積した
多結晶シリコン膜１０をパターニングする。このときエ
ッチングストッパーとして用いた多結晶シリコン膜５
は、多結晶シリコン膜１０の下にある部分以外は除去さ
れる。従来は、高温の酸素雰囲気中で酸化することによ
り、多結晶シリコン膜５を絶縁膜であるシリコン酸化膜
に酸化していたが、本発明ではそのようにストッパー層
を除去するような工程は必要なく、熱処理時間も短くな
るためにＭＯＳトランジスタを作成するために有利であ
る。特に、多結晶シリコンのエッチングストッパ５を除
去する必要がないことが半導体装置の製造を有利にして
いる。フォトレジスト１１を剥離してから、例えば、８
００〜９００℃で１０〜３０分程度酸素或いは窒素雰囲
気中で熱処理を行う（図８）。その後、層間絶縁膜１２
を半導体基板１上に堆積し、配線となる多結晶シリコン
膜１０を被覆する。この層間絶縁膜１２は、シリコン酸
化膜や窒化膜でも良いし、ＢやＰなどの不純物を１×１
０20〜１×１０21ｃｍ-3程度含むシリコン酸化膜でも良
く、また、これらを組合わせた多層膜でもよい（図
９）。
【００２２】次ぎに、フォトリソグラフィと異方性エッ
チングを用いて、層間絶縁膜１２にコンタクトを開孔
し、例えば、ＴｉやＴｉＮなどの下地金属配線膜１３及
びその上のＡｌ−Ｓｉ−Ｃｕ合金などからなる金属配線
１４を層間絶縁膜１２上及びコンタクト内の配線１０の
上にスパッタリングにより堆積刷る。これをフォトリソ
グラフィと異方性エッチングでパタ−ニングし、３００
〜５００℃程度の水素を含む不活性ガス雰囲気中で、例
えば、１０〜６０分程度の熱処理を行い、その後燐珪酸
ガラスやシリコン窒化膜やこれらの多層膜などからなる
絶縁保護（パッシベ−ッション）膜１５を堆積させる。
以上、ＮＭＯＳ集積回路に用いた例を説明したが、不純
物の導電型を逆にしてＰＭＯＳ集積回路に適用する事
も、両者を有するＣＭＯＳ集積回路や他のＭＯＳトラン
ジスタを有するすべての集積回路に適用可能である。
チングを用いて、層間絶縁膜１２にコンタクトを開孔
し、例えば、ＴｉやＴｉＮなどの下地金属配線膜１３及
びその上のＡｌ−Ｓｉ−Ｃｕ合金などからなる金属配線
１４を層間絶縁膜１２上及びコンタクト内の配線１０の
上にスパッタリングにより堆積刷る。これをフォトリソ
グラフィと異方性エッチングでパタ−ニングし、３００
〜５００℃程度の水素を含む不活性ガス雰囲気中で、例
えば、１０〜６０分程度の熱処理を行い、その後燐珪酸
ガラスやシリコン窒化膜やこれらの多層膜などからなる
絶縁保護（パッシベ−ッション）膜１５を堆積させる。
以上、ＮＭＯＳ集積回路に用いた例を説明したが、不純
物の導電型を逆にしてＰＭＯＳ集積回路に適用する事
も、両者を有するＣＭＯＳ集積回路や他のＭＯＳトラン
ジスタを有するすべての集積回路に適用可能である。
【００２３】次に、図１０乃至図１６を参照して第２の
実施例について説明する。前の実施例は、１素子領域内
に形成された２つのＭＯＳトランジスタのゲ−ト電極間
のゲ−トＳＡＣに形成された配線構造に係るものである
が、ここでは、ＣＭＯＳ構造の集積回路に形成されたゲ
−トＳＡＣ内の配線構造に関する。半導体装置の微細化
に伴い半導体集積回路が形成される半導体基板内の素子
が形成されるウエル領域も当然狭くなり、そのウエル内
の素子とコンタクトを介して電気接続する配線も非常に
小さな領域に形成しなくてはならないので、ゲ−トＳＡ
Ｃを利用することは必要である。半導体基板には、例え
ば、抵抗率が１〜１０Ωｃｍ程度のＮ型シリコン半導体
基板１を用い、この半導体基板１に、例えば、埋込み構
造の素子分離領域１６を形成してからフォトリソグラフ
ィとイオン注入法を用いてＰウエル領域２１を形成す
る。そして、半導体基板１上には、熱酸化などにより５
０〜２００オングストロ−ム厚程度のゲ−ト酸化膜２を
形成する。次に、２０００オングストロ−ム厚程度の多
結晶シリコン膜３１をゲ−ト酸化膜２上に堆積する。こ
の多結晶シリコン膜３１には、Ｐなどの不純物をイオン
注入し拡散する。多結晶シリコンに代えてアモルファス
シリコンを用いることができる。多結晶シリコン膜３１
の上に次は、１０００オングストロ−ム厚程度のＷＳｉ
2 膜３２を堆積させ、その上に２０００オングストロ−
ム厚程度のＳｉＯ2 の絶縁膜４を形成し、さらにその上
に１０００オングストロ−ム厚程度の多結晶シリコン膜
５を堆積させる（図１０）。
実施例について説明する。前の実施例は、１素子領域内
に形成された２つのＭＯＳトランジスタのゲ−ト電極間
のゲ−トＳＡＣに形成された配線構造に係るものである
が、ここでは、ＣＭＯＳ構造の集積回路に形成されたゲ
−トＳＡＣ内の配線構造に関する。半導体装置の微細化
に伴い半導体集積回路が形成される半導体基板内の素子
が形成されるウエル領域も当然狭くなり、そのウエル内
の素子とコンタクトを介して電気接続する配線も非常に
小さな領域に形成しなくてはならないので、ゲ−トＳＡ
Ｃを利用することは必要である。半導体基板には、例え
ば、抵抗率が１〜１０Ωｃｍ程度のＮ型シリコン半導体
基板１を用い、この半導体基板１に、例えば、埋込み構
造の素子分離領域１６を形成してからフォトリソグラフ
ィとイオン注入法を用いてＰウエル領域２１を形成す
る。そして、半導体基板１上には、熱酸化などにより５
０〜２００オングストロ−ム厚程度のゲ−ト酸化膜２を
形成する。次に、２０００オングストロ−ム厚程度の多
結晶シリコン膜３１をゲ−ト酸化膜２上に堆積する。こ
の多結晶シリコン膜３１には、Ｐなどの不純物をイオン
注入し拡散する。多結晶シリコンに代えてアモルファス
シリコンを用いることができる。多結晶シリコン膜３１
の上に次は、１０００オングストロ−ム厚程度のＷＳｉ
2 膜３２を堆積させ、その上に２０００オングストロ−
ム厚程度のＳｉＯ2 の絶縁膜４を形成し、さらにその上
に１０００オングストロ−ム厚程度の多結晶シリコン膜
５を堆積させる（図１０）。
【００２４】この場合も多結晶シリコンに代えてアモル
ファスシリコンを用いることができる。これらの膜の形
成には、ＣＶＤやスパッタリングなどを利用する。次
に、これらの積層膜をフォトリソグラフィと異方性エッ
チングによりパタ−ニングしてＰウエル２１上及び半導
体基板１上に多結晶シリコン膜３１及びＷＳｉ2 膜３２
から構成されるゲ−ト電極３及びその上のＳｉＯ2 膜４
とストッパとなる多結晶シリコン膜５を形成する。続い
て、半導体基板１表面に形成されているゲ−ト電極３、
絶縁膜４及び多結晶シリコン膜５の積層体を被覆するよ
うに窒化シリコン（Ｓｉ3 Ｎ4 ）膜を形成する。そし
て、この窒化シリコン膜をＲＩＥなどの異方性エッチン
グによりエッチング処理を行ってこの積層体に窒化シリ
コンからなる絶縁側壁２６を施す（図１１）。次いで、
ＭＯＳトランジスタのソ−ス／ドレイン領域を形成す
る。Ｐウエル２１には、Ａｓなどをイオン注入してＮ型
ソ−ス／ドレイン領域２２を形成し、半導体基板１に
は、Ｂをイオン注入してＰ型ソ−ス／ドレイン領域２２
１を形成する。続いて、これら積層体を含めて半導体基
板表面をＳｉＯ2 絶縁膜７で被覆し、その上にＢＰＳＧ
膜８を膜厚に形成する（図１２）。
ファスシリコンを用いることができる。これらの膜の形
成には、ＣＶＤやスパッタリングなどを利用する。次
に、これらの積層膜をフォトリソグラフィと異方性エッ
チングによりパタ−ニングしてＰウエル２１上及び半導
体基板１上に多結晶シリコン膜３１及びＷＳｉ2 膜３２
から構成されるゲ−ト電極３及びその上のＳｉＯ2 膜４
とストッパとなる多結晶シリコン膜５を形成する。続い
て、半導体基板１表面に形成されているゲ−ト電極３、
絶縁膜４及び多結晶シリコン膜５の積層体を被覆するよ
うに窒化シリコン（Ｓｉ3 Ｎ4 ）膜を形成する。そし
て、この窒化シリコン膜をＲＩＥなどの異方性エッチン
グによりエッチング処理を行ってこの積層体に窒化シリ
コンからなる絶縁側壁２６を施す（図１１）。次いで、
ＭＯＳトランジスタのソ−ス／ドレイン領域を形成す
る。Ｐウエル２１には、Ａｓなどをイオン注入してＮ型
ソ−ス／ドレイン領域２２を形成し、半導体基板１に
は、Ｂをイオン注入してＰ型ソ−ス／ドレイン領域２２
１を形成する。続いて、これら積層体を含めて半導体基
板表面をＳｉＯ2 絶縁膜７で被覆し、その上にＢＰＳＧ
膜８を膜厚に形成する（図１２）。
【００２５】次ぎに、堆積したＢＰＳＧ膜８に対しては
エッチング速度が速く、多結晶シリコン膜５に対しては
エッチング速度の遅いＲＩＥなどのエッチング方法によ
り、多結晶シリコン膜５が露出するまでＢＰＳＧ膜８を
エッチバックし、ＢＰＳＧ膜８の表面を平坦化する。こ
の時、多結晶シリコン膜５は、エッチングストッパとし
て利用される（図１３）。次ぎに、平坦化されたＢＰＳ
Ｇ膜８上にパタ−ニングされたフォトレジスト９を形成
し、ＲＩＥなどの異方性エッチングを用いてコンタクト
孔２５を形成する。このコンタクト孔２５は、Ｐウエル
２１のゲ−ト電極に近接したゲ−トＳＡＣであり、この
ゲ−ト電極上にかかる形となる。やはり多結晶シリコン
膜５は、殆どエッチングされないので、前記絶縁側壁２
６は、コンタクト孔２５内の絶縁側壁２６として残る
（図１４）。
エッチング速度が速く、多結晶シリコン膜５に対しては
エッチング速度の遅いＲＩＥなどのエッチング方法によ
り、多結晶シリコン膜５が露出するまでＢＰＳＧ膜８を
エッチバックし、ＢＰＳＧ膜８の表面を平坦化する。こ
の時、多結晶シリコン膜５は、エッチングストッパとし
て利用される（図１３）。次ぎに、平坦化されたＢＰＳ
Ｇ膜８上にパタ−ニングされたフォトレジスト９を形成
し、ＲＩＥなどの異方性エッチングを用いてコンタクト
孔２５を形成する。このコンタクト孔２５は、Ｐウエル
２１のゲ−ト電極に近接したゲ−トＳＡＣであり、この
ゲ−ト電極上にかかる形となる。やはり多結晶シリコン
膜５は、殆どエッチングされないので、前記絶縁側壁２
６は、コンタクト孔２５内の絶縁側壁２６として残る
（図１４）。
【００２６】次ぎに、多結晶シリコン膜１０１を平坦化
されたＢＰＳＧ膜８及びコンタクト孔２５内等に堆積さ
せて、ソ−ス／ドレイン領域２２と多結晶シリコン膜１
０１を接続する。この多結晶シリコン膜１０１には、Ｐ
など不純物をイオン注入してその抵抗値を調整する。そ
して、多結晶シリコン１０１の上にＷＳｉ2 膜１０２を
堆積し、この多結晶シリコン膜１０１とＷＳｉ2 膜１０
２とで配線１０を形成する（図１５）。次ぎに、配線１
０を被覆するようにＣＶＤＳｉＯ2 の層間絶縁膜１２を
半導体基板１上に形成し、ここにもコンタクト孔を設け
る。そして、例えば、ＴｉＮの下地金属配線膜１３とそ
の上にＡｌ−Ｓｉ−Ｃｕ合金の金属配線１４を形成し、
これらと金属配線１０とを電気的に接続する。そして、
金属配線１４をＰＳＧなどのパッシベ−ション膜１５で
保護する（図１６）。
されたＢＰＳＧ膜８及びコンタクト孔２５内等に堆積さ
せて、ソ−ス／ドレイン領域２２と多結晶シリコン膜１
０１を接続する。この多結晶シリコン膜１０１には、Ｐ
など不純物をイオン注入してその抵抗値を調整する。そ
して、多結晶シリコン１０１の上にＷＳｉ2 膜１０２を
堆積し、この多結晶シリコン膜１０１とＷＳｉ2 膜１０
２とで配線１０を形成する（図１５）。次ぎに、配線１
０を被覆するようにＣＶＤＳｉＯ2 の層間絶縁膜１２を
半導体基板１上に形成し、ここにもコンタクト孔を設け
る。そして、例えば、ＴｉＮの下地金属配線膜１３とそ
の上にＡｌ−Ｓｉ−Ｃｕ合金の金属配線１４を形成し、
これらと金属配線１０とを電気的に接続する。そして、
金属配線１４をＰＳＧなどのパッシベ−ション膜１５で
保護する（図１６）。
【００２７】この様に、この実施例においても、多結晶
シリコン膜５は、ゲ−ト電極３の上に配置される多結晶
シリコン膜１０１を含む配線１０のゲ−ト電極上の部分
の厚さを大きくすると共に、コンタクト孔を形成する際
のエッチングに対するエッチングストッパとして大きな
効果を有する。
シリコン膜５は、ゲ−ト電極３の上に配置される多結晶
シリコン膜１０１を含む配線１０のゲ−ト電極上の部分
の厚さを大きくすると共に、コンタクト孔を形成する際
のエッチングに対するエッチングストッパとして大きな
効果を有する。
【００２８】
【発明の効果】以上のように、本発明においては、ゲ−
ト電極に拡散される不純物濃度を正確に調整することが
できると共に、狭いゲ−ト電極間にコンタクトを形成す
るゲ−トＳＡＣが従来に比較して少ない工程で、しか
も、ゲ−トＳＡＣ形成のための熱工程をとくに必要とし
ない。また、絶縁膜を介してゲ−ト電極上に形成される
配線はその下地の絶縁膜が平坦化されているので、フォ
トリソグラフィやエッチングに対するプロセスマ−ジン
が広がる。
ト電極に拡散される不純物濃度を正確に調整することが
できると共に、狭いゲ−ト電極間にコンタクトを形成す
るゲ−トＳＡＣが従来に比較して少ない工程で、しか
も、ゲ−トＳＡＣ形成のための熱工程をとくに必要とし
ない。また、絶縁膜を介してゲ−ト電極上に形成される
配線はその下地の絶縁膜が平坦化されているので、フォ
トリソグラフィやエッチングに対するプロセスマ−ジン
が広がる。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】第１の実施例の半導体装置の製造工程断面図。
【図８】第１の実施例の半導体装置の製造工程断面図。
【図９】第１の実施例の半導体装置の製造工程断面図。
【図１０】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１１】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１２】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１３】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１４】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１５】第２の実施例の半導体装置の製造工程断面
図。
図。
【図１６】第２の実施例の半導体装置の断面図。
【図１７】従来の半導体装置の製造工程断面図。
【図１８】従来の半導体装置の製造工程断面図。
【図１９】従来の半導体装置の製造工程断面図。
１ シリコン半導体基板 ２ ゲ−ト酸化膜 ３ ゲ−ト電極 ４、７、８、２３ 絶縁膜 ５、２４、３１、１０１ 多結晶シリコン膜 ６、９、１１ フォトレジスト １０ 配線 １２ 層間絶縁膜 １３ 下地金属配線膜 １４ 金属配線 １５ 絶縁保護膜（パッシベ−ション膜） １６ 素子分離領域 ２１ Ｐウエル ２２ Ｎ型ソ−ス／ドレイン領域 ２５ コンタクト孔 ２６ 絶縁側壁 ３２、１０２ ＷＳｉ2 膜 ２２１ Ｐ型ソ−ス／ドレイン領域
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたゲ−ト酸化膜と、 前記ゲ−ト酸化膜の上に形成された少なくとも多結晶シ
リコン膜又はアモルファスシリコン膜を含むゲ−ト電極
と、 前記ゲ−ト電極上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された多結晶シリコン膜又は
アモルファスシリコン膜と、 前記第１の絶縁膜上に形成された多結晶シリコン膜又は
アモルファスシリコン膜の表面が露出するように前記半
導体基板上に形成され、その厚みが前記ゲ−ト電極と前
記第１の絶縁膜と前記第１の絶縁膜上に形成された多結
晶シリコン膜又はアモルファスシリコン膜の厚みの合計
とほぼ等しく、かつ、表面が平坦化された第２の絶縁膜
と、 前記第２の絶縁膜に形成され、その側壁の一部が、前記
ゲ−ト電極、前記第１の絶縁膜及びこの絶縁膜上の前記
多結晶シリコン膜又はアモルファスシリコン膜からなる
積層体の側壁の一部であるコンタクト孔と、 少なくとも多結晶シリコン膜又はアモルファスシリコン
膜を有し、この多結晶シリコン膜又はアモルファスシリ
コン膜が前記第１の絶縁膜上の前記多結晶シリコン膜又
はアモルファスシリコン膜に接し、かつ、前記第２の絶
縁膜上及び前記コンタクト孔内に配置された配線とを備
えていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記ゲ−ト電極、前記第１の絶縁膜及び
この絶縁膜上の前記多結晶シリコン膜又はアモルファス
シリコン膜からなる前記積層体は少なくとも２つ形成さ
れ、前記コンタクト孔は、前記積層体の間に形成された
ことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記コンタクト孔内の前記積層体には絶
縁側壁が形成されていることを特徴とする請求項１又は
請求項２に記載の半導体集積回路装置。 - 【請求項４】 前記ゲ−ト電極の前記多結晶シリコン膜
又はアモルファスシリコン膜及び前記配線の前記多結晶
シリコン膜又はアモルファスシリコン膜には不純物がイ
オン注入されていることを特徴とする請求項１乃至請求
項３のいずれかに記載の半導体集積回路装置。 - 【請求項５】 半導体基板上にゲ−ト酸化膜を形成する
工程と、 前記ゲ−ト酸化膜上に第１の導電膜を形成する工程と、 前記第１の導電膜上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第２の導電膜を形成する工程と、 前記第２の導電膜、前記第１の絶縁膜及び前記第１の導
電膜をエッチングして前記第１の絶縁膜及び前記第２の
導電膜に被覆された第１の導電膜のゲ−ト電極を形成す
る工程と、 前記前記第２の導電膜を被覆するように前記半導体基板
上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の表面を前記第２の導電膜が露出する
まで除去してその表面を平坦化する工程と、 前記第２の絶縁膜の除去されなかった部分の所定の領域
を、一部を前記ゲ−ト電極をマスクとしてエッチング
し、自己整合的にコンタクト孔を形成して前記半導体基
板表面を露出させる工程と、 前記第２の導電膜上、前記第２の絶縁膜上及び前記コン
タクト孔内に前記半導体基板に接する配線を形成する工
程を備えていることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項６】 前記ゲ−ト電極、前記第１の絶縁膜及び
第２の導電膜からなる積層体の側面に絶縁側壁を形成す
る事を特徴とする請求項５に記載の半導体集積回路装置
の製造方法。 - 【請求項７】 前記第２の絶縁膜の除去されなかった部
分の所定の領域を、前記ゲ−ト電極をマスクとしてエッ
チングし、自己整合的にコンタクト孔を形成して前記半
導体基板表面を露出させる工程において、前記第２の絶
縁膜を前記コンタクト孔の側面に残して絶縁側壁を形成
することを特徴とする請求項５に記載の半導体集積回路
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322305A JP2925416B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路装置の製造方法 |
| KR1019930023390A KR0139772B1 (ko) | 1992-11-09 | 1993-11-05 | 반도체 집적회로 장치 및 그 제조방법 |
| US08/149,619 US5397910A (en) | 1992-11-09 | 1993-11-09 | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same |
| US08/318,225 US5518961A (en) | 1992-11-09 | 1994-10-05 | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322305A JP2925416B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151736A true JPH06151736A (ja) | 1994-05-31 |
| JP2925416B2 JP2925416B2 (ja) | 1999-07-28 |
Family
ID=18142149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4322305A Expired - Fee Related JP2925416B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5397910A (ja) |
| JP (1) | JP2925416B2 (ja) |
| KR (1) | KR0139772B1 (ja) |
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|---|---|---|---|---|
| JPH09116038A (ja) * | 1995-10-19 | 1997-05-02 | Nec Corp | 半導体装置の製造方法 |
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| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JPH0230124A (ja) * | 1988-07-20 | 1990-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH073825B2 (ja) * | 1988-11-17 | 1995-01-18 | 株式会社東芝 | 半導体集積回路およびその製造方法 |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
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| US5037777A (en) * | 1990-07-02 | 1991-08-06 | Motorola Inc. | Method for forming a multi-layer semiconductor device using selective planarization |
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-
1992
- 1992-11-09 JP JP4322305A patent/JP2925416B2/ja not_active Expired - Fee Related
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1993
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