JPH08162937A - 半導体装置の出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 ファンクションテスト、出力電流テストおよ
び出力リーク電流テストテストの効率を高める。 【構成】 制御回路１で信号出力用端子９を信号出力状
態とフローティング状態とに切り替えるＯＥ信号とＰ型
ＭＯＳトランジスタ２およびＮ型ＭＯＳトランジスタ４
の駆動・非駆動を切り替えるＢＵＦ信号と内部回路１０
の出力信号とによりＰ型ＭＯＳトランジスタ２を制御す
る。制御回路３でＯＥ信号とＢＵＦ信号と内部回路１０
の出力信号とによりＮ型ＭＯＳトランジスタ４を制御す
る。制御回路５でＯＥ信号とＰ型ＭＯＳトランジスタを
他の信号とは無関係に駆動するためのＰＴＥＳＴ信号と
内部回路１０の出力信号とによりＰ型ＭＯＳトランジス
タ６を制御する。制御回路７でＯＥ信号とＮ型ＭＯＳト
ランジスタを他の信号とは無関係に駆動するためのＮＴ
ＥＳＴ信号と内部回路１０の出力信号とによりＮ型ＭＯ
Ｓトランジスタ８を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマイクロコンピュータ
などの半導体装置の出力回路に関するものである。

【０００２】

【従来の技術】図４に内部回路と出力回路からなる例え
ばマイクロコンピュータなどの従来の半導体装置を示
す。図４において、半導体装置の出力回路は、内部回路
１４の微弱な出力信号を増幅して出力するためのもの
で、電流駆動能力の小さなＰ型ＭＯＳトランジスタ１１
と電流駆動能力の小さなＮ型ＭＯＳトランジスタ１２と
が直列に接続され、それらの接続点に信号出力用端子１
３を接続し、Ｐ型ＭＯＳトランジスタ１１およびＮ型Ｍ
ＯＳトランジスタ１２のゲートに共通に内部回路１４の
出力信号が加えられ、内部回路１４の出力信号でＰ型Ｍ
ＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２が
直接駆動されていた。なお、出力回路は半導体装置に多
数設けられているが、図示は１個のみとしている。

【０００３】上記のような図４のような半導体装置で
は、出荷前にファンクションテスト、出力電流テストお
よび出力リーク電流テストが行われる。ファンクション
テストは、内部回路１４である例えばマイクロコンピュ
ータを動作させ、指定する信号出力用端子１３に希望す
る信号値（“Ｈ”または“Ｌ”）が出力されるか否かを
調べるテストである。この際、信号出力用端子１３にテ
スタ（評価装置）を接続してその信号レベルを測定する
が、信号出力用端子１３に流れる電流が少ないと、測定
に時間がかかる。

【０００４】また、出力電流テストは、Ｐ型ＭＯＳトラ
ンジスタ１１を流れて信号出力用端子１３から流出する
電流または信号出力用端子１３から流入してＮ型ＭＯＳ
トランジスタ１２に流れる電流の値を調べるテストであ
る。さらに、出力リーク電流テストは、Ｐ型ＭＯＳトラ
ンジスタ１１のゲートを“Ｈ”にし、Ｎ型ＭＯＳトラン
ジスタ１２のゲートを“Ｌ”にすることにより、Ｐ型Ｍ
ＯＳトランジスタ１１およびＮ型ＭＯＳトランジスタ１
２を全てオフにし、Ｐ型ＭＯＳトランジスタ１１および
Ｎ型ＭＯＳトランジスタ１２の各ソースの電圧Ｖ_DD，Ｖ
_SSを選択的に信号出力用端子１３に印加してＰ型ＭＯＳ
トランジスタ１１とＮ型ＭＯＳトランジスタ１２に電流
が流れるか否かを調べるテストであり、その電流値は通
常はほぼ０μＡである。

【０００５】

【発明が解決しようとする課題】図４の半導体装置の出
力回路では、Ｐ型ＭＯＳトランジスタ１１およびＮ型Ｍ
ＯＳトランジスタ１２の電流駆動能力が小さいため、内
部回路１４の出力信号が信号出力用端子１３に現れて安
定するまでの遅延時間が大きく、そのため内部回路１４
の出力信号が発生してからテスタで信号出力用端子１３
の出力レベルを認識するまでの時間が長くなり、ファン
クションテストの高速化ができず、その効率が悪かっ
た。

【０００６】また、内部回路１４の動作によりその出力
信号が変化するため、Ｐ型ＭＯＳトランジスタ１１の出
力電流テストをする際は内部回路１４の出力信号が
“Ｈ”になるタイミングでテストをする必要があり、ま
たＮ型ＭＯＳトランジスタ１２の出力電流テストの際は
内部回路１４の出力信号が“Ｌ”になるタイミングでテ
ストをする必要があり、出力電流テストの効率が悪かっ
た。

【０００７】また、内部回路１４の出力信号が必ずＰ型
ＭＯＳトランジスタ１１およびＮ型ＭＯＳトランジスタ
１２の何れか一方を駆動（オン）してしまうため、Ｐ型
ＭＯＳトランジスタ１１とＮ型ＭＯＳトランジスタ１２
の出力リーク電流テストの効率も悪かった。このような
従来の半導体装置の出力回路を用いて、ファンクション
テスト、出力電流テストおよび出力リーク電流テストを
行うと、半導体装置の高集積化を進めるとテストに要す
る時間が増大し、安価な半導体装置を提供できなくな
る。

【０００８】この発明の目的は、ファンクションテス
ト、出力電流テストおよび出力リーク電流テストの効率
を高めることができる半導体装置の出力回路を提供する
ことである。

【０００９】

【課題を解決するための手段】この発明の半導体装置の
出力回路は、電流駆動能力の大きい第１のＰ型ＭＯＳト
ランジスタと電流駆動能力の大きい第１のＮ型ＭＯＳト
ランジスタとを直列に接続し、電流駆動能力の小さい第
２のＰ型ＭＯＳトランジスタと電流駆動能力の小さい第
２のＮ型ＭＯＳトランジスタとを直列に接続し、第１の
Ｐ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトラン
ジスタの接続点と第２のＰ型ＭＯＳトランジスタおよび
第２のＮ型ＭＯＳトランジスタの接続点に信号出力用端
子を共通に接続し、第１のＰ型ＭＯＳトランジスタと第
１のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトラン
ジスタと第２のＮ型ＭＯＳトランジスタをそれぞれ制御
する第１ないし第４の制御回路を設けている。

【００１０】第１の制御回路は、信号出力用端子を信号
出力状態とフローティング状態とに切り替えるための第
１の制御信号と第１のＰ型ＭＯＳトランジスタおよび第
１のＮ型ＭＯＳトランジスタの駆動（オン）・非駆動
（オフ）を切り替えるための第２の制御信号と半導体装
置の内部回路の出力信号とを入力として第１のＰ型ＭＯ
Ｓトランジスタを制御する。

【００１１】第２の制御回路は、第１の制御信号と第２
の制御信号と半導体装置の内部回路の出力信号とを入力
として第１のＮ型ＭＯＳトランジスタを制御する。第３
の制御回路は、第１の制御信号と第２のＰ型ＭＯＳトラ
ンジスタを他の信号とは無関係に駆動するための第３の
制御信号と半導体装置の内部回路の出力信号とを入力と
して第２のＰ型ＭＯＳトランジスタを制御する。

【００１２】第４の制御回路は、第１の制御信号と第２
のＮ型ＭＯＳトランジスタを他の信号とは無関係に駆動
するための第４の制御信号と半導体装置の内部回路の出
力信号とを入力として第２のＮ型ＭＯＳトランジスタを
制御する。

【００１３】

【作用】通常動作時には、第１の制御信号を“Ｈ”と
し、第２の制御信号を“Ｌ”とし、第３の制御信号を
“Ｌ”とし、第４の制御信号を“Ｌ”とする。このと
き、第１の制御回路は、内部回路の出力信号の状態にか
かわらず第１のＰ型ＭＯＳトランジスタを駆動しない。
第２の制御回路は、内部回路の出力信号の状態にかかわ
らず第１のＮ型ＭＯＳトランジスタを駆動しない。第３
の制御回路は、内部回路の出力信号の状態に応じて第２
のＰ型ＭＯＳトランジスタの駆動・非駆動を切り替え
る。第４の制御回路は、内部回路の出力信号の状態に応
じて第２のＮ型ＭＯＳトランジスタの非駆動・駆動を切
り替える。この結果、内部回路の出力信号の状態に対応
して信号出力用端子に現れる信号が変化する。

【００１４】ファンクションテスト時は、第１の制御信
号を“Ｈ”とし、第２の制御信号を“Ｈ”とし、第３の
制御信号を“Ｌ”とし、第４の制御信号を“Ｌ”とす
る。このとき、第１の制御回路は、内部回路の出力信号
の状態に応じて第１のＰ型ＭＯＳトランジスタの駆動・
非駆動を切り替える。第２の制御回路は、内部回路の出
力信号の状態に応じて第１のＮ型ＭＯＳトランジスタの
非駆動・駆動を切り替える。第３の制御回路は、内部回
路の出力信号の状態に応じて第２のＰ型ＭＯＳトランジ
スタの駆動・非駆動を切り替える。第４の制御回路は、
内部回路の出力信号の状態に応じて第２のＮ型ＭＯＳト
ランジスタの非駆動・駆動を切り替える。この結果、内
部回路の出力信号の状態に対応して信号出力用端子に現
れる信号が変化するが、内部回路の出力信号の状態に応
じて電流駆動能力の大きい第１のＰ型ＭＯＳトランジス
タと電流駆動能力の大きい第１のＮ型ＭＯＳトランジス
タが動作することになるので、信号の立ち上がりおよび
立ち下がりが早くなって信号出力用端子の電圧レベルが
定常状態になるまでの時間を短くでき、ファンクション
テストの高速化を図ることができる。

【００１５】第２のＰ型ＭＯＳトランジスタの出力電流
テスト時は、第１の制御信号を“Ｌ”とし、第２の制御
信号を“Ｌ”（“Ｈ”でもよい）とし、第３の制御信号
を“Ｈ”とし、第４の制御信号を“Ｌ”とする。このと
き、第１の制御回路は、内部回路の出力信号の状態にか
かわらず第１のＰ型ＭＯＳトランジスタを駆動しない。
第２の制御回路は、内部回路の出力信号の状態にかかわ
らず第１のＮ型ＭＯＳトランジスタを駆動しない。第３
の制御回路は、内部回路の出力信号の状態にかかわらず
第２のＰ型ＭＯＳトランジスタを駆動する。第４の制御
回路は、内部回路の出力信号の状態にかかわらず第２の
Ｎ型ＭＯＳトランジスタを駆動しない。この結果、第２
のＰ型ＭＯＳトランジスタを流れて信号出力用端子より
流出する出力電流が計測できるが、第３の制御信号およ
び第４の制御信号により他の信号（第１の制御信号、第
２の制御信号および内部回路の出力信号の状態）とは無
関係に第２のＰ型ＭＯＳトランジスタを駆動することが
できるので、第２のＰ型ＭＯＳトランジスタの出力電流
テストの効率化を達成できる。

【００１６】第２のＮ型ＭＯＳトランジスタの出力電流
テスト時は、第１の制御信号を“Ｌ”とし、第２の制御
信号を“Ｌ”（“Ｈ”でもよい）とし、第３の制御信号
を“Ｌ”とし、第４の制御信号を“Ｈ”とする。このと
き、第１の制御回路は、内部回路の出力信号の状態にか
かわらず第１のＰ型ＭＯＳトランジスタを駆動しない。
第２の制御回路は、内部回路の出力信号の状態にかかわ
らず第１のＮ型ＭＯＳトランジスタを駆動しない。第３
の制御回路は、内部回路の出力信号の状態にかかわらず
第２のＰ型ＭＯＳトランジスタを駆動しない。第４の制
御回路は、内部回路の出力信号の状態にかかわらず第２
のＮ型ＭＯＳトランジスタを駆動する。この結果、信号
出力端子より流入して第２のＮ型ＭＯＳトランジスタを
流れる出力電流が計測できるが、第３の制御信号および
第４の制御信号により他の信号（第１の制御信号、第２
の制御信号および内部回路の出力信号の状態）とは無関
係に第２のＮ型ＭＯＳトランジスタを駆動することがで
きるので、第２のＮ型ＭＯＳトランジスタの出力電流テ
ストの効率化を達成できる。

【００１７】出力リーク電流テスト時は、第１の制御信
号を“Ｌ”とし、第２の制御信号を“Ｌ”（“Ｈ”でも
よい）とし、第３の制御信号を“Ｌ”とし、第４の制御
信号を“Ｌ”とする。このとき、第１の制御回路は、内
部回路の出力信号の状態にかかわらず第１のＰ型ＭＯＳ
トランジスタを駆動しない。第２の制御回路は、内部回
路の出力信号の状態にかかわらず第１のＮ型ＭＯＳトラ
ンジスタを駆動しない。第３の制御回路は、内部回路の
出力信号の状態にかかわらず第２のＰ型ＭＯＳトランジ
スタを駆動しない。第４の制御回路は、内部回路の出力
信号の状態にかかわらず第２のＮ型ＭＯＳトランジスタ
を駆動しない。この結果、信号出力用端子に第２のＮ型
ＭＯＳトランジスタのソース電圧を加えることにより、
第２のＰ型ＭＯＳトランジスタの出力リーク電流を計測
できる。同様にして、信号出力用端子に第２のＰ型ＭＯ
Ｓトランジスタのソース電圧を加えることにより、第２
のＮ型ＭＯＳトランジスタの出力リーク電流を計測でき
る。この場合、第１の制御信号により第１および第２の
Ｐ型ＭＯＳトランジスタと第１および第２のＮ型ＭＯＳ
トランジスタを駆動しないことで信号出力用端子をフロ
ーティング状態にできるので、出力リーク電流テストの
効率化を図ることができる。

【００１８】

【実施例】以下、この発明の一実施例を図１ないし図３
を参照して説明する。図１に内部回路と出力回路からな
る例えばマイクロコンピュータなどのこの発明の一実施
例の半導体装置を示す。図１において、この半導体装置
の出力回路は、内部回路１０の微弱な出力信号を増幅し
て出力するためのもので、電流駆動能力の大きい第１の
Ｐ型ＭＯＳトランジスタ２と電流駆動能力の大きい第１
のＮ型ＭＯＳトランジスタ４とを直列に接続し、電流駆
動能力の小さい第２のＰ型ＭＯＳトランジスタ６と電流
駆動能力の小さい第２のＮ型ＭＯＳトランジスタ８とを
直列に接続し、第１のＰ型ＭＯＳトランジスタ２および
第１のＮ型ＭＯＳトランジスタ４の接続点と第２のＰ型
ＭＯＳトランジスタ６および第２のＮ型ＭＯＳトランジ
スタ８の接続点に信号出力用端子９を共通に接続し、第
１のＰ型ＭＯＳトランジスタ２と第１のＮ型ＭＯＳトラ
ンジスタ４と第２のＰ型ＭＯＳトランジスタ６と第２の
Ｎ型ＭＯＳトランジスタ８をそれぞれ制御する第１ない
し第４の制御回路１，３，５，７を設けている。

【００１９】第１の制御回路１は、例えばＮＡＮＤ回路
１ａからなり、信号出力用端子９を信号出力状態とフロ
ーティング状態とに切り替えるためのＯＥ信号（第１の
制御信号）と第１のＰ型ＭＯＳトランジスタ２および第
１のＮ型ＭＯＳトランジスタ４のオン・オフを切り替え
るためのＢＵＦ信号（第２の制御信号）と半導体装置の
内部回路１０の出力信号とを入力として第１のＰ型ＭＯ
Ｓトランジスタ２を制御する。

【００２０】第２の制御回路３は、例えばＡＮＤ回路３
ａと反転回路３ｂ，３ｃからなり、ＯＥ信号とＢＵＦ信
号と半導体装置の内部回路１０の出力信号とを入力とし
て第１のＮ型ＭＯＳトランジスタ４を制御する。第３の
制御回路５は、例えばＡＮＤ回路５ａとＮＯＲ回路５ｂ
からなり、ＯＥ信号と第２のＰ型ＭＯＳトランジスタ６
を他の信号とは無関係に駆動するためのＰＴＥＳＴ信号
（第３の制御信号）と半導体装置の内部回路１０の出力
信号とを入力として第２のＰ型ＭＯＳトランジスタ６を
制御する。

【００２１】第４の制御回路７は、例えばＡＮＤ回路７
ａとＯＲ回路７ｂと反転回路７ｃ，７ｄからなり、ＯＥ
信号と第２のＮ型ＭＯＳトランジスタ８を他の信号とは
無関係に駆動するためのＮＴＥＳＴ信号（第４の制御信
号）と半導体装置の内部回路１０の出力信号とを入力と
して第２のＮ型ＭＯＳトランジスタ８を制御する。上記
において、ＰＴＥＳＴ信号とＮＴＥＳＴ信号とは、半導
体装置の内部回路１０により、同時には“Ｈ”とならな
いように、つまり、一方が“Ｈ”となると、他方が必ず
“Ｌ”となるように制御されているので、第２のＰ型Ｍ
ＯＳトランジスタ６および第２のＮ型ＭＯＳトランジス
タ８が同時にオンになることはなく、短絡電流が流れる
ことはない。また、ＰＴＥＳＴ信号とＮＴＥＳＴ信号と
は、半導体装置をテストするときにしか“Ｈ”にならな
い。また、他の信号というのは、ＯＥ信号，ＢＵＦ信
号，内部回路１０の出力信号のことをいい、無関係とい
うは、ＰＴＥＳＴ信号またはＮＴＥＳＴ信号が“Ｈ”に
なれば、ＯＥ信号，ＢＵＦ信号，内部回路１０の出力信
号に関係なく、第２のＰ型ＭＯＳトランジスタ８または
第２のＮ型ＭＯＳトランジスタ８をオンにできることを
意味する。

【００２２】つぎに、この半導体装置の出力回路の動作
を説明する。通常動作時には、ＯＥ信号を“Ｈ”とし、
ＢＵＦ信号を“Ｌ”とし、ＰＴＥＳＴ信号を“Ｌ”と
し、ＮＴＥＳＴ信号を“Ｌ”とする。このとき、第１の
制御回路１は、内部回路１０の出力信号の状態にかかわ
らず第１のＰ型ＭＯＳトランジスタ２をオフにする。第
２の制御回路３は、内部回路１０の出力信号の状態にか
かわらず第１のＮ型ＭＯＳトランジスタ４をオフにす
る。第３の制御回路５は、内部回路１０の出力信号の状
態に応じて第２のＰ型ＭＯＳトランジスタ６をオン・オ
フさせる。第４の制御回路７は、内部回路１０の出力信
号の状態に応じて第２のＮ型ＭＯＳトランジスタ８をオ
フ・オンさせる。この結果、内部回路１０の出力信号の
状態に対応して信号出力用端子９に現れる信号が変化す
る。この状態では、第２のＰ型ＭＯＳトランジスタ６お
よび第２のＮ型ＭＯＳトランジスタ８の駆動能力が小さ
いので、信号出力用端子９に現れる信号の立ち上がりお
よび立ち下がりが遅れ、信号レベルが定常状態になるま
での時間が長くなり、ファンクションテストを行うのに
長い時間を要する。

【００２３】ファンクションテスト時は、ＯＥ信号を
“Ｈ”とし、ＢＵＦ信号を“Ｈ”とし、ＰＴＥＳＴ信号
を“Ｌ”とし、ＮＴＥＳＴ信号を“Ｌ”とする。このと
き、第１の制御回路１は、内部回路１０の出力信号の状
態に応じて第１のＰ型ＭＯＳトランジスタ２をオン・オ
フさせる。第２の制御回路３は、内部回路１０の出力信
号の状態に応じて第１のＮ型ＭＯＳトランジスタ４をオ
フ・オンさせる。第３の制御回路５は、内部回路１０の
出力信号の状態に応じて第２のＰ型ＭＯＳトランジスタ
６をオン・オフさせる。第４の制御回路７は、内部回路
１０の出力信号の状態に応じて第２のＮ型ＭＯＳトラン
ジスタ８をオフ・オンさせる。この結果、内部回路１０
の出力信号の状態に対応して信号出力用端子９に現れる
信号が変化するが、内部回路１０の出力信号の状態に応
じて電流駆動能力の大きい第１のＰ型ＭＯＳトランジス
タ２と電流駆動能力の大きい第１のＮ型ＭＯＳトランジ
スタ４が動作することになるので、信号の立ち上がりお
よび立ち下がりが早くなって信号出力用端子９の電圧レ
ベルが定常状態になるまでの時間を短くでき、ファンク
ションテストの高速化を図ることができる。

【００２４】第２のＰ型ＭＯＳトランジスタ６の出力電
流テスト時は、ＯＥ信号を“Ｌ”とし、ＢＵＦ信号を
“Ｌ”（“Ｈ”でもよい）とし、ＰＴＥＳＴ信号を
“Ｈ”とし、ＮＴＥＳＴ信号を“Ｌ”とする。このと
き、第１の制御回路１は、内部回路１０の出力信号の状
態にかかわらず第１のＰ型ＭＯＳトランジスタ２をオフ
にする。第２の制御回路３は、内部回路１０の出力信号
の状態にかかわらず第１のＮ型ＭＯＳトランジスタ４を
オフにする。第３の制御回路５は、内部回路１０の出力
信号の状態にかかわらず第２のＰ型ＭＯＳトランジスタ
６をオンにする。第４の制御回路７は、内部回路１０の
出力信号の状態にかかわらず第２のＮ型ＭＯＳトランジ
スタ８をオフにする。この結果、第２のＰ型ＭＯＳトラ
ンジスタ６を流れて信号出力用端子９より流出する出力
電流が計測できるが、ＰＴＥＳＴ信号およびＮＴＥＳＴ
信号により他の信号（ＯＥ信号、ＢＵＦ信号および内部
回路１０の出力信号の状態）とは無関係に第２のＰ型Ｍ
ＯＳトランジスタ６を駆動することができるので、第２
のＰ型ＭＯＳトランジスタ６の出力電流テストを任意の
タイミングで行うことができ、第２のＰ型ＭＯＳトラン
ジスタ６の出力電流テストの効率化を達成できる。な
お、半導体装置の全ての信号出力用端子９について、Ｐ
ＴＥＳＴ信号を“Ｈ”とし、ＮＴＥＳＴ信号を“Ｌ”と
することで、第２のＰ型ＭＯＳトランジスタ６の出力電
流テストを全ての信号出力用端子９について同時に行う
ことが可能となる。

【００２５】第２のＮ型ＭＯＳトランジスタ８の出力電
流テスト時は、ＯＥ信号を“Ｌ”とし、ＢＵＦ信号を
“Ｌ”（“Ｈ”でもよい）とし、ＰＴＥＳＴ信号を
“Ｌ”とし、ＮＴＥＳＴ信号を“Ｈ”とする。このと
き、第１の制御回路１は、内部回路１０の出力信号の状
態にかかわらず第１のＰ型ＭＯＳトランジスタ２をオフ
にする。第２の制御回路３は、内部回路１０の出力信号
の状態にかかわらず第１のＮ型ＭＯＳトランジスタ４を
オフにする。第３の制御回路５は、内部回路１０の出力
信号の状態にかかわらず第２のＰ型ＭＯＳトランジスタ
６をオフにする。第４の制御回路７は、内部回路１０の
出力信号の状態にかかわらず第２のＮ型ＭＯＳトランジ
スタ８をオンにする。この結果、信号出力端子９より流
入して第２のＮ型ＭＯＳトランジスタ８を流れる出力電
流が計測できるが、ＰＴＥＳＴ信号およびＮＴＥＳＴ信
号により他の信号（ＯＥ信号、ＢＵＦ信号および内部回
路１０の出力信号の状態）とは無関係に第２のＮ型ＭＯ
Ｓトランジスタ８を駆動することができるので、第２の
Ｎ型ＭＯＳトランジスタ８の出力電流テストを任意のタ
イミングで行うことができ、第２のＮ型ＭＯＳトランジ
スタ８の出力電流テストの効率化を達成できる。なお、
半導体装置の全ての信号出力用端子９について、ＰＴＥ
ＳＴ信号を“Ｌ”とし、ＮＴＥＳＴ信号を“Ｈ”とする
ことで、第２のＮ型ＭＯＳトランジスタ８の出力電流テ
ストを全ての信号出力用端子９について同時に行うこと
が可能となる。

【００２６】出力リーク電流テスト時は、ＯＥ信号を
“Ｌ”とし、ＢＵＦ信号を“Ｌ”（“Ｈ”でもよい）と
し、ＰＴＥＳＴ信号を“Ｌ”とし、ＮＴＥＳＴ信号を
“Ｌ”とする。このとき、第１の制御回路１は、内部回
路１０の出力信号の状態にかかわらず第１のＰ型ＭＯＳ
トランジスタ２をオフにする。第２の制御回路３は、内
部回路１０の出力信号の状態にかかわらず第１のＮ型Ｍ
ＯＳトランジスタ４をオフにする。第３の制御回路５
は、内部回路１０の出力信号の状態にかかわらず第２の
Ｐ型ＭＯＳトランジスタ６をオフにする。第４の制御回
路７は、内部回路１０の出力信号の状態にかかわらず第
２のＮ型ＭＯＳトランジスタ８をオフにする。この結
果、信号出力用端子９がフローティング状態となり、信
号出力用端子９に第２のＮ型ＭＯＳトランジスタ８のソ
ース電圧を加えることにより、第２のＰ型ＭＯＳトラン
ジスタ６の出力リーク電流を計測できる。同様にして、
信号出力用端子９に第２のＰ型ＭＯＳトランジスタ６の
ソース電圧を加えることにより、第２のＮ型ＭＯＳトラ
ンジスタ８の出力リーク電流を計測できる。この場合、
ＯＥ信号により第１および第２のＰ型ＭＯＳトランジス
タ２，６と第１および第２のＮ型ＭＯＳトランジスタ
４，８を駆動しないことで信号出力用端子９をフローテ
ィング状態にできるので、出力リーク電流テストの効率
化を図ることができる。

【００２７】図２および図３は、通常動作時、ファンク
ションテスト時、第２のＰ型ＭＯＳトランジスタ６の出
力電流テスト時、第２のＮ型ＭＯＳトランジスタ８の出
力電流テスト時、および出力リーク電流テスト時のＯＥ
信号、ＢＵＦ信号、ＰＴＥＳＴ信号、ＮＴＥＳＴ信号、
内部回路１０の出力信号の各信号の状態を示すタイムチ
ャートである。

【００２８】ＯＥ信号、ＢＵＦ信号、ＰＴＥＳＴ信号、
ＮＴＥＳＴ信号を上記のように、パターン化して第１お
よび第２のＰ型ＭＯＳトランジスタ２，６および第１お
よび第２のＮ型ＭＯＳトランジスタ４，８のオンオフを
制御することで、テスト時間の短縮化が図れ安価な半導
体装置を提供できる。上記実施例では、第３および第４
の制御回路５，７には、ＢＵＦ信号は入力されておら
ず、ＢＵＦ信号が変化しても第２のＰ型ＭＯＳトランジ
スタ６および第２のＮ型ＭＯＳトランジスタ８の状態は
変化しない構成であったが、これに代えて、第３および
第４の制御回路５，７にもＢＵＦ信号を入力し、ＢＵＦ
信号が“Ｈ”となったときに第２のＰ型ＭＯＳトランジ
スタ６および第２のＮ型ＭＯＳトランジスタ８をそれぞ
れオフにするようにしてもよい。

【００２９】

【発明の効果】この発明の半導体装置の出力回路によれ
ば、電流駆動能力の大きい第１のＰ型ＭＯＳトランジス
タおよび電流駆動能力の大きい第１のＮ型ＭＯＳトラン
ジスタを追加し、第２の制御信号により第１のＰ型ＭＯ
Ｓトランジスタおよび第１のＮ型ＭＯＳトランジスタを
駆動可能としたので、信号出力用端子の電圧が定常状態
になるまでの時間を短縮でき、ファンクションテストを
短時間に効率良く行うことができる。また、第３の制御
信号および第４の制御信号により第２のＰ型ＭＯＳトラ
ンジスタおよび第２のＮ型ＭＯＳトランジスタを他の信
号とは無関係に駆動可能としたので、内部回路の出力信
号に関係なく第２のＰ型ＭＯＳトランジスタおよび第２
のＮ型ＭＯＳトランジスタを任意のタイミングでオンに
することができ、第２のＰ型ＭＯＳトランジスタおよび
第２のＮ型ＭＯＳトランジスタの出力電流テストを効率
良く行うことができる。また、第１の制御信号により第
１および第２のＰ型ＭＯＳトランジスタと第１および第
２のＮ型ＭＯＳトランジスタを駆動禁止可能としたの
で、信号出力用端子をフローティング状態にすることが
でき、出力リーク電流テストを効率良く行うことができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例の半導体装置の出力回路の
構成を示す回路図である。

【図２】図１の半導体装置の出力回路の動作を示すタイ
ムチャートである。

【図３】同じく図１の半導体装置の出力回路の動作を示
すタイムチャートである。

【図４】従来の半導体装置の出力回路の一例をの構成を
示す回路図である。

【符号の説明】

１ 第１の制御回路 ２ 第１のＰ型ＭＯＳトランジスタ ３ 第２の制御回路 ４ 第１のＮ型ＭＯＳトランジスタ ５ 第３の制御回路 ６ 第２のＰ型ＭＯＳトランジスタ ７ 第４の制御回路 ８ 第２のＮ型ＭＯＳトランジスタ ９ 信号出力用端子 １０ 半導体装置の内部回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電流駆動能力の大きい第１のＰ型ＭＯＳ
   トランジスタと、 前記第１のＰ型ＭＯＳトランジスタと直列に接続された
   電流駆動能力の大きい第１のＮ型ＭＯＳトランジスタ
   と、 電流駆動能力の小さい第２のＰ型ＭＯＳトランジスタ
   と、 前記第２のＰ型ＭＯＳトランジスタと直列に接続された
   電流駆動能力の小さい第２のＮ型ＭＯＳトランジスタ
   と、 前記第１のＰ型ＭＯＳトランジスタおよび前記第１のＮ
   型ＭＯＳトランジスタの接続点と前記第２のＰ型ＭＯＳ
   トランジスタおよび前記第２のＮ型ＭＯＳトランジスタ
   の接続点に共通に接続された信号出力用端子と、 前記信号出力用端子を信号出力状態とフローティング状
   態とに切り替えるための第１の制御信号と前記第１のＰ
   型ＭＯＳトランジスタおよび前記第１のＮ型ＭＯＳトラ
   ンジスタの駆動・非駆動を切り替えるための第２の制御
   信号と半導体装置の内部回路の出力信号とを入力として
   前記第１のＰ型ＭＯＳトランジスタを制御する第１の制
   御回路と、 前記第１の制御信号と前記第２の制御信号と前記半導体
   装置の内部回路の出力信号とを入力として前記第１のＮ
   型ＭＯＳトランジスタを制御する第２の制御回路と、 前記第１の制御信号と前記第２のＰ型ＭＯＳトランジス
   タを他の信号とは無関係に駆動するための第３の制御信
   号と前記半導体装置の内部回路の出力信号とを入力とし
   て前記第２のＰ型ＭＯＳトランジスタを制御する第３の
   制御回路と、 前記第１の制御信号と前記第２のＮ型ＭＯＳトランジス
   タを他の信号とは無関係に駆動するための第４の制御信
   号と前記半導体装置の内部回路の出力信号とを入力とし
   て前記第２のＮ型ＭＯＳトランジスタを制御する第４の
   制御回路とを備えた半導体装置の出力回路。