JPH0226412A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH0226412A JPH0226412A JP63177657A JP17765788A JPH0226412A JP H0226412 A JPH0226412 A JP H0226412A JP 63177657 A JP63177657 A JP 63177657A JP 17765788 A JP17765788 A JP 17765788A JP H0226412 A JPH0226412 A JP H0226412A
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- JP
- Japan
- Prior art keywords
- gate
- output
- test
- transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title abstract description 22
- 238000012360 testing method Methods 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファに関し、特に出力バッファのテス
ト回路に関する。
ト回路に関する。
従来の出力バッファを第２図に示す、第２図において、
ＰチャネルＭＯ８）ランジスタ１およびＮチャネルＭＯ
８）ランジスタ２の各々のドレインが接続され、トラン
ジスタ１，２のリースは、それぞれ電源端子Ｖ、及び接
地端子ＧＮＤに接続されている。またドレインの接続点
は出力端子３に接続され、ゲートに与えられた入力信号
を反転した信号が出力端子３に得られる。ところで半導
体集積回路は端子の出力部分に、この出力バッファが用
いられるが、製品として出荷する場合に必ｆＬｓＩテス
ター等でテストを行う必要がある。
ＰチャネルＭＯ８）ランジスタ１およびＮチャネルＭＯ
８）ランジスタ２の各々のドレインが接続され、トラン
ジスタ１，２のリースは、それぞれ電源端子Ｖ、及び接
地端子ＧＮＤに接続されている。またドレインの接続点
は出力端子３に接続され、ゲートに与えられた入力信号
を反転した信号が出力端子３に得られる。ところで半導
体集積回路は端子の出力部分に、この出力バッファが用
いられるが、製品として出荷する場合に必ｆＬｓＩテス
ター等でテストを行う必要がある。
その場合出力バッファの出力端子をＬＳＩテスターに接
続して、その電圧レベル等のテストをするのであるが、
ＬＳＩテスターは入力容量をもっているので、実際にテ
ストする時には、第２因に示すように負荷容量４が付い
た状態でテストを行っている。この負荷容量は、時には
１００ＦＦ以上の大きな値であるが、出力バッファの駆
動能力が十分大きければこれを駆動することは可能であ
る。しかし駆動能力を大きくすると電流が流れすぎるた
め用途によっては、小さく設計せざるを得ない場合があ
る。出力バッファの駆動能力が小さいと第３図に示すよ
うに出カバ、ファの出力波形の立ち上がり、立ち下がり
は、その入力波形の変化に対して大きくなまり、高速で
テストをする場合の障害となる。
続して、その電圧レベル等のテストをするのであるが、
ＬＳＩテスターは入力容量をもっているので、実際にテ
ストする時には、第２因に示すように負荷容量４が付い
た状態でテストを行っている。この負荷容量は、時には
１００ＦＦ以上の大きな値であるが、出力バッファの駆
動能力が十分大きければこれを駆動することは可能であ
る。しかし駆動能力を大きくすると電流が流れすぎるた
め用途によっては、小さく設計せざるを得ない場合があ
る。出力バッファの駆動能力が小さいと第３図に示すよ
うに出カバ、ファの出力波形の立ち上がり、立ち下がり
は、その入力波形の変化に対して大きくなまり、高速で
テストをする場合の障害となる。
上述した従来の出力バッファは、ＬＳＩテスター等でテ
ストする場合、出力バッファの出力端子に大きな負荷容
量が付き、出力バッファの駆動能力が小さいと、その負
荷容量を駆動するのに時間がかかり高速でテストできな
い欠点がある。
ストする場合、出力バッファの出力端子に大きな負荷容
量が付き、出力バッファの駆動能力が小さいと、その負
荷容量を駆動するのに時間がかかり高速でテストできな
い欠点がある。
本発明の出力バッファは、第１のトランジスタと第２の
トランジスタを直列接続してなる第１の直列回路と、第
３のトランジスタと第４のトランジスタを直列接続して
なる第２直列回路と、第１および第２のトランジスタの
接続点と第３および第４のトランジスタの接続点に接続
された出力端子と、第３のトランジスタのゲートに接続
された第１の論理回路と、第４のトランジスタのゲート
に接続された第２の論理回路と、第１および第２のトラ
ンジスタのゲートと第１および第２の論理回路に第１の
信号を印加する手段と、第１および第２の論理回路に第
２の信号を印加する手段とを有している。
トランジスタを直列接続してなる第１の直列回路と、第
３のトランジスタと第４のトランジスタを直列接続して
なる第２直列回路と、第１および第２のトランジスタの
接続点と第３および第４のトランジスタの接続点に接続
された出力端子と、第３のトランジスタのゲートに接続
された第１の論理回路と、第４のトランジスタのゲート
に接続された第２の論理回路と、第１および第２のトラ
ンジスタのゲートと第１および第２の論理回路に第１の
信号を印加する手段と、第１および第２の論理回路に第
２の信号を印加する手段とを有している。
そのため、本発明の出力バッファは、通常使用時は駆動
能力を小さく、ＬＳＩテスター等でテストをする時は、
駆動能力を大きくするように切り換えることを可能とす
る。
能力を小さく、ＬＳＩテスター等でテストをする時は、
駆動能力を大きくするように切り換えることを可能とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
第１図において電源ｖＤｔｌと接地電位ＧＮＤ間にＰチ
ャネルＭＯ３）ランジスタ５およびＮチャネルＭＯＳ）
ランジスタロのドレインが接続され、またＰチャネルＭ
Ｏ８）ランジスタフおよびＮチャネルＭＯＳ）ランジス
タ８のドレインが接続されている。各々のドレイン接続
点は、出力端子１２に共通に接続されている。ＭＯＳ）
ランジスタ５および６のゲートには直接入力信号が印加
され、ＭＯＳ）ランジスタのゲートにはオアゲート９出
力が接続され、ＭＯＳ）ランジスタ８のゲートにはアン
ドゲート１０の出力が接続されている。オアゲート９の
入力には入力信号およびテスト信号の反転信号が印加さ
れ、アントゲ−）１０の入力には、入力信号とテスト信
号が印加される。テスト信号は、通常使用時は「０」で
、ＬＳＩテスター等でのテスト時のみｒｌＪになる信号
である。
ャネルＭＯ３）ランジスタ５およびＮチャネルＭＯＳ）
ランジスタロのドレインが接続され、またＰチャネルＭ
Ｏ８）ランジスタフおよびＮチャネルＭＯＳ）ランジス
タ８のドレインが接続されている。各々のドレイン接続
点は、出力端子１２に共通に接続されている。ＭＯＳ）
ランジスタ５および６のゲートには直接入力信号が印加
され、ＭＯＳ）ランジスタのゲートにはオアゲート９出
力が接続され、ＭＯＳ）ランジスタ８のゲートにはアン
ドゲート１０の出力が接続されている。オアゲート９の
入力には入力信号およびテスト信号の反転信号が印加さ
れ、アントゲ−）１０の入力には、入力信号とテスト信
号が印加される。テスト信号は、通常使用時は「０」で
、ＬＳＩテスター等でのテスト時のみｒｌＪになる信号
である。
第１図の回路の動作を説明すると、通常使用時、即ちテ
スト信号が「０」の時、アンドゲート１０の出力は「０
」に、またインバータ１１の「１」出力を入力してオア
ゲート９の出力は「１」になる。よってＰチャネルＭＯ
３）ランジスタフのゲートには「１」が、またＮチャネ
ルＭＯＳ）ランジスタ８のゲートには「０」が入力され
るため、両トランジスタは共にオフして出力端子１２か
らは切り離された状態になる。よって出力端子１２には
、ＰチャネルＭＯ３）ランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタロからなるインバータ構成の出力バッフ
ァによって入力信号を反転した信号が得られる。
スト信号が「０」の時、アンドゲート１０の出力は「０
」に、またインバータ１１の「１」出力を入力してオア
ゲート９の出力は「１」になる。よってＰチャネルＭＯ
３）ランジスタフのゲートには「１」が、またＮチャネ
ルＭＯＳ）ランジスタ８のゲートには「０」が入力され
るため、両トランジスタは共にオフして出力端子１２か
らは切り離された状態になる。よって出力端子１２には
、ＰチャネルＭＯ３）ランジスタ５及びＮチャネルＭＯ
Ｓ）ランジスタロからなるインバータ構成の出力バッフ
ァによって入力信号を反転した信号が得られる。
次にテスト使用時には、テスト信号が「１」になるため
、インバータ１１の出力は「０」になり、オアゲート９
及びアンドゲート１０の出力からは、入力信号が同じ位
相で出力される。この時ＰチャネルＭＯ３）ランジスタ
５及び７はドレインが共通に接続され、それらのゲート
には同じ位相の入力信号が与えられるため機能的には１
個のＰチャネルＭＯ８）ランジスタと同じである。また
ＮチャネルＭＯＳ）ランジスタロと８についても同様で
ある。よって出力端子１２からはＰチャネルＭＯ８）ラ
ンジスタ５及び７からなる１個のＰチャネルＭＯ８）ラ
ンジスタと、ＮチャネルＭＯＳトランジスタ６及び８か
らなる、１個のＮチャネルＭＯ８）ランジスタからなる
インバータ構成の出カバ、ファによって入力信号を反転
した信号が得られる。
、インバータ１１の出力は「０」になり、オアゲート９
及びアンドゲート１０の出力からは、入力信号が同じ位
相で出力される。この時ＰチャネルＭＯ３）ランジスタ
５及び７はドレインが共通に接続され、それらのゲート
には同じ位相の入力信号が与えられるため機能的には１
個のＰチャネルＭＯ８）ランジスタと同じである。また
ＮチャネルＭＯＳ）ランジスタロと８についても同様で
ある。よって出力端子１２からはＰチャネルＭＯ８）ラ
ンジスタ５及び７からなる１個のＰチャネルＭＯ８）ラ
ンジスタと、ＮチャネルＭＯＳトランジスタ６及び８か
らなる、１個のＮチャネルＭＯ８）ランジスタからなる
インバータ構成の出カバ、ファによって入力信号を反転
した信号が得られる。
ところで、出力バッファの駆動能力はトランジスタのゲ
ート幅Ｗによって決定され（通常ゲート長は同じに設計
される）、それが大きな値はど、駆動能力も大きい、い
まＰチャネルＭＯ８）ランジスタ５及び７．Ｎチャネル
ＭＯ３）ランジスタロ及び８のゲート長をそれぞれＷｌ
、Ｗ２．Ｗ３゜Ｗ４とすると、通常使用時にはＰチャネ
ルＭＯ３）ランジスタフ及びＮチャネルＭＯ３）ランジ
スタ８はオフしているので動作に関係ないが、テスト使
用時には、ＰチャネルＭＯ８）ランジスタ５及び７はゲ
ート幅Ｗ＝Ｗ１ ＋Ｗ２の１個のトランジスタとして、
またＮチャネルＭＯ８）ランジスタロ及び８は、ゲート
幅＝Ｗ３＋Ｗ４の１個のトランジスタとして動作するの
で駆動能力が大きくなる。よってゲート幅Ｗｌ、Ｗ３を
小さな値に設計せざるを得ない場合でも、Ｗ２及びＷ４
を大きな値に設計すれば駆動能力を大きくできる。
ート幅Ｗによって決定され（通常ゲート長は同じに設計
される）、それが大きな値はど、駆動能力も大きい、い
まＰチャネルＭＯ８）ランジスタ５及び７．Ｎチャネル
ＭＯ３）ランジスタロ及び８のゲート長をそれぞれＷｌ
、Ｗ２．Ｗ３゜Ｗ４とすると、通常使用時にはＰチャネ
ルＭＯ３）ランジスタフ及びＮチャネルＭＯ３）ランジ
スタ８はオフしているので動作に関係ないが、テスト使
用時には、ＰチャネルＭＯ８）ランジスタ５及び７はゲ
ート幅Ｗ＝Ｗ１ ＋Ｗ２の１個のトランジスタとして、
またＮチャネルＭＯ８）ランジスタロ及び８は、ゲート
幅＝Ｗ３＋Ｗ４の１個のトランジスタとして動作するの
で駆動能力が大きくなる。よってゲート幅Ｗｌ、Ｗ３を
小さな値に設計せざるを得ない場合でも、Ｗ２及びＷ４
を大きな値に設計すれば駆動能力を大きくできる。
以上説明したように本命間の出力バッファは、通常使用
時には駆動能力の小さな出力として働き、テスト使用時
には駆動能力の大きな出力バッファになり、大きな負荷
容量が付く場合でも十分それを駆動することができ、高
速テストもできる効果がある。
時には駆動能力の小さな出力として働き、テスト使用時
には駆動能力の大きな出力バッファになり、大きな負荷
容量が付く場合でも十分それを駆動することができ、高
速テストもできる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の出力バッファの回路図、第３図は従来の出力バッファ
における入出力波形図である。 １．５．７・・・・・・ＰチャネルＭＯ３）ランジスタ
、２．６．８・・・・・・ＮチャネルＭＯ３）ランジス
タ、３．１２・・・・・・出力端子、４・・・・・・負
荷容量、９・・・・・・オアゲート、１０・・・・・・
アンドゲート、１１・・・・・・インバータ。 代理人 弁理士 内 原 晋 ｐＤ 茅 ３ 同
の出力バッファの回路図、第３図は従来の出力バッファ
における入出力波形図である。 １．５．７・・・・・・ＰチャネルＭＯ３）ランジスタ
、２．６．８・・・・・・ＮチャネルＭＯ３）ランジス
タ、３．１２・・・・・・出力端子、４・・・・・・負
荷容量、９・・・・・・オアゲート、１０・・・・・・
アンドゲート、１１・・・・・・インバータ。 代理人 弁理士 内 原 晋 ｐＤ 茅 ３ 同
Claims (1)
- 第１のトランジスタと第２のトランジスタを直列接続し
てなる第１の直列回路と、第３のトランジスタと第４の
トランジスタを直列接続してなる第２の直列回路と、該
第１および第２のトランジスタの接続点と、該第３およ
び第４のトランジスタの接続点とに接続された出力端子
と、前記第３のトランジスタのゲートに出力が接続され
た第１の論理回路と、前記第４のトランジスタのゲート
に出力が接続された第２の論理回路と、前記第１および
第２のトランジスタのゲートと前記第１および第２の論
理回路の入力に第１の信号を印加する手段と、前記第１
および第２の論理回路の入力に第２の信号を印加する手
段とを有することを特徴とする出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177657A JPH0226412A (ja) | 1988-07-15 | 1988-07-15 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177657A JPH0226412A (ja) | 1988-07-15 | 1988-07-15 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226412A true JPH0226412A (ja) | 1990-01-29 |
Family
ID=16034823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177657A Pending JPH0226412A (ja) | 1988-07-15 | 1988-07-15 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0226412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
-
1988
- 1988-07-15 JP JP63177657A patent/JPH0226412A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
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