JPH0816535A - Ｃｐｕシステム - Google Patents
ＣｐｕシステムInfo
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- JPH0816535A JPH0816535A JP14356294A JP14356294A JPH0816535A JP H0816535 A JPH0816535 A JP H0816535A JP 14356294 A JP14356294 A JP 14356294A JP 14356294 A JP14356294 A JP 14356294A JP H0816535 A JPH0816535 A JP H0816535A
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- data
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Abstract
(57)【要約】
【目的】共通のバスに複数のCPU を接続してCPU 間でデ
ータ伝送する場合に、高速伝送できるようにする。 【構成】データ(DT)及びアドレス・データを伝送する共
通のバス 2に複数のCPU1a〜1nを接続しこれらCPU のう
ちの所望のCPU から他のCPU にDTを伝送するCPU間通信
を実施するCPU システムにおいて、共通のバスに接続さ
れる共有メモリ(MEM) を設けまたMEM に対する書込アド
レスをデコードして特定アドレス領域に対する書込みの
時に予め設定したアドレス(ADD) 対応のCPU に対する割
込信号を発生するデコード手段(DEC) とを設け、各CPU
にはデータ伝送時に伝送対象データをMEM の伝送データ
格納領域(A1)に書込む機能、書込みを終えると伝送先の
CPUに対応して定めたMEM 上の特定ADD 領域をアクセス
してフラグを書込む機能、DEC から割込信号を受けると
MEM のA1をアクセスしてDTを読込む機能を設ける。
ータ伝送する場合に、高速伝送できるようにする。 【構成】データ(DT)及びアドレス・データを伝送する共
通のバス 2に複数のCPU1a〜1nを接続しこれらCPU のう
ちの所望のCPU から他のCPU にDTを伝送するCPU間通信
を実施するCPU システムにおいて、共通のバスに接続さ
れる共有メモリ(MEM) を設けまたMEM に対する書込アド
レスをデコードして特定アドレス領域に対する書込みの
時に予め設定したアドレス(ADD) 対応のCPU に対する割
込信号を発生するデコード手段(DEC) とを設け、各CPU
にはデータ伝送時に伝送対象データをMEM の伝送データ
格納領域(A1)に書込む機能、書込みを終えると伝送先の
CPUに対応して定めたMEM 上の特定ADD 領域をアクセス
してフラグを書込む機能、DEC から割込信号を受けると
MEM のA1をアクセスしてDTを読込む機能を設ける。
Description
【０００１】
【産業上の利用分野】本発明は共通のバスで接続される
複数のＣＰＵ間のデータ伝送方式を改良したＣＰＵシス
テムに関するものである。
複数のＣＰＵ間のデータ伝送方式を改良したＣＰＵシス
テムに関するものである。
【０００２】
【従来の技術】一般にＣＰＵ（プロセッサ）間でデータ
伝送を行うようにするには、それぞれのＣＰＵにＳＩＯ
（シリアル通信入出力装置）を持たせ、送信側のＣＰＵ
からのパラレルデータを当該送信側のＣＰＵにおけるＳ
ＩＯによりシリアルに変換して出力し、受信側では当該
受信側のＳＩＯによりシリアルデータを受信し、ここで
パラレルデータに変換して受信側のＣＰＵに取り込ませ
る、と云った方式で行う。
伝送を行うようにするには、それぞれのＣＰＵにＳＩＯ
（シリアル通信入出力装置）を持たせ、送信側のＣＰＵ
からのパラレルデータを当該送信側のＣＰＵにおけるＳ
ＩＯによりシリアルに変換して出力し、受信側では当該
受信側のＳＩＯによりシリアルデータを受信し、ここで
パラレルデータに変換して受信側のＣＰＵに取り込ませ
る、と云った方式で行う。
【０００３】しかしながら、この方法によると、通信対
象となるＣＰＵの個数分だけ、各ＣＰＵにＳＩＯポート
が必要となるので、この方式を実施しようとするために
は、消費電力や実装面積などの問題があり、従ってあま
り多くのＣＰＵと通信することは困難であり、また、送
信する側のＣＰＵでは複数のＳＩＯを制御しなければな
らないことから、ＣＰＵの負荷が重くなる等の不具合が
ある。
象となるＣＰＵの個数分だけ、各ＣＰＵにＳＩＯポート
が必要となるので、この方式を実施しようとするために
は、消費電力や実装面積などの問題があり、従ってあま
り多くのＣＰＵと通信することは困難であり、また、送
信する側のＣＰＵでは複数のＳＩＯを制御しなければな
らないことから、ＣＰＵの負荷が重くなる等の不具合が
ある。
【０００４】この不具合を解決するべく、各ＣＰＵから
共通にアクセスできる共有メモリを設けるようにする方
式もある。この共有メモリ方式では送信側のＣＰＵによ
り伝送したいデータをこの共有メモリに書き込み、他の
各ＣＰＵではこの共有メモを読み出し操作してデータを
取り込むようにする。
共通にアクセスできる共有メモリを設けるようにする方
式もある。この共有メモリ方式では送信側のＣＰＵによ
り伝送したいデータをこの共有メモリに書き込み、他の
各ＣＰＵではこの共有メモを読み出し操作してデータを
取り込むようにする。
【０００５】しかしながら、この共有メモリ方式におい
ては、共有メモリからデータを取り込む場合、各ＣＰＵ
からはポーリングにより読みにゆくので、どうしても時
間的な遅れが避けられないことから、リアルタイムに伝
送する必要のあるデータの通信には向かない等の問題が
あった。
ては、共有メモリからデータを取り込む場合、各ＣＰＵ
からはポーリングにより読みにゆくので、どうしても時
間的な遅れが避けられないことから、リアルタイムに伝
送する必要のあるデータの通信には向かない等の問題が
あった。
【０００６】
【発明が解決しようとする課題】上述した如く、ＳＩＯ
による方式ではＣＰＵに対して１対１の通信路を設ける
必要があるため、シリアル通信制御を実施するためのシ
リアルコントローラが多数（通信路数分）必要になり、
従って、システムの消費電力が増大し、また、実装面積
も増大する他、ＣＰＵの負荷が大きいと云う問題があ
る。
による方式ではＣＰＵに対して１対１の通信路を設ける
必要があるため、シリアル通信制御を実施するためのシ
リアルコントローラが多数（通信路数分）必要になり、
従って、システムの消費電力が増大し、また、実装面積
も増大する他、ＣＰＵの負荷が大きいと云う問題があ
る。
【０００７】また、共有メモリによる授受方式では共有
メモリの読み出しにあたっては、ポーリングを行うの
で、読出しの要求が発生してからの時間遅れが避けられ
ないため、リアルタイムのデータ伝送を行うことができ
ないと云う問題がある。
メモリの読み出しにあたっては、ポーリングを行うの
で、読出しの要求が発生してからの時間遅れが避けられ
ないため、リアルタイムのデータ伝送を行うことができ
ないと云う問題がある。
【０００８】そこで、この発明の目的とするところは、
低消費電力化と省スペース化を図ることができ、また、
ＣＰＵの負荷を大きくすることなく、しかも、リアルタ
イムでデータ伝送ができるようにしたＣＰＵシステムを
提供することにある。
低消費電力化と省スペース化を図ることができ、また、
ＣＰＵの負荷を大きくすることなく、しかも、リアルタ
イムでデータ伝送ができるようにしたＣＰＵシステムを
提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、データお
よびアドレス・データを伝送する共通のバスに、複数の
ＣＰＵを接続し、これらＣＰＵのうちの所望のＣＰＵか
ら他のＣＰＵにデータを伝送するＣＰＵ間通信を実施す
るＣＰＵシステムにおいて、前記共通のバスに接続され
る共有メモリを設け、また、各ＣＰＵからこの共有メモ
リへのアクセス要求を調停して一つにアクセス権を与え
る調停手段と、この共有メモリに対する書き込みアドレ
スをデコードして特定アドレス領域に対する書き込みの
時に予め設定したアドレス対応のＣＰＵに対する割り込
み信号を発生するデコード手段とを設けると共に、前記
ＣＰＵには、データ伝送時には前記調停手段に共有メモ
リのアクセス要求をすると共に、調停手段からアクセス
権が与えられると伝送するデータを共有メモリの伝送デ
ータ格納領域に書き込む機能と、この書き込みを終える
と伝送先のＣＰＵに対応して定めた共有メモリの特定ア
ドレス領域をアクセスしてフラグを書き込む機能と、デ
コード手段から割り込み信号を受けると前記調停手段に
共有メモリのアクセス要求をすると共に、調停手段から
アクセス権が与えられると共有メモリの前記伝送データ
格納領域をアクセスしてデータを読み込む機能とを設け
て構成する。
め、本発明は次のように構成する。すなわち、データお
よびアドレス・データを伝送する共通のバスに、複数の
ＣＰＵを接続し、これらＣＰＵのうちの所望のＣＰＵか
ら他のＣＰＵにデータを伝送するＣＰＵ間通信を実施す
るＣＰＵシステムにおいて、前記共通のバスに接続され
る共有メモリを設け、また、各ＣＰＵからこの共有メモ
リへのアクセス要求を調停して一つにアクセス権を与え
る調停手段と、この共有メモリに対する書き込みアドレ
スをデコードして特定アドレス領域に対する書き込みの
時に予め設定したアドレス対応のＣＰＵに対する割り込
み信号を発生するデコード手段とを設けると共に、前記
ＣＰＵには、データ伝送時には前記調停手段に共有メモ
リのアクセス要求をすると共に、調停手段からアクセス
権が与えられると伝送するデータを共有メモリの伝送デ
ータ格納領域に書き込む機能と、この書き込みを終える
と伝送先のＣＰＵに対応して定めた共有メモリの特定ア
ドレス領域をアクセスしてフラグを書き込む機能と、デ
コード手段から割り込み信号を受けると前記調停手段に
共有メモリのアクセス要求をすると共に、調停手段から
アクセス権が与えられると共有メモリの前記伝送データ
格納領域をアクセスしてデータを読み込む機能とを設け
て構成する。
【００１０】
【作用】本発明は各ＣＰＵから共通にアクセスできる共
有メモリを有し、この共有メモリ内に各ＣＰＵに対して
割り込みを発生するエリアを設けてある。各々のＣＰＵ
は他のＣＰＵにデータを伝送したい時、共有メモリに対
するアクセス権を取得し、伝送すべきデータを共有メモ
リ内の伝送データ格納領域に書き込み、伝送したいＣＰ
Ｕに割り当てられている共有メモリ内の割り込み発生エ
リアに任意データを書き込む。共有メモリは割り込み発
生エリアをデコードするデコード手段を有しており、こ
のエリアにアクセスがあった場合はデコード手段は該当
ＣＰＵに割り込みをかける。これはデコード手段から各
ＣＰＵに個別に割り込み線が張られており、この個別に
張られた割り込み線のうちの伝送先該当のＣＰＵに対す
る割り込み線をアクティブにする。割り込みが入ったＣ
ＰＵは共有メモリ内の伝送データ格納領域からデータを
読み出して取り込む。
有メモリを有し、この共有メモリ内に各ＣＰＵに対して
割り込みを発生するエリアを設けてある。各々のＣＰＵ
は他のＣＰＵにデータを伝送したい時、共有メモリに対
するアクセス権を取得し、伝送すべきデータを共有メモ
リ内の伝送データ格納領域に書き込み、伝送したいＣＰ
Ｕに割り当てられている共有メモリ内の割り込み発生エ
リアに任意データを書き込む。共有メモリは割り込み発
生エリアをデコードするデコード手段を有しており、こ
のエリアにアクセスがあった場合はデコード手段は該当
ＣＰＵに割り込みをかける。これはデコード手段から各
ＣＰＵに個別に割り込み線が張られており、この個別に
張られた割り込み線のうちの伝送先該当のＣＰＵに対す
る割り込み線をアクティブにする。割り込みが入ったＣ
ＰＵは共有メモリ内の伝送データ格納領域からデータを
読み出して取り込む。
【００１１】このように、本発明ではデータ伝送用に共
有メモリを用い、また、共有メモリには伝送先のＣＰＵ
別に強制割り込みを与えるための割り込みエリアを設け
てあり、共有メモリに伝送デ−タを書き込むと共に強制
割り込みエリアのうち、伝送先対応のエリアをアクセス
することにより伝送先ＣＰＵへの割り込み発生を行うよ
うにし、この伝送先ＣＰＵに割り込み処理による共有メ
モリ内伝送データの読み込みを行うようにしているの
で、リアルタイムな情報伝送ができる。また、共有メモ
リを介しているので、ＣＰＵはシリアル伝送やポーリン
グ等の伝送制御等を行う必要がなく、負荷の軽減ができ
る。
有メモリを用い、また、共有メモリには伝送先のＣＰＵ
別に強制割り込みを与えるための割り込みエリアを設け
てあり、共有メモリに伝送デ−タを書き込むと共に強制
割り込みエリアのうち、伝送先対応のエリアをアクセス
することにより伝送先ＣＰＵへの割り込み発生を行うよ
うにし、この伝送先ＣＰＵに割り込み処理による共有メ
モリ内伝送データの読み込みを行うようにしているの
で、リアルタイムな情報伝送ができる。また、共有メモ
リを介しているので、ＣＰＵはシリアル伝送やポーリン
グ等の伝送制御等を行う必要がなく、負荷の軽減ができ
る。
【００１２】
【実施例】本発明は、バスを介して接続される複数のＣ
ＰＵ間のデータ伝送を行うＣＰＵシステムにおいて、各
ＣＰＵから共通にアクセスできるメモリを持ち、このメ
モリ内の任意のエリアに割り込み発生用番地を設定し、
データ伝送する場合に、ＣＰＵ間の通信がリアルタイム
に行えるようにするもので、以下、本発明の実施例を図
面を参照して説明する。
ＰＵ間のデータ伝送を行うＣＰＵシステムにおいて、各
ＣＰＵから共通にアクセスできるメモリを持ち、このメ
モリ内の任意のエリアに割り込み発生用番地を設定し、
データ伝送する場合に、ＣＰＵ間の通信がリアルタイム
に行えるようにするもので、以下、本発明の実施例を図
面を参照して説明する。
【００１３】図１は本発明の一実施例を示す全体構成の
ブロック図であって、１1 〜１n はそれぞれプロセッサ
（ＣＰＵ）を登載した独立のＣＰＵ基板、２はＣＰＵバ
ス、３は割り込み信号線、４は共有メモリ基板である。
ブロック図であって、１1 〜１n はそれぞれプロセッサ
（ＣＰＵ）を登載した独立のＣＰＵ基板、２はＣＰＵバ
ス、３は割り込み信号線、４は共有メモリ基板である。
【００１４】ＣＰＵバス２は複数ビット分のデータバス
及び複数本のコントロールバス及び複数ビット分のアド
レスバスから構成されており、このＣＰＵバス２に各Ｃ
ＰＵ基板１1 〜１n および共有メモリ基板４はそのバス
を接続されている。
及び複数本のコントロールバス及び複数ビット分のアド
レスバスから構成されており、このＣＰＵバス２に各Ｃ
ＰＵ基板１1 〜１n および共有メモリ基板４はそのバス
を接続されている。
【００１５】共有メモリ基板４は各ＣＰＵ基板１1 〜１
n のＣＰＵが共有するメモリを搭載した基板であり、Ｃ
ＰＵバス２により接続されていることにより、いずれの
ＣＰＵ基板１1 〜１n 上のＣＰＵからもアクセス可能で
ある。
n のＣＰＵが共有するメモリを搭載した基板であり、Ｃ
ＰＵバス２により接続されていることにより、いずれの
ＣＰＵ基板１1 〜１n 上のＣＰＵからもアクセス可能で
ある。
【００１６】割り込み信号線３は各ＣＰＵ基板１1 〜１
n から共有メモリ基板４に接続される制御線であり、各
ＣＰＵ基板１1 〜１n のＣＰＵから割り込み要求を伝達
するための線であって、この割り込み信号線３は各ＣＰ
Ｕ基板１1 〜１n 毎に独立して配される。なお、本発明
で使用しているＣＰＵは例えば、３２ビットＣＰＵや、
６４ビットＣＰＵなどの高速高性能のプロセッサであ
り、近年では安価で入手が容易であって、処理を高速で
実施できる。
n から共有メモリ基板４に接続される制御線であり、各
ＣＰＵ基板１1 〜１n のＣＰＵから割り込み要求を伝達
するための線であって、この割り込み信号線３は各ＣＰ
Ｕ基板１1 〜１n 毎に独立して配される。なお、本発明
で使用しているＣＰＵは例えば、３２ビットＣＰＵや、
６４ビットＣＰＵなどの高速高性能のプロセッサであ
り、近年では安価で入手が容易であって、処理を高速で
実施できる。
【００１７】本システムでは、ＣＰＵ基板１1 〜１n の
うち、所望のあるＣＰＵ基板１n のＣＰＵから所望の他
のＣＰＵ基板１n-1 のＣＰＵ ７にデータ伝送するには
共有メモリ基板４における共有メモリに対してＣＰＵ基
板１n のＣＰＵ ７からＣＰＵバス２を介して伝送すべ
きデータを書き込み、次に共有メモリにおける伝送先の
ＣＰＵ基板１n-1 のＣＰＵ ７への書き込みが割り当て
られたエリアにアクセスする。これにより、共有メモリ
基板４より該当ＣＰＵ基板に該当するＣＰＵに割り込み
要求がかかる。
うち、所望のあるＣＰＵ基板１n のＣＰＵから所望の他
のＣＰＵ基板１n-1 のＣＰＵ ７にデータ伝送するには
共有メモリ基板４における共有メモリに対してＣＰＵ基
板１n のＣＰＵ ７からＣＰＵバス２を介して伝送すべ
きデータを書き込み、次に共有メモリにおける伝送先の
ＣＰＵ基板１n-1 のＣＰＵ ７への書き込みが割り当て
られたエリアにアクセスする。これにより、共有メモリ
基板４より該当ＣＰＵ基板に該当するＣＰＵに割り込み
要求がかかる。
【００１８】割り込みを受けたＣＰＵ基板１n-1 のＣＰ
Ｕ ７は共有メモリ基板４上の共有メモリの所定エリア
に対してデータの読み取りを実施することにより、ＣＰ
Ｕ基板１n のＣＰＵからＣＰＵ基板１n-1 のＣＰＵ ７
へのデータ伝送が完了する仕組みである。
Ｕ ７は共有メモリ基板４上の共有メモリの所定エリア
に対してデータの読み取りを実施することにより、ＣＰ
Ｕ基板１n のＣＰＵからＣＰＵ基板１n-1 のＣＰＵ ７
へのデータ伝送が完了する仕組みである。
【００１９】このようにするために、本システムでは次
のように構成する。詳細を説明する。図２はＣＰＵ基板
１n （n ＝１，２，３，４，…）と共有メモリ基板４の
接続を示す構成の概略図であり、５はアドレスデコー
ダ、６は共有メモリ、７はＣＰＵ、８はバスアービタで
ある。
のように構成する。詳細を説明する。図２はＣＰＵ基板
１n （n ＝１，２，３，４，…）と共有メモリ基板４の
接続を示す構成の概略図であり、５はアドレスデコー
ダ、６は共有メモリ、７はＣＰＵ、８はバスアービタで
ある。
【００２０】これらのうち、共有メモリ６は少なくとも
所定の容量のアドレス空間を有するデータの読み／書き
可能なメモリであり、そのアドレス空間は図５に示すよ
うに、伝送データを書き込み、引き渡すための伝送デー
タエリアと、伝送元の各ＣＰＵ基板１1 〜１n 別に伝送
先の各ＣＰＵ基板１1 〜１n が予めアドレス対応に割り
付けられた伝送先指定フラグ領域（割り込み先フラグ領
域）とに分けてある。
所定の容量のアドレス空間を有するデータの読み／書き
可能なメモリであり、そのアドレス空間は図５に示すよ
うに、伝送データを書き込み、引き渡すための伝送デー
タエリアと、伝送元の各ＣＰＵ基板１1 〜１n 別に伝送
先の各ＣＰＵ基板１1 〜１n が予めアドレス対応に割り
付けられた伝送先指定フラグ領域（割り込み先フラグ領
域）とに分けてある。
【００２１】アドレスデコーダ５はＣＰＵバス２におけ
るアドレス・バスを入力側に接続され、出力側は複数の
端子を有していて入力アドレス・データに応じて予め設
定された所定の出力端子に信号出力する（出力端子をア
クティブにする）回路であり、出力端子は各ＣＰＵ基板
１1 〜１n のうち、それぞれ対応するＣＰＵ基板１1〜
１n に繋がる割り込み信号線に接続される。
るアドレス・バスを入力側に接続され、出力側は複数の
端子を有していて入力アドレス・データに応じて予め設
定された所定の出力端子に信号出力する（出力端子をア
クティブにする）回路であり、出力端子は各ＣＰＵ基板
１1 〜１n のうち、それぞれ対応するＣＰＵ基板１1〜
１n に繋がる割り込み信号線に接続される。
【００２２】すなわち、アドレスデコーダ５はＣＰＵバ
ス２におけるアドレス・バスに、前記伝送先指定フラグ
領域（割り込み先フラグ領域）がアクセスされるアドレ
ス・データが現われた時、対応するＣＰＵ基板１1 〜１
n の割り込み信号線接続端子をアクティブにするよう
に、そのアドレス・データをデコードする機能を有して
おり、このアクティブになった割り込み信号線接続端子
の出力は割り込み信号ＩＮＴとして対応するＣＰＵ基板
１1 〜１n のＣＰＵの割り込み信号端子に与えられる構
成である。
ス２におけるアドレス・バスに、前記伝送先指定フラグ
領域（割り込み先フラグ領域）がアクセスされるアドレ
ス・データが現われた時、対応するＣＰＵ基板１1 〜１
n の割り込み信号線接続端子をアクティブにするよう
に、そのアドレス・データをデコードする機能を有して
おり、このアクティブになった割り込み信号線接続端子
の出力は割り込み信号ＩＮＴとして対応するＣＰＵ基板
１1 〜１n のＣＰＵの割り込み信号端子に与えられる構
成である。
【００２３】従って、共有メモリ６の前記伝送先指定フ
ラグ領域がアクセスされる時は、アクセスされる領域対
応のＣＰＵ基板のＣＰＵに対する割り込みがかかるよう
になり、割り込みがかかると共有メモリ６の伝送データ
書き込み領域を、この割り込みによる処理により読出す
割り込み処理プログラムを持たせておくことにより、自
動的に伝送先のＣＰＵ基板のＣＰＵに共有メモリ６の伝
送データ書き込み領域を読み出させて取り込ませること
ができるようにしている。
ラグ領域がアクセスされる時は、アクセスされる領域対
応のＣＰＵ基板のＣＰＵに対する割り込みがかかるよう
になり、割り込みがかかると共有メモリ６の伝送データ
書き込み領域を、この割り込みによる処理により読出す
割り込み処理プログラムを持たせておくことにより、自
動的に伝送先のＣＰＵ基板のＣＰＵに共有メモリ６の伝
送データ書き込み領域を読み出させて取り込ませること
ができるようにしている。
【００２４】バスアービタ８はバス・リクエストの要求
に対して調停をするものであり、このバスアービタ８に
はその入力側に各ＣＰＵ基板１1 〜１n からのバスリク
エスト線ＢＲがそれぞれ接続されており、対応するバス
リクエスト線ＢＲを介して各ＣＰＵ基板１1 〜１n から
出力されたバスリクエスト信号を受けるとその中の一つ
のＣＰＵ基板１1 （〜１n ）からのバスリクエストにつ
いてリクエストを受付け、当該ＣＰＵ基板１1 （〜１
n ）にＣＰＵバス２のアクセス権を与えるべく、当該Ｃ
ＰＵ基板１1 （〜１n ）対応のバスグラント信号線ＢＲ
をアクティブにする機能を有する。
に対して調停をするものであり、このバスアービタ８に
はその入力側に各ＣＰＵ基板１1 〜１n からのバスリク
エスト線ＢＲがそれぞれ接続されており、対応するバス
リクエスト線ＢＲを介して各ＣＰＵ基板１1 〜１n から
出力されたバスリクエスト信号を受けるとその中の一つ
のＣＰＵ基板１1 （〜１n ）からのバスリクエストにつ
いてリクエストを受付け、当該ＣＰＵ基板１1 （〜１
n ）にＣＰＵバス２のアクセス権を与えるべく、当該Ｃ
ＰＵ基板１1 （〜１n ）対応のバスグラント信号線ＢＲ
をアクティブにする機能を有する。
【００２５】図３は各ＣＰＵ基板１1 〜１n 側の構成例
であり、いずれのＣＰＵ基板１1 〜１n も基本的にはこ
の図３の構成を有している。図３における９はチップセ
レクト回路、１０はバスリクエスト回路、１１はＡＣＫ
コントロール回路である。
であり、いずれのＣＰＵ基板１1 〜１n も基本的にはこ
の図３の構成を有している。図３における９はチップセ
レクト回路、１０はバスリクエスト回路、１１はＡＣＫ
コントロール回路である。
【００２６】上記チップセレクト回路９は自ＣＰＵ基板
上のＣＰＵ ７の出力アドレスが、予め設定されたアド
レスを示すとき、チップセレクト信号を出力するもので
あり、バス・リクエスト回路１０はこのチップセレクト
信号を受けてアクティブ状態になり、ＣＰＵ ７のアド
レス・ストローブ端子（ＡＳ）出力及びデータ・ストロ
ーブ端子（ＤＳ）出力に応じてバス・リクエスト信号Ｂ
Ｒを出力する回路である。
上のＣＰＵ ７の出力アドレスが、予め設定されたアド
レスを示すとき、チップセレクト信号を出力するもので
あり、バス・リクエスト回路１０はこのチップセレクト
信号を受けてアクティブ状態になり、ＣＰＵ ７のアド
レス・ストローブ端子（ＡＳ）出力及びデータ・ストロ
ーブ端子（ＤＳ）出力に応じてバス・リクエスト信号Ｂ
Ｒを出力する回路である。
【００２７】なお、アドレス・ストローブ端子（ＡＳ）
の信号出力はＣＰＵ ７よりアドレス・データが出力状
態であることを知らせる当該ＣＰＵ ７の状態信号であ
り、また、データ・ストローブ端子（ＤＳ）の信号出力
は当該ＣＰＵ ７からデータが出力状態であることを知
らせる当該ＣＰＵ ７の状態信号である。
の信号出力はＣＰＵ ７よりアドレス・データが出力状
態であることを知らせる当該ＣＰＵ ７の状態信号であ
り、また、データ・ストローブ端子（ＤＳ）の信号出力
は当該ＣＰＵ ７からデータが出力状態であることを知
らせる当該ＣＰＵ ７の状態信号である。
【００２８】従って、アドレス・ストローブ端子（Ａ
Ｓ）の信号出力があるときはＣＰＵ７よりアドレス・デ
ータが出力されていてアドレス・データを取り込み可能
であることを当該ＣＰＵ ７が知らせており、また、デ
ータ・ストローブ端子（ＤＳ）の信号出力があるときは
当該ＣＰＵ ７からデータが出力されていてデータを取
り込み可能であることを当該ＣＰＵ ７が知らせてい
る。
Ｓ）の信号出力があるときはＣＰＵ７よりアドレス・デ
ータが出力されていてアドレス・データを取り込み可能
であることを当該ＣＰＵ ７が知らせており、また、デ
ータ・ストローブ端子（ＤＳ）の信号出力があるときは
当該ＣＰＵ ７からデータが出力されていてデータを取
り込み可能であることを当該ＣＰＵ ７が知らせてい
る。
【００２９】また、ＡＣＫコントロール回路１１はバス
リクエスト回路１０から与えられるバスリクエスト信号
ＢＲと、バスアービタ８のバスグラント（ＢＧ）線によ
り与えられるバスグラント信号、及び後述するバスタイ
ムアウト監視回路１２からデータ転送完了の状態の時に
出力されて与えられるデータアクノリッジ（ＤＴＡＣ
Ｋ）信号（このＤＴＡＣＫ信号は例えば、非同期転送の
ため、データ転送サイクルを完了させる応答信号であ
る）、および共有メモリ基板４からのバス・エラー（Ｂ
ＥＲＲ）信号を入力とし、データ・アクノリッジ（ＤＴ
ＡＣＫ）信号を出力する回路であり、バス・リクエスト
信号ＢＲとバスグラント（ＢＧ）線にがアクティブ状態
で、データアクノリッジ（ＤＴＡＣＫ）信号がアクノリ
ッジ（認可）状態であり、バス・エラー（ＢＥＲＲ）信
号がないとき、データアクノリッジ信号を出力してＣＰ
Ｕ ７のデータアクノリッジ（ＤＴＡＣＫ）端子に信号
を与え、また、バス・エラー（ＢＥＲＲ）信号があると
き、ＣＰＵ ７のバス・エラー（ＢＥＲＲ）端子に信号
を与える機能を有するもので、データの読み書きが可能
な状態であるか否かをＣＰＵ ７に知らせるための回路
である。
リクエスト回路１０から与えられるバスリクエスト信号
ＢＲと、バスアービタ８のバスグラント（ＢＧ）線によ
り与えられるバスグラント信号、及び後述するバスタイ
ムアウト監視回路１２からデータ転送完了の状態の時に
出力されて与えられるデータアクノリッジ（ＤＴＡＣ
Ｋ）信号（このＤＴＡＣＫ信号は例えば、非同期転送の
ため、データ転送サイクルを完了させる応答信号であ
る）、および共有メモリ基板４からのバス・エラー（Ｂ
ＥＲＲ）信号を入力とし、データ・アクノリッジ（ＤＴ
ＡＣＫ）信号を出力する回路であり、バス・リクエスト
信号ＢＲとバスグラント（ＢＧ）線にがアクティブ状態
で、データアクノリッジ（ＤＴＡＣＫ）信号がアクノリ
ッジ（認可）状態であり、バス・エラー（ＢＥＲＲ）信
号がないとき、データアクノリッジ信号を出力してＣＰ
Ｕ ７のデータアクノリッジ（ＤＴＡＣＫ）端子に信号
を与え、また、バス・エラー（ＢＥＲＲ）信号があると
き、ＣＰＵ ７のバス・エラー（ＢＥＲＲ）端子に信号
を与える機能を有するもので、データの読み書きが可能
な状態であるか否かをＣＰＵ ７に知らせるための回路
である。
【００３０】図４は共有メモリ基板４の構成を示すブロ
ック図である。図に示すように、共有メモリ基板４はア
ドレス・バス及びデータ・バスに接続されるリード／ラ
イト可能なランダム・アクセス・メモリによる所要容量
の共有メモリ６と、各ＣＰＵ基板１n のバス・リクエス
ト回路１０から個別に導かれたバス・リクエスト信号Ｂ
Ｒ出力線が接続され、これら各バス・リクエスト信号Ｂ
Ｒ出力線からのバス・リクエスト信号ＢＲを受けて同時
にアクセスがされることのないように一つに、バスのア
クセス権を与えるためのバス・グラント信号ＢＧをその
アクセス権を与えたＣＰＵ基板１n のバス・グラント信
号線に与え、バスアクセスの競合が生じないように調停
を行う回路である。
ック図である。図に示すように、共有メモリ基板４はア
ドレス・バス及びデータ・バスに接続されるリード／ラ
イト可能なランダム・アクセス・メモリによる所要容量
の共有メモリ６と、各ＣＰＵ基板１n のバス・リクエス
ト回路１０から個別に導かれたバス・リクエスト信号Ｂ
Ｒ出力線が接続され、これら各バス・リクエスト信号Ｂ
Ｒ出力線からのバス・リクエスト信号ＢＲを受けて同時
にアクセスがされることのないように一つに、バスのア
クセス権を与えるためのバス・グラント信号ＢＧをその
アクセス権を与えたＣＰＵ基板１n のバス・グラント信
号線に与え、バスアクセスの競合が生じないように調停
を行う回路である。
【００３１】また、アドレスデコーダ５は前述したよう
に、アドレスバスのアドレスデータを取り込み、アドレ
スデコードしてそのアドレスデータが特定のアドレスを
示すとき、対応するＣＰＵ基板１1 〜１n のＣＰＵに対
する割り込み信号ＩＮＴを発生する回路であり、この特
定アドレスとしては後述する共有メモリ６内の割り込み
エリア対応に割り込み信号発生先を設定してある。
に、アドレスバスのアドレスデータを取り込み、アドレ
スデコードしてそのアドレスデータが特定のアドレスを
示すとき、対応するＣＰＵ基板１1 〜１n のＣＰＵに対
する割り込み信号ＩＮＴを発生する回路であり、この特
定アドレスとしては後述する共有メモリ６内の割り込み
エリア対応に割り込み信号発生先を設定してある。
【００３２】バスタイムアウト監視回路１２はバスに対
するアクセス権の時間制限を行うための回路であり、ア
クセス権を得たＣＰＵのアドレス・ストローブ端子（Ａ
Ｓ）からのアドレス・ストローブ信号またはデータ・ス
トローブ端子（ＤＳ）からのデータ・ストローブ信号を
受けてから所定の時間経過するとバス・エラー信号（Ｂ
ＥＲＲ）を出力し、各ＣＰＵ基板１1 〜１n のＡＣＫコ
ントロール回路１１に与え、アクセス権の終了をバス・
エラーとして知らせる回路である。尚、バスタイムアウ
ト監視回路１２はデータ転送完了の状態の時にデータア
クノリッジ（ＤＴＡＣＫ）信号を出力する。
するアクセス権の時間制限を行うための回路であり、ア
クセス権を得たＣＰＵのアドレス・ストローブ端子（Ａ
Ｓ）からのアドレス・ストローブ信号またはデータ・ス
トローブ端子（ＤＳ）からのデータ・ストローブ信号を
受けてから所定の時間経過するとバス・エラー信号（Ｂ
ＥＲＲ）を出力し、各ＣＰＵ基板１1 〜１n のＡＣＫコ
ントロール回路１１に与え、アクセス権の終了をバス・
エラーとして知らせる回路である。尚、バスタイムアウ
ト監視回路１２はデータ転送完了の状態の時にデータア
クノリッジ（ＤＴＡＣＫ）信号を出力する。
【００３３】共有メモリ６内のアドレス空間割付け状態
を図５を参照して少し詳しく触れておく。図に示すよう
に、共有メモリ６はアドレス空間を伝送データ書き込み
領域と、各ＣＰＵ基板１1 〜１n 毎に割り込みのフラグ
を立てる（書き込む）ためのフラグ領域に予め領域分け
して特定領域に割り当ててある。
を図５を参照して少し詳しく触れておく。図に示すよう
に、共有メモリ６はアドレス空間を伝送データ書き込み
領域と、各ＣＰＵ基板１1 〜１n 毎に割り込みのフラグ
を立てる（書き込む）ためのフラグ領域に予め領域分け
して特定領域に割り当ててある。
【００３４】共有メモリ６はアドレス空間のうち、例え
ば、アドレスが“０１”，“０２”，“０３”，“０
４”，〜“１０”までの領域は、伝送元のＣＰＵとして
ＣＰＵ基板１n のＣＰＵが他のＣＰＵ基板のＣＰＵに伝
送する場合の伝送先のフラグを立てるための領域であ
り、アドレスが“０１”の領域を用いる場合は伝送元の
ＣＰＵ基板１n のＣＰＵから伝送先のＣＰＵ基板１1 の
ＣＰＵへの伝送を示し、アドレスが“０２”の領域を用
いる場合は伝送元のＣＰＵ基板１n のＣＰＵから伝送先
のＣＰＵ基板１2 のＣＰＵへの伝送を示す。
ば、アドレスが“０１”，“０２”，“０３”，“０
４”，〜“１０”までの領域は、伝送元のＣＰＵとして
ＣＰＵ基板１n のＣＰＵが他のＣＰＵ基板のＣＰＵに伝
送する場合の伝送先のフラグを立てるための領域であ
り、アドレスが“０１”の領域を用いる場合は伝送元の
ＣＰＵ基板１n のＣＰＵから伝送先のＣＰＵ基板１1 の
ＣＰＵへの伝送を示し、アドレスが“０２”の領域を用
いる場合は伝送元のＣＰＵ基板１n のＣＰＵから伝送先
のＣＰＵ基板１2 のＣＰＵへの伝送を示す。
【００３５】また、アドレスが“１１”，“１２”，
“１３”，“１４”，〜“２０”までの領域は、伝送元
のＣＰＵとしてＣＰＵ基板１n-1 のＣＰＵが他のＣＰＵ
基板のＣＰＵに伝送する場合の伝送先のフラグを立てる
ための領域であり、アドレスが“１１”の領域を用いる
場合は伝送元のＣＰＵ基板１n-1 からＣＰＵ基板１1 の
ＣＰＵへの伝送を示し、アドレスが“１２”の領域を用
いる場合は伝送元のＣＰＵ基板１n-1 からＣＰＵ基板１
2 のＣＰＵへの伝送を示すと云った具合である。
“１３”，“１４”，〜“２０”までの領域は、伝送元
のＣＰＵとしてＣＰＵ基板１n-1 のＣＰＵが他のＣＰＵ
基板のＣＰＵに伝送する場合の伝送先のフラグを立てる
ための領域であり、アドレスが“１１”の領域を用いる
場合は伝送元のＣＰＵ基板１n-1 からＣＰＵ基板１1 の
ＣＰＵへの伝送を示し、アドレスが“１２”の領域を用
いる場合は伝送元のＣＰＵ基板１n-1 からＣＰＵ基板１
2 のＣＰＵへの伝送を示すと云った具合である。
【００３６】次に上記構成の本システムの作用を説明す
る。まずあるＣＰＵ基板１n-1 のＣＰＵが他のＣＰＵ基
板１n-2 のＣＰＵにデータを伝送する例を説明する。Ｃ
ＰＵ基板１n-1 のＣＰＵがＣＰＵ基板１n-2 のＣＰＵに
データ伝送する必要が生じると、図２のＣＰＵ基板１
n-1 のＣＰＵは共有メモリ基板４に対して、データを転
送することになる。その際にＣＰＵ基板１n-1 のＣＰＵ
はＣＰＵバス２のアクセス権を取得する必要があり、Ｃ
ＰＵ基板１n-1 のＣＰＵ ７はバス・リクエスト信号を
発生する。すなわち、ＣＰＵ基板１n-1 は図３に示す構
成を有しており、共有メモリ基板４における共有メモリ
６内の伝送データ書き込み領域のアドレス・データと、
伝送すべきデータをＣＰＵ基板１n-1 内のＣＰＵ ７よ
り発生するが、このとき、当該ＣＰＵ ７はアドレス・
データ発生のタイミイングでアドレス・ストローブ信号
（ＡＳ）を発生し、伝送すべきデータ発生のタイミイン
グでデータ・ストローブ信号（ＤＳ）を発生する。
る。まずあるＣＰＵ基板１n-1 のＣＰＵが他のＣＰＵ基
板１n-2 のＣＰＵにデータを伝送する例を説明する。Ｃ
ＰＵ基板１n-1 のＣＰＵがＣＰＵ基板１n-2 のＣＰＵに
データ伝送する必要が生じると、図２のＣＰＵ基板１
n-1 のＣＰＵは共有メモリ基板４に対して、データを転
送することになる。その際にＣＰＵ基板１n-1 のＣＰＵ
はＣＰＵバス２のアクセス権を取得する必要があり、Ｃ
ＰＵ基板１n-1 のＣＰＵ ７はバス・リクエスト信号を
発生する。すなわち、ＣＰＵ基板１n-1 は図３に示す構
成を有しており、共有メモリ基板４における共有メモリ
６内の伝送データ書き込み領域のアドレス・データと、
伝送すべきデータをＣＰＵ基板１n-1 内のＣＰＵ ７よ
り発生するが、このとき、当該ＣＰＵ ７はアドレス・
データ発生のタイミイングでアドレス・ストローブ信号
（ＡＳ）を発生し、伝送すべきデータ発生のタイミイン
グでデータ・ストローブ信号（ＤＳ）を発生する。
【００３７】そして、上記伝送データ書き込み領域のア
ドレス・データ発生時に、チップセレクト回路９はチッ
プセレクト信号を発生し、バスリクエスト回路１０に与
える。これにより、バスリクエスト回路１０は動作可能
な状態になる。
ドレス・データ発生時に、チップセレクト回路９はチッ
プセレクト信号を発生し、バスリクエスト回路１０に与
える。これにより、バスリクエスト回路１０は動作可能
な状態になる。
【００３８】また、前記アドレス・ストローブ信号（Ａ
Ｓ）、データ・ストローブ信号（ＤＳ）はバスリクエス
ト回路１０に与えられ、当該バスリクエスト回路１０は
この信号を受けるとその出力線であるバス・リクエスト
（ＢＲ）線をアクティブにする。
Ｓ）、データ・ストローブ信号（ＤＳ）はバスリクエス
ト回路１０に与えられ、当該バスリクエスト回路１０は
この信号を受けるとその出力線であるバス・リクエスト
（ＢＲ）線をアクティブにする。
【００３９】各ＣＰＵ基板１1 〜１n からのバス・リク
エスト（ＢＲ）線は図４に示すように共有メモリ基板４
のバスアービタ８の入力側に接続されており、ＣＰＵ基
板１n-1 からのバス・リクエスト信号は当該バスアービ
タ８に入力されてここで調停される。そして、この調停
の結果、ＣＰＵバス２のアクセスが可能な状態であれ
ば、バスアービタ８はＣＰＵ基板１n-1 に対するバスグ
ラント線（ＢＧ）をアクティブにしてＣＰＵ基板１n-1
に返す。
エスト（ＢＲ）線は図４に示すように共有メモリ基板４
のバスアービタ８の入力側に接続されており、ＣＰＵ基
板１n-1 からのバス・リクエスト信号は当該バスアービ
タ８に入力されてここで調停される。そして、この調停
の結果、ＣＰＵバス２のアクセスが可能な状態であれ
ば、バスアービタ８はＣＰＵ基板１n-1 に対するバスグ
ラント線（ＢＧ）をアクティブにしてＣＰＵ基板１n-1
に返す。
【００４０】このようにしてバスアービタ８はＣＰＵ基
板からバス・リクエストがあった時、ＣＰＵバス２のア
クセスが可能ならばそのバス・リクエストがあったＣＰ
Ｕ基板対応のバスグラント線（ＢＧ）をアクティブこと
により知らせる。
板からバス・リクエストがあった時、ＣＰＵバス２のア
クセスが可能ならばそのバス・リクエストがあったＣＰ
Ｕ基板対応のバスグラント線（ＢＧ）をアクティブこと
により知らせる。
【００４１】バスグラント線（ＢＧ）がアクティブにな
ったＣＰＵ基板１n-1 ではアクセス権を獲得したことに
なり、アクセス権を持ったＣＰＵ基板１n-1 のＣＰＵ
７はアドレス・データおよび伝送すべきデータをＣＰＵ
バス２に順に出力し、かつ、書き込み信号を出力して共
有メモリ基板４に対する書き込みのためのアクセスを行
い、共有メモリ基板４上の共有メモリ６に伝送したいデ
ータを転送する（書き込む）。
ったＣＰＵ基板１n-1 ではアクセス権を獲得したことに
なり、アクセス権を持ったＣＰＵ基板１n-1 のＣＰＵ
７はアドレス・データおよび伝送すべきデータをＣＰＵ
バス２に順に出力し、かつ、書き込み信号を出力して共
有メモリ基板４に対する書き込みのためのアクセスを行
い、共有メモリ基板４上の共有メモリ６に伝送したいデ
ータを転送する（書き込む）。
【００４２】転送（書き込み）が終わったＣＰＵ基板１
n-1 は、図５の割り込みエリアテーブルに従い、転送先
（割り込み先）のエリアにフラグを立てる。すなわち、
共有メモリ６におけるデータ転送先のＣＰＵ基板１n-2
対応のアドレス領域にフラグを立てる。
n-1 は、図５の割り込みエリアテーブルに従い、転送先
（割り込み先）のエリアにフラグを立てる。すなわち、
共有メモリ６におけるデータ転送先のＣＰＵ基板１n-2
対応のアドレス領域にフラグを立てる。
【００４３】共有メモリ６における当該転送先（割り込
み先）エリア内へのアクセスは共有メモリ基板４に設け
られた図４のアドレスデコーダ５により常時監視されて
おり、当該転送先（割り込み先）エリア内へのアクセス
が生じたことによって、アドレス・デコーダ５はその該
当ＣＰＵ基板１n-2 の接続されている割り込み信号線を
アクティブにする（ＣＰＵ基板１n-2 への割り込み信号
ＩＮＴ発生）。
み先）エリア内へのアクセスは共有メモリ基板４に設け
られた図４のアドレスデコーダ５により常時監視されて
おり、当該転送先（割り込み先）エリア内へのアクセス
が生じたことによって、アドレス・デコーダ５はその該
当ＣＰＵ基板１n-2 の接続されている割り込み信号線を
アクティブにする（ＣＰＵ基板１n-2 への割り込み信号
ＩＮＴ発生）。
【００４４】このアドレス・デコーダ５のＣＰＵ基板１
n-2 への接続がなされた割り込み信号線がアクティブに
なったことにより、転送先ＣＰＵ基板であるＣＰＵ基板
１n-2 に転送先データのあることを知らせる。割り込み
信号ＩＮＴにより割り込みを受けたＣＰＵ基板１n-2 の
ＣＰＵ ７は割り込み処理を開始し、初めに自己のＣＰ
Ｕバス２のアクセス権を取得するためにバス・リクエス
ト信号を発生する。
n-2 への接続がなされた割り込み信号線がアクティブに
なったことにより、転送先ＣＰＵ基板であるＣＰＵ基板
１n-2 に転送先データのあることを知らせる。割り込み
信号ＩＮＴにより割り込みを受けたＣＰＵ基板１n-2 の
ＣＰＵ ７は割り込み処理を開始し、初めに自己のＣＰ
Ｕバス２のアクセス権を取得するためにバス・リクエス
ト信号を発生する。
【００４５】すなわち、ＣＰＵ基板１n-2 も図３に示す
構成を有しており、割り込み信号ＩＮＴによる割り込み
処理を開始すると、共有メモリ基板４の上記転送データ
が書き込まれたアドレス領域を示すアドレス・データと
ＣＰＵバス２からのデータを読み込む読み込み信号とを
ＣＰＵ基板１n-2 内のＣＰＵ ７より発生するが、この
とき、当該ＣＰＵ ７はアドレス・データ発生のタイミ
イングでアドレス・ストローブ信号（ＡＳ）を発生し、
伝送すべきデータ発生のタイミイングでデータ・ストロ
ーブ信号（ＤＳ）を発生する。
構成を有しており、割り込み信号ＩＮＴによる割り込み
処理を開始すると、共有メモリ基板４の上記転送データ
が書き込まれたアドレス領域を示すアドレス・データと
ＣＰＵバス２からのデータを読み込む読み込み信号とを
ＣＰＵ基板１n-2 内のＣＰＵ ７より発生するが、この
とき、当該ＣＰＵ ７はアドレス・データ発生のタイミ
イングでアドレス・ストローブ信号（ＡＳ）を発生し、
伝送すべきデータ発生のタイミイングでデータ・ストロ
ーブ信号（ＤＳ）を発生する。
【００４６】これらアドレス・ストローブ信号（Ａ
Ｓ）、データ・ストローブ信号（ＤＳ）はバスリクエス
ト回路１０に与えられ、当該バスリクエスト回路１０は
この信号を受けるとその出力線であるバス・リクエスト
（ＢＲ）線をアクティブにする。
Ｓ）、データ・ストローブ信号（ＤＳ）はバスリクエス
ト回路１０に与えられ、当該バスリクエスト回路１０は
この信号を受けるとその出力線であるバス・リクエスト
（ＢＲ）線をアクティブにする。
【００４７】各ＣＰＵ基板１1 〜１n からのバス・リク
エスト（ＢＲ）線は図４に示すように共有メモリ基板４
のバスアービタ８の入力側に接続されており、ＣＰＵ基
板１n-2 からのバス・リクエスト信号は当該バスアービ
タ８に入力されてここで調停される。そして、この調停
の結果、ＣＰＵバス２のアクセスが可能な状態であれ
ば、バスアービタ８はＣＰＵ基板１n-2 に対するバスグ
ラント線（ＢＧ）をアクティブにしてＣＰＵ基板１n-2
に返す。
エスト（ＢＲ）線は図４に示すように共有メモリ基板４
のバスアービタ８の入力側に接続されており、ＣＰＵ基
板１n-2 からのバス・リクエスト信号は当該バスアービ
タ８に入力されてここで調停される。そして、この調停
の結果、ＣＰＵバス２のアクセスが可能な状態であれ
ば、バスアービタ８はＣＰＵ基板１n-2 に対するバスグ
ラント線（ＢＧ）をアクティブにしてＣＰＵ基板１n-2
に返す。
【００４８】バスグラント線（ＢＧ）がアクティブにな
ったＣＰＵ基板１n-2 ではアクセス権を獲得したことに
なり、アクセス権を持ったＣＰＵ基板１n-2 のＣＰＵ
７は共有メモリ６に対して上記伝送データの書き込まれ
たアドレスをアクセスするためのアドレス・データを順
次、読出し信号と共に出力し、共有メモリ６から読み出
されてＣＰＵバス２に順に出力されてくる伝送すべきデ
ータを取り込む。
ったＣＰＵ基板１n-2 ではアクセス権を獲得したことに
なり、アクセス権を持ったＣＰＵ基板１n-2 のＣＰＵ
７は共有メモリ６に対して上記伝送データの書き込まれ
たアドレスをアクセスするためのアドレス・データを順
次、読出し信号と共に出力し、共有メモリ６から読み出
されてＣＰＵバス２に順に出力されてくる伝送すべきデ
ータを取り込む。
【００４９】このようにして、伝送したいデータが発生
した時は予め定めた共有メモリ６の伝送データ書き込み
領域に書き込むと共に、共有メモリ６における予め定め
た転送先ＣＰＵ対応のアドレスにフラグを立てるように
し、このフラグを立てる際の共有メモリ６のアクセスに
よるアドレス・データを利用してアドレス・デコーダに
よりその転送先ＣＰＵに対する割り込み信号を発生する
ようにし、割り込み信号を受けた転送先ＣＰＵでは割り
込み処理により、共有メモリ６の伝送データ書き込み領
域をアクセスしてデータを読出し、取り込むようにし
た。
した時は予め定めた共有メモリ６の伝送データ書き込み
領域に書き込むと共に、共有メモリ６における予め定め
た転送先ＣＰＵ対応のアドレスにフラグを立てるように
し、このフラグを立てる際の共有メモリ６のアクセスに
よるアドレス・データを利用してアドレス・デコーダに
よりその転送先ＣＰＵに対する割り込み信号を発生する
ようにし、割り込み信号を受けた転送先ＣＰＵでは割り
込み処理により、共有メモリ６の伝送データ書き込み領
域をアクセスしてデータを読出し、取り込むようにし
た。
【００５０】この結果、ＣＰＵ間の通信は共有メモリ６
の伝送データ書き込み領域への書き込みと、共有メモリ
６上に定めた転送先ＣＰＵ対応の領域へのフラグ設定に
より、当該転送先ＣＰＵに割り込み処理がかかり、ただ
ちに当該転送先ＣＰＵに共有メモリ６の伝送データ書き
込み領域を読取り動作させるだけで、完了することにな
り、シリアル通信制御の場合のように、通信回線毎の通
信制御回路は不要であり、その分、各ＣＰＵ基板は回路
の実装面積が縮減でき、また、消費電力が軽減される
他、各通信制御回路の制御が必要なくなるのでＣＰＵに
おけるソフトウェアの負担が大幅に軽減される。
の伝送データ書き込み領域への書き込みと、共有メモリ
６上に定めた転送先ＣＰＵ対応の領域へのフラグ設定に
より、当該転送先ＣＰＵに割り込み処理がかかり、ただ
ちに当該転送先ＣＰＵに共有メモリ６の伝送データ書き
込み領域を読取り動作させるだけで、完了することにな
り、シリアル通信制御の場合のように、通信回線毎の通
信制御回路は不要であり、その分、各ＣＰＵ基板は回路
の実装面積が縮減でき、また、消費電力が軽減される
他、各通信制御回路の制御が必要なくなるのでＣＰＵに
おけるソフトウェアの負担が大幅に軽減される。
【００５１】また、データ伝送には共有メモリに対する
書き込みや読出しの割り込み処理で済むため、ポーリン
グのような長い制御時間が必要になると云った事態は発
生せず、特に近年のように、３２ビットマイクロプロセ
ッサ（ＣＰＵ）や６４ビットマイクロプロセッサ（ＣＰ
Ｕ）のように、動作が極めて高速で、長いデータ長のデ
ータを容易に扱えるプロセッサの利用が容易であること
から、ＣＰＵ負荷が軽減されることによる相乗効果によ
り、リアルタイムなデータ転送が可能となる。
書き込みや読出しの割り込み処理で済むため、ポーリン
グのような長い制御時間が必要になると云った事態は発
生せず、特に近年のように、３２ビットマイクロプロセ
ッサ（ＣＰＵ）や６４ビットマイクロプロセッサ（ＣＰ
Ｕ）のように、動作が極めて高速で、長いデータ長のデ
ータを容易に扱えるプロセッサの利用が容易であること
から、ＣＰＵ負荷が軽減されることによる相乗効果によ
り、リアルタイムなデータ転送が可能となる。
【００５２】なお、本発明は上述した実施例に限定する
ことなく、その要旨を変更しない範囲内で適宜変形して
実施し得るものであり、上記実施例は伝送すべきデータ
を共有メモリ内に書き込み、伝送したいＣＰＵに割り当
てられている共有メモリ内の割り込み発生エリアにフラ
グを書き込むことで伝送先のＣＰＵに割り込みをデコー
ダから発生するようにしたが、割り込み発生エリアにフ
ラグを書き込むことは必ずしも必要ではなく、割り込み
発生エリアをアクセスできれば良いことから、フラグの
代わりに任意データを書き込むようにしたり、割り込み
発生エリアを読出すような手法でも差支えない。このよ
うにしても、デコーダ５は伝送側のＣＰＵより共有メモ
リの割り込み発生エリアのアクセスに伴うアドレス・デ
ータをデコードし、このエリアにアクセスがあった場合
に該当ＣＰＵに個別に張られた割り込み線をアクティブ
にして割り込みを発生させ、割り込みが入ったＣＰＵは
共有メモリ内データを読み出すことができる。
ことなく、その要旨を変更しない範囲内で適宜変形して
実施し得るものであり、上記実施例は伝送すべきデータ
を共有メモリ内に書き込み、伝送したいＣＰＵに割り当
てられている共有メモリ内の割り込み発生エリアにフラ
グを書き込むことで伝送先のＣＰＵに割り込みをデコー
ダから発生するようにしたが、割り込み発生エリアにフ
ラグを書き込むことは必ずしも必要ではなく、割り込み
発生エリアをアクセスできれば良いことから、フラグの
代わりに任意データを書き込むようにしたり、割り込み
発生エリアを読出すような手法でも差支えない。このよ
うにしても、デコーダ５は伝送側のＣＰＵより共有メモ
リの割り込み発生エリアのアクセスに伴うアドレス・デ
ータをデコードし、このエリアにアクセスがあった場合
に該当ＣＰＵに個別に張られた割り込み線をアクティブ
にして割り込みを発生させ、割り込みが入ったＣＰＵは
共有メモリ内データを読み出すことができる。
【００５３】また、例えば、共有メモリ６内はアドレス
空間を伝送データ書き込み領域と、各ＣＰＵ基板１1 〜
１n 毎に割り込みのフラグを立てる（書き込む）ための
フラグ領域に予め領域分けしてあるから、強制割り込み
エリア外の割り込みエリアを新たに設けて緊急性のない
データの伝送にはここにフラグを立て、各ＣＰＵ基板１
1 〜１n のＣＰＵでは当該割り込みエリアにおける自己
に対するフラグ領域のフラグの状態を見て共有メモリ６
内の伝送データを任意に取り込んで来るような構成とす
ることも可能である。これは、フラグ領域のデータビッ
ト数が多数ビット分あるので、ビット位置を変えてフラ
グを立てるように伝送側のＣＰＵに書き込み制御すると
共に、リアルタイムに渡す必要がない情報を書き込んで
おく領域を定めて任意に取り込ませるような場合に利用
可能である。
空間を伝送データ書き込み領域と、各ＣＰＵ基板１1 〜
１n 毎に割り込みのフラグを立てる（書き込む）ための
フラグ領域に予め領域分けしてあるから、強制割り込み
エリア外の割り込みエリアを新たに設けて緊急性のない
データの伝送にはここにフラグを立て、各ＣＰＵ基板１
1 〜１n のＣＰＵでは当該割り込みエリアにおける自己
に対するフラグ領域のフラグの状態を見て共有メモリ６
内の伝送データを任意に取り込んで来るような構成とす
ることも可能である。これは、フラグ領域のデータビッ
ト数が多数ビット分あるので、ビット位置を変えてフラ
グを立てるように伝送側のＣＰＵに書き込み制御すると
共に、リアルタイムに渡す必要がない情報を書き込んで
おく領域を定めて任意に取り込ませるような場合に利用
可能である。
【００５４】
【発明の効果】以上、詳述したように本発明は複数のＣ
ＰＵ間でデータの伝送をリアルタイムで実施できるよう
にするために、各ＣＰＵから共通にアクセスできる共有
メモリを設けると共に、この共有メモリ内に各ＣＰＵに
対して割り込みを発生するエリアを設け、ＣＰＵ間の通
信は共有メモリの伝送データ書き込み領域への書き込み
と、共有メモリ上に定めた転送先ＣＰＵ対応の領域への
アクセスにより、当該転送先ＣＰＵに割り込み処理がか
かり、この割り込み処理により、ただちに当該転送先Ｃ
ＰＵに共有メモリの伝送データ書き込み領域を読取り動
作させることで、データ伝送が完了することになり、シ
リアル通信制御の場合のように、通信回線毎の通信制御
回路は不要で、その分、各ＣＰＵ基板は回路の実装面積
が縮減でき、また、消費電力が軽減される他、各通信制
御回路の制御が必要なくなるのでＣＰＵにおけるソフト
ウェアの負担が大幅に軽減される等の特徴が得られる。
ＰＵ間でデータの伝送をリアルタイムで実施できるよう
にするために、各ＣＰＵから共通にアクセスできる共有
メモリを設けると共に、この共有メモリ内に各ＣＰＵに
対して割り込みを発生するエリアを設け、ＣＰＵ間の通
信は共有メモリの伝送データ書き込み領域への書き込み
と、共有メモリ上に定めた転送先ＣＰＵ対応の領域への
アクセスにより、当該転送先ＣＰＵに割り込み処理がか
かり、この割り込み処理により、ただちに当該転送先Ｃ
ＰＵに共有メモリの伝送データ書き込み領域を読取り動
作させることで、データ伝送が完了することになり、シ
リアル通信制御の場合のように、通信回線毎の通信制御
回路は不要で、その分、各ＣＰＵ基板は回路の実装面積
が縮減でき、また、消費電力が軽減される他、各通信制
御回路の制御が必要なくなるのでＣＰＵにおけるソフト
ウェアの負担が大幅に軽減される等の特徴が得られる。
【図１】本発明の実施例を説明するための図であって、
本発明の一実施例における概略的なシステム構成を示す
ブロック図。
本発明の一実施例における概略的なシステム構成を示す
ブロック図。
【図２】本発明の実施例を説明するための図であって、
本発明システムのＣＰＵ基板１n （n ＝１，２，３，
４，…）と共有メモリ基板４の接続を示す概略図。
本発明システムのＣＰＵ基板１n （n ＝１，２，３，
４，…）と共有メモリ基板４の接続を示す概略図。
【図３】本発明の実施例を説明するための図であって、
本発明システムの各ＣＰＵ基板１1 〜１n 側の構成例を
示すブロック図。
本発明システムの各ＣＰＵ基板１1 〜１n 側の構成例を
示すブロック図。
【図４】本発明の実施例を説明するための図であって、
本発明システムの共有メモリ基板４の構成を示すブロッ
ク図。
本発明システムの共有メモリ基板４の構成を示すブロッ
ク図。
【図５】本発明の実施例を説明するための図であって、
共有メモリのアドレス空間の割付け状況を示す図。
共有メモリのアドレス空間の割付け状況を示す図。
１1 〜１n …ＣＰＵ基板 ２…ＣＰＵバス ３…割り込み信号線 ４…共有メモリ基板 ５…アドレスデコーダ ６…共有メモリ ７…ＣＰＵ ８…バスアービタ ９…チップセレクト回路 １０…バスリクエスト回路 １１…ＡＣＫコントロール回路。
Claims (4)
- 【請求項１】 データおよびアドレス・データを伝送す
る共通のバスに、複数のＣＰＵを接続し、これらＣＰＵ
のうちの所望のＣＰＵから他のＣＰＵにデータを伝送す
るＣＰＵ間通信を実施するＣＰＵシステムにおいて、 前記共通のバスに接続される共有メモリを設け、また、
共有メモリに対する書き込みアドレスをデコードして特
定アドレス領域に対する書き込みの時に予め設定したア
ドレス対応のＣＰＵに対する割り込み信号を発生するデ
コード手段とを設け、 また、前記各ＣＰＵには、データ伝送時に伝送対象のデ
ータを共有メモリの伝送データ格納領域に書き込む機能
と、この書き込みを終えると伝送先のＣＰＵに対応して
定めた共有メモリの特定アドレス領域をアクセスする機
能と、デコード手段から割り込み信号を受けると共有メ
モリの前記伝送データ格納領域をアクセスしてデータを
読み込む機能とを設けて構成したことを特徴とするＣＰ
Ｕシステム。 - 【請求項２】 データおよびアドレス・データを伝送す
る共通のバスに、複数のＣＰＵを接続し、これらＣＰＵ
のうちの所望のＣＰＵから他のＣＰＵにデータを伝送す
るＣＰＵ間通信を実施するＣＰＵシステムにおいて、 前記共通のバスに接続される共有メモリを設け、また、
共有メモリに対する書き込みアドレスをデコードして特
定アドレス領域に対する書き込みの時に予め設定したア
ドレス対応のＣＰＵに対する割り込み信号を発生するデ
コード手段とを設け、 また、前記各ＣＰＵには、データ伝送時に伝送対象のデ
ータを共有メモリの伝送データ格納領域に書き込む機能
と、この書き込みを終えると伝送先のＣＰＵに対応して
定めた共有メモリの特定アドレス領域をアクセスしてフ
ラグを書き込む機能と、デコード手段から割り込み信号
を受けると共有メモリの前記伝送データ格納領域をアク
セスしてデータを読み込む機能とを設けて構成したこと
を特徴とするＣＰＵシステム。 - 【請求項３】 データおよびアドレス・データを伝送す
る共通のバスに、複数のＣＰＵを接続し、これらＣＰＵ
のうちの所望のＣＰＵから他のＣＰＵにデータを伝送す
るＣＰＵ間通信を実施するＣＰＵシステムにおいて、 前記共通のバスに接続される共有メモリを設け、また、
各ＣＰＵからこの共有メモリへのアクセス要求を調停し
て一つにアクセス権を与える調停手段と、この共有メモ
リに対する書き込みアドレスをデコードして特定アドレ
ス領域に対する書き込みの時に予め設定したアドレス対
応のＣＰＵに対する割り込み信号を発生するデコード手
段とを設けると共に、 前記ＣＰＵには、データ伝送時には前記調停手段に共有
メモリのアクセス要求をすると共に、調停手段からアク
セス権が与えられると伝送するデータを共有メモリの伝
送データ格納領域に書き込む機能と、この書き込みを終
えると伝送先のＣＰＵに対応して定めた共有メモリの特
定アドレス領域をアクセスして任意データを書き込む機
能と、デコード手段から割り込み信号を受けると前記調
停手段に共有メモリのアクセス要求をすると共に、調停
手段からアクセス権が与えられると共有メモリの前記伝
送データ格納領域をアクセスしてデータを読み込む機能
とを設けて構成したことを特徴とするＣＰＵシステム。 - 【請求項４】 データおよびアドレス・データを伝送す
る共通のバスに、複数のＣＰＵを接続し、これらＣＰＵ
のうちの所望のＣＰＵから他のＣＰＵにデータを伝送す
るＣＰＵ間通信を実施するＣＰＵシステムにおいて、 前記共通のバスに接続される共有メモリを設け、また、
各ＣＰＵからこの共有メモリへのアクセス要求を調停し
て一つにアクセス権を与える調停手段と、この共有メモ
リに対する書き込みアドレスをデコードして特定アドレ
ス領域に対する書き込みの時に予め設定したアドレス対
応のＣＰＵに対する割り込み信号を発生するデコード手
段とを設けると共に、 前記ＣＰＵには、データ伝送時には前記調停手段に共有
メモリのアクセス要求をすると共に、調停手段からアク
セス権が与えられると伝送するデータを共有メモリの伝
送データ格納領域に書き込む機能と、この書き込みを終
えると伝送先のＣＰＵに対応して定めた共有メモリの特
定アドレス領域をアクセスしてフラグを書き込む機能
と、デコード手段から割り込み信号を受けると前記調停
手段に共有メモリのアクセス要求をすると共に、調停手
段からアクセス権が与えられると共有メモリの前記伝送
データ格納領域をアクセスしてデータを読み込む機能と
を設けて構成したことを特徴とするＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356294A JPH0816535A (ja) | 1994-06-24 | 1994-06-24 | Ｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14356294A JPH0816535A (ja) | 1994-06-24 | 1994-06-24 | Ｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816535A true JPH0816535A (ja) | 1996-01-19 |
Family
ID=15341636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14356294A Pending JPH0816535A (ja) | 1994-06-24 | 1994-06-24 | Ｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103853692A (zh) * | 2014-03-12 | 2014-06-11 | 四川九洲空管科技有限责任公司 | 一种基于中断判断机制的多处理器数据通讯方法 |
-
1994
- 1994-06-24 JP JP14356294A patent/JPH0816535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103853692A (zh) * | 2014-03-12 | 2014-06-11 | 四川九洲空管科技有限责任公司 | 一种基于中断判断机制的多处理器数据通讯方法 |
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