JPH08293557A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08293557A JPH08293557A JP7099203A JP9920395A JPH08293557A JP H08293557 A JPH08293557 A JP H08293557A JP 7099203 A JP7099203 A JP 7099203A JP 9920395 A JP9920395 A JP 9920395A JP H08293557 A JPH08293557 A JP H08293557A
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- thin film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【構成】Ｐ型Ｓｉ基板１１表面にイオン打込法でＰ型ウ
エル１２とｎ型ウエル１３を形成した後、基板表面の酸
化膜を除去しＣＶＤ法によりｎ型の薄膜高濃度エピタキ
シャル層１４を形成し、続いて不純物を加えない薄膜エ
ピタキシャル層１５を形成する。次にレジストをマスク
としＰ型ウエル上の薄膜エピタキシャル層１５をドライ
エッチング法で除去し、ＬＯＣＯＳ法で素子分離用酸化
膜１６を形成する。次にＣＶＤ法によりゲート酸化膜１
７，Ｐ型ゲート電極１８，ｎ型拡散層１９及びＰ型拡散
層２０を形成して、埋込チャネル型のｎチャネルＰ型ゲ
ートＭＯＳＦＥＴと、表面チャネル型のＰチャネルＰ型
ゲートＭＯＳＦＥＴが形成された。 【効果】ｎ型エピタキシャル層１４は下層への不純物拡
散を抑制し、パンチスルー防止層として働くため、ゲー
ト長が０．１μｍ程度になってもパンチスルーのない高
性能の電気特性をもつＣＭＯＳＦＥＴが得られた。
エル１２とｎ型ウエル１３を形成した後、基板表面の酸
化膜を除去しＣＶＤ法によりｎ型の薄膜高濃度エピタキ
シャル層１４を形成し、続いて不純物を加えない薄膜エ
ピタキシャル層１５を形成する。次にレジストをマスク
としＰ型ウエル上の薄膜エピタキシャル層１５をドライ
エッチング法で除去し、ＬＯＣＯＳ法で素子分離用酸化
膜１６を形成する。次にＣＶＤ法によりゲート酸化膜１
７，Ｐ型ゲート電極１８，ｎ型拡散層１９及びＰ型拡散
層２０を形成して、埋込チャネル型のｎチャネルＰ型ゲ
ートＭＯＳＦＥＴと、表面チャネル型のＰチャネルＰ型
ゲートＭＯＳＦＥＴが形成された。 【効果】ｎ型エピタキシャル層１４は下層への不純物拡
散を抑制し、パンチスルー防止層として働くため、ゲー
ト長が０．１μｍ程度になってもパンチスルーのない高
性能の電気特性をもつＣＭＯＳＦＥＴが得られた。
Description
【０００１】
【産業上の利用分野】本発明は相補型ＭＯＳ型半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】発明に最も近い公知例には、例えばエク
ステンデッド アブストラクツ オブジ １９９３ イ
ンターナショナル コンファレンス オン ソリッド
ステート デバイシズ アンド マテリアルズ(Extende
d Abstructs of the 1993 International Conference o
n Solid State Devices and Materials)の２９頁に記載
されているＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field EffectTransistor）がある。これは図２に記載さ
れるように、ｐ型シリコン基板３１表面に原子層単位で
制御された高濃度のｐ型薄膜不純物層３２を持つＭＯＳ
ＦＥＴであり、ｐ型薄膜不純物層３２がＭＯＳＦＥＴチ
ャネル領域からの空乏層の伸びを抑制する働きにより従
来型よりも短チャネル化できる利点がある。
ステンデッド アブストラクツ オブジ １９９３ イ
ンターナショナル コンファレンス オン ソリッド
ステート デバイシズ アンド マテリアルズ(Extende
d Abstructs of the 1993 International Conference o
n Solid State Devices and Materials)の２９頁に記載
されているＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field EffectTransistor）がある。これは図２に記載さ
れるように、ｐ型シリコン基板３１表面に原子層単位で
制御された高濃度のｐ型薄膜不純物層３２を持つＭＯＳ
ＦＥＴであり、ｐ型薄膜不純物層３２がＭＯＳＦＥＴチ
ャネル領域からの空乏層の伸びを抑制する働きにより従
来型よりも短チャネル化できる利点がある。
【０００３】
【発明が解決しようとする課題】今日のＬＳＩ（Large
Scale Integration）で最も多く使われているCMOSFETを
形成するには、同一基板上に異なる導電型の不純物構造
を持つ領域を形成しなければならない。しかし、上記従
来例では、ｎチャネルまたはｐチャネルの何れかの導電
型のＭＯＳＦＥＴを形成することしかできない。
Scale Integration）で最も多く使われているCMOSFETを
形成するには、同一基板上に異なる導電型の不純物構造
を持つ領域を形成しなければならない。しかし、上記従
来例では、ｎチャネルまたはｐチャネルの何れかの導電
型のＭＯＳＦＥＴを形成することしかできない。
【０００４】
【課題を解決するための手段】本発明は、例えば、図１
に示すように、原子層単位で制御された高濃度の薄膜不
純物層１４を、ある導電型のＭＯＳＦＥＴでは基板表面
下に他の薄膜半導体領域１５を介した位置に形成し、こ
れとは異なる領域には上記薄膜半導体領域１５を形成せ
ずに基板表面に反対導電型のＭＯＳＦＥＴを形成するこ
とにより、ＣＭＯＳＦＥＴを構成する。
に示すように、原子層単位で制御された高濃度の薄膜不
純物層１４を、ある導電型のＭＯＳＦＥＴでは基板表面
下に他の薄膜半導体領域１５を介した位置に形成し、こ
れとは異なる領域には上記薄膜半導体領域１５を形成せ
ずに基板表面に反対導電型のＭＯＳＦＥＴを形成するこ
とにより、ＣＭＯＳＦＥＴを構成する。
【０００５】
【作用】図１において、向かって右側のＭＯＳＦＥＴで
は、薄膜不純物層１４はパンチスルー防止用不純物領域
として働き、向かって左側のＭＯＳＦＥＴでは埋込型チ
ャネル用の薄膜不純物層として用いており、これにより
異なる導電型を有するＣＭＯＳＦＥＴが構成できる。
は、薄膜不純物層１４はパンチスルー防止用不純物領域
として働き、向かって左側のＭＯＳＦＥＴでは埋込型チ
ャネル用の薄膜不純物層として用いており、これにより
異なる導電型を有するＣＭＯＳＦＥＴが構成できる。
【０００６】
【実施例】図１は本発明の第一の実施例である。ｐ型シ
リコン基板１１の表面には、ｐ型ウエル１２及びｎ型ウ
エル１３を持つ。
リコン基板１１の表面には、ｐ型ウエル１２及びｎ型ウ
エル１３を持つ。
【０００７】ｐ型ウエル１２表面には約１０18／cm3 の
濃度を持つｎ型の薄膜高濃度エピタキシャル層１４を持
ち、その表面に形成された例えば厚さ５ｎｍのゲート酸
化膜１７、さらにその上に形成されたｐ型不純物を含む
ゲート電極１８、及びｎ型拡散層１９によって、ｎチャ
ネルのｐ型ゲートＭＯＳＦＥＴが形成されている。
濃度を持つｎ型の薄膜高濃度エピタキシャル層１４を持
ち、その表面に形成された例えば厚さ５ｎｍのゲート酸
化膜１７、さらにその上に形成されたｐ型不純物を含む
ゲート電極１８、及びｎ型拡散層１９によって、ｎチャ
ネルのｐ型ゲートＭＯＳＦＥＴが形成されている。
【０００８】一方、ｎ型ウエル１３ではｎ型の薄膜高濃
度エピタキシャル層１４に加え、その上にほとんど不純
物を加えていない薄膜エピタキシャル層１５を持つ。こ
の薄膜半導体エピタキシャル層１５にはこの領域上のＭ
ＯＳＦＥＴのしきい電圧調整の目的で低濃度のｐ型また
はｎ型の不純物を加える場合もある。さらに、その表面
に形成された例えば厚さ５ｎｍのゲート酸化膜１７、さ
らにその上に形成されたｐ型不純物を含むゲート電極１
８、及びｐ型拡散層２０によって、ｐチャネルのｐ型ゲ
ートＭＯＳＦＥＴが形成されている。
度エピタキシャル層１４に加え、その上にほとんど不純
物を加えていない薄膜エピタキシャル層１５を持つ。こ
の薄膜半導体エピタキシャル層１５にはこの領域上のＭ
ＯＳＦＥＴのしきい電圧調整の目的で低濃度のｐ型また
はｎ型の不純物を加える場合もある。さらに、その表面
に形成された例えば厚さ５ｎｍのゲート酸化膜１７、さ
らにその上に形成されたｐ型不純物を含むゲート電極１
８、及びｐ型拡散層２０によって、ｐチャネルのｐ型ゲ
ートＭＯＳＦＥＴが形成されている。
【０００９】図１の左のｎチャネルＭＯＳＦＥＴでは、
ｎ型の薄膜高濃度エピタキシャル層１４は埋込チャネル
型ＭＯＳＦＥＴの埋込チャネルとして働く。エピタキシ
ャル法によって形成されたこの層は厚さを非常に薄く形
成でき、またこの層から下層に対する不純物拡散が抑え
られるため、ゲート長が０.１ μｍクラスの微細ＭＯＳ
ＦＥＴにおいてもパンチスルーのない良好な電気特性を
得ることができる。
ｎ型の薄膜高濃度エピタキシャル層１４は埋込チャネル
型ＭＯＳＦＥＴの埋込チャネルとして働く。エピタキシ
ャル法によって形成されたこの層は厚さを非常に薄く形
成でき、またこの層から下層に対する不純物拡散が抑え
られるため、ゲート長が０.１ μｍクラスの微細ＭＯＳ
ＦＥＴにおいてもパンチスルーのない良好な電気特性を
得ることができる。
【００１０】一方、図１の右のｐチャネルＭＯＳＦＥＴ
では、ｎ型の薄膜高濃度エピタキシャル層１４がパンチ
スルー防止層として働くため、ｎチャネルＭＯＳＦＥＴ
と同様、ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥ
Ｔにおいてもパンチスルーのない良好な電気特性を得る
ことができる。
では、ｎ型の薄膜高濃度エピタキシャル層１４がパンチ
スルー防止層として働くため、ｎチャネルＭＯＳＦＥＴ
と同様、ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥ
Ｔにおいてもパンチスルーのない良好な電気特性を得る
ことができる。
【００１１】図３から図６は、図１に示した第一実施例
で示した素子の製造工程を示す断面図である。
で示した素子の製造工程を示す断面図である。
【００１２】まず、図３に示すように、ｐ型シリコン基
板表面に、公知のイオン打ち込み法などを用いて、ｐ型
ウエル１２及びｎ型ウエル１３を形成した後、ＣＶＤ
（Chemical Vapor Deposition)法を用いて、薄膜の高濃
度エピタキシャル層１４を形成する。
板表面に、公知のイオン打ち込み法などを用いて、ｐ型
ウエル１２及びｎ型ウエル１３を形成した後、ＣＶＤ
（Chemical Vapor Deposition)法を用いて、薄膜の高濃
度エピタキシャル層１４を形成する。
【００１３】ＣＶＤ法を用いたエピタキシャル層形成で
は、基板表面の酸化シリコン膜を除去し、さらに８５０
℃の水素アニールを１Torrで１分施した後、７５０℃，
圧力１Torrで水素１ｌ／分，ジクロルシランガス１００
ｍｌ／分を流した反応炉中にウエハを置くことにより、
約１０ｎｍ／分の成長速度で約５分間の処理を行った。
成長中にｎ型の不純物を添加することによって、不純物
濃度約１０18／cm3 のｎ型エピタキシャル層，厚さ約５
０ｎｍが形成できた。
は、基板表面の酸化シリコン膜を除去し、さらに８５０
℃の水素アニールを１Torrで１分施した後、７５０℃，
圧力１Torrで水素１ｌ／分，ジクロルシランガス１００
ｍｌ／分を流した反応炉中にウエハを置くことにより、
約１０ｎｍ／分の成長速度で約５分間の処理を行った。
成長中にｎ型の不純物を添加することによって、不純物
濃度約１０18／cm3 のｎ型エピタキシャル層，厚さ約５
０ｎｍが形成できた。
【００１４】引き続き、連続して、不純物を入れない厚
さ５０ｎｍのエピタキシャル層１５を形成する。
さ５０ｎｍのエピタキシャル層１５を形成する。
【００１５】次に図４に示すように、公知のリソグラフ
ィ技術により形成したレジストをマスク（図示せず）と
して、ｐ型ウエル上に形成されていたエピタキシャル層
１５を公知のドライエッチング法でエッチング除去す
る。
ィ技術により形成したレジストをマスク（図示せず）と
して、ｐ型ウエル上に形成されていたエピタキシャル層
１５を公知のドライエッチング法でエッチング除去す
る。
【００１６】次に図５に示すように、公知のＬＯＣＯＳ
（Local Oxidation Of Silicon）法を用いて、素子分離
用ＳｉＯ2 層１６を形成する。
（Local Oxidation Of Silicon）法を用いて、素子分離
用ＳｉＯ2 層１６を形成する。
【００１７】次に図６に示すように、ＣＶＤ法により厚
さ５ｎｍのゲート酸化膜１７，ｐ型不純物を含むゲート
電極１８，ｎ型拡散層１９，ｐ型拡散層２０を形成し
て、埋込チャネル型，ｐ型ゲートのｎチャネルＭＯＳＦ
ＥＴと表面チャネル型，ｐ型ゲートのｐチャネルＭＯＳ
ＦＥＴを用いたＣＭＯＳＦＥＴが形成できた。
さ５ｎｍのゲート酸化膜１７，ｐ型不純物を含むゲート
電極１８，ｎ型拡散層１９，ｐ型拡散層２０を形成し
て、埋込チャネル型，ｐ型ゲートのｎチャネルＭＯＳＦ
ＥＴと表面チャネル型，ｐ型ゲートのｐチャネルＭＯＳ
ＦＥＴを用いたＣＭＯＳＦＥＴが形成できた。
【００１８】なお、各ＭＯＳＦＥＴの領域において、こ
れらＭＯＳＦＥＴのしきい電圧を調整するには、ゲート
酸化膜の形成前または後にｎ型またはｐ型の不純物をイ
オン打ち込みなどの方法によって追加するとよい。
れらＭＯＳＦＥＴのしきい電圧を調整するには、ゲート
酸化膜の形成前または後にｎ型またはｐ型の不純物をイ
オン打ち込みなどの方法によって追加するとよい。
【００１９】また、本実施例では、ゲート酸化膜をＣＶ
Ｄ法で形成したが、公知の熱酸化法を用いても良い。
Ｄ法で形成したが、公知の熱酸化法を用いても良い。
【００２０】また、薄膜のエピタキシャル層１４の厚さ
並びに素子分離用ＳｉＯ2 の厚さを調整すれば、図６の
右側ＭＯＳＦＥＴの素子分離領域に示されるように、素
子分離領域１６の下にエピタキシャル層１４の一部が残
るように構成させることができる。この残ったエピタキ
シャル領域は素子分離領域の素子分離性能を高める様に
働くため、より小型で高性能のＬＳＩを形成することが
できる。
並びに素子分離用ＳｉＯ2 の厚さを調整すれば、図６の
右側ＭＯＳＦＥＴの素子分離領域に示されるように、素
子分離領域１６の下にエピタキシャル層１４の一部が残
るように構成させることができる。この残ったエピタキ
シャル領域は素子分離領域の素子分離性能を高める様に
働くため、より小型で高性能のＬＳＩを形成することが
できる。
【００２１】図７から図１１は、図１に示した実施例で
示した素子の他の製造工程を示す断面図である。
示した素子の他の製造工程を示す断面図である。
【００２２】まず、図７に示すように、ｐ型シリコン基
板表面に、ＣＶＤ法を用いて、薄膜の高濃度エピタキシ
ャル層１４、並びに、不純物を入れない厚さ５０ｎｍの
エピタキシャル層１５を形成する。引き続き図８のよう
に、一部のエピタキシャル層１５を公知のドライエッチ
ング法でエッチング除去し、図９のように公知のＬＯＣ
ＯＳ法を用いて素子分離用ＳｉＯ2層１６を形成した
後、公知のイオン打ち込み法並びにアニール処理により
ｐ型ウエル１２を形成する。
板表面に、ＣＶＤ法を用いて、薄膜の高濃度エピタキシ
ャル層１４、並びに、不純物を入れない厚さ５０ｎｍの
エピタキシャル層１５を形成する。引き続き図８のよう
に、一部のエピタキシャル層１５を公知のドライエッチ
ング法でエッチング除去し、図９のように公知のＬＯＣ
ＯＳ法を用いて素子分離用ＳｉＯ2層１６を形成した
後、公知のイオン打ち込み法並びにアニール処理により
ｐ型ウエル１２を形成する。
【００２３】次に図１０に示すように、公知のイオン打
ち込み法並びにアニール処理によりｎ型ウエル１３を形
成する。この方法ではｐ型ウエル１２およびｎ型ウエル
１３形成のための各々のイオン打ち込み工程において、
同時に各領域に形成するＭＯＳＦＥＴのしきい電圧調整
用のイオン打ち込みを行えるため、前記の実施例の工程
に比べ少ない工程数で高性能のＣＭＯＳＦＥＴを形成可
能である。
ち込み法並びにアニール処理によりｎ型ウエル１３を形
成する。この方法ではｐ型ウエル１２およびｎ型ウエル
１３形成のための各々のイオン打ち込み工程において、
同時に各領域に形成するＭＯＳＦＥＴのしきい電圧調整
用のイオン打ち込みを行えるため、前記の実施例の工程
に比べ少ない工程数で高性能のＣＭＯＳＦＥＴを形成可
能である。
【００２４】次に図１１のように、ＣＶＤ法により厚さ
５ｎｍのゲート酸化膜１７，ｐ型不純物を含むゲート電
極１８，ｎ型拡散層１９，ｐ型拡散層２０を形成して、
埋込チャネル型，ｐ型ゲートのｎチャネルＭＯＳＦＥＴ
と表面チャネル型，ｐ型ゲートのｐチャネルＭＯＳＦＥ
Ｔを用いたＣＭＯＳＦＥＴが形成できた。
５ｎｍのゲート酸化膜１７，ｐ型不純物を含むゲート電
極１８，ｎ型拡散層１９，ｐ型拡散層２０を形成して、
埋込チャネル型，ｐ型ゲートのｎチャネルＭＯＳＦＥＴ
と表面チャネル型，ｐ型ゲートのｐチャネルＭＯＳＦＥ
Ｔを用いたＣＭＯＳＦＥＴが形成できた。
【００２５】図１２は、本発明の他の実施例による高性
能のＣＭＯＳＦＥＴを示す。ｐ型シリコン基板１１表面
には、ｐ型ウエル１２及びｎ型ウエル１３を持つ。
能のＣＭＯＳＦＥＴを示す。ｐ型シリコン基板１１表面
には、ｐ型ウエル１２及びｎ型ウエル１３を持つ。
【００２６】ｐ型ウエル１２には約１０18／cm3 の濃度
を持つｐ型の薄膜高濃度エピタキシャル層２３を持ち、
その上にほとんど不純物を加えていない薄膜エピタキシ
ャル層２４を持つ。その表面には例えば厚さ５ｎｍのゲ
ート酸化膜１７、さらにその上に形成されたｎ型不純物
を含むゲート電極２５、及びｎ型拡散層１９によって、
ｎチャネルのｎ型ゲートＭＯＳＦＥＴが形成されてい
る。
を持つｐ型の薄膜高濃度エピタキシャル層２３を持ち、
その上にほとんど不純物を加えていない薄膜エピタキシ
ャル層２４を持つ。その表面には例えば厚さ５ｎｍのゲ
ート酸化膜１７、さらにその上に形成されたｎ型不純物
を含むゲート電極２５、及びｎ型拡散層１９によって、
ｎチャネルのｎ型ゲートＭＯＳＦＥＴが形成されてい
る。
【００２７】一方、ｎ型ウエル１３ではウエルの表面に
ｐ型の薄膜高濃度エピタキシャル層２３を有し、その表
面に形成された例えば厚さ５ｎｍのゲート酸化膜１７、
さらにその上に形成されたｎ型不純物を含むゲート電極
２５、及びｐ型拡散層２０によって、ｐチャネルのｎ型
ゲートＭＯＳＦＥＴが形成されている。
ｐ型の薄膜高濃度エピタキシャル層２３を有し、その表
面に形成された例えば厚さ５ｎｍのゲート酸化膜１７、
さらにその上に形成されたｎ型不純物を含むゲート電極
２５、及びｐ型拡散層２０によって、ｐチャネルのｎ型
ゲートＭＯＳＦＥＴが形成されている。
【００２８】図１２の左のｎチャネルＭＯＳＦＥＴで
は、ｐ型の薄膜高濃度エピタキシャル層２３がパンチス
ルー防止層として働くためゲート長が０.１ μｍクラス
の微細ＭＯＳＦＥＴでもパンチスルーのない良好な電気
特性を得ることができる。
は、ｐ型の薄膜高濃度エピタキシャル層２３がパンチス
ルー防止層として働くためゲート長が０.１ μｍクラス
の微細ＭＯＳＦＥＴでもパンチスルーのない良好な電気
特性を得ることができる。
【００２９】一方、図１２の右のｐチャネルＭＯＳＦＥ
Ｔでは、ｎ型の薄膜高濃度エピタキシャル層２３は埋込
チャネル型ＭＯＳＦＥＴの埋込チャネルとして働く。エ
ピタキシャル法によって形成されたこの層は厚さを非常
に薄く形成でき、またこの層から下層に対する不純物拡
散が抑えられるため、ｎチャネルＭＯＳＦＥＴと同様、
ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥＴにおい
てもパンチスルーのない良好な電気特性を得ることがで
きる。
Ｔでは、ｎ型の薄膜高濃度エピタキシャル層２３は埋込
チャネル型ＭＯＳＦＥＴの埋込チャネルとして働く。エ
ピタキシャル法によって形成されたこの層は厚さを非常
に薄く形成でき、またこの層から下層に対する不純物拡
散が抑えられるため、ｎチャネルＭＯＳＦＥＴと同様、
ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥＴにおい
てもパンチスルーのない良好な電気特性を得ることがで
きる。
【００３０】図１３は本発明のさらに他の実施例による
高性能のＣＭＯＳＦＥＴを示す。ｐ型シリコン基板１１
表面には、ｐ型ウエル１２及びｎ型ウエル１３を持つ。
高性能のＣＭＯＳＦＥＴを示す。ｐ型シリコン基板１１
表面には、ｐ型ウエル１２及びｎ型ウエル１３を持つ。
【００３１】ｐ型ウエル１２には約１０18／cm3 の濃度
を持つｐ型の薄膜高濃度エピタキシャル層２３を持ち、
その上にｎ型の不純物を加えた薄膜エピタキシャル層２
４を持つ。その表面には、例えば、厚さ５ｎｍのゲート
酸化膜１７、さらにその上に形成されたｎ型不純物を含
むゲート電極２５、及びｎ型拡散層１９によって、ｎチ
ャネルのｎ型ゲートＭＯＳＦＥＴが形成されている。
を持つｐ型の薄膜高濃度エピタキシャル層２３を持ち、
その上にｎ型の不純物を加えた薄膜エピタキシャル層２
４を持つ。その表面には、例えば、厚さ５ｎｍのゲート
酸化膜１７、さらにその上に形成されたｎ型不純物を含
むゲート電極２５、及びｎ型拡散層１９によって、ｎチ
ャネルのｎ型ゲートＭＯＳＦＥＴが形成されている。
【００３２】一方、ｎ型ウエル１３ではウエルの表面に
ｐ型の薄膜高濃度エピタキシャル層２３を有し、その表
面に形成された例えば厚さ５ｎｍのゲート酸化膜１７、
さらにその上に形成されたｐ型不純物を含むゲート電極
１８、及びｐ型拡散層２０によって、ｐチャネルのｐ型
ゲートＭＯＳＦＥＴが形成されている。
ｐ型の薄膜高濃度エピタキシャル層２３を有し、その表
面に形成された例えば厚さ５ｎｍのゲート酸化膜１７、
さらにその上に形成されたｐ型不純物を含むゲート電極
１８、及びｐ型拡散層２０によって、ｐチャネルのｐ型
ゲートＭＯＳＦＥＴが形成されている。
【００３３】図１３の左のｎチャネルＭＯＳＦＥＴで
は、ｐ型の薄膜高濃度エピタキシャル層２３がパンチス
ルー防止層として働き、またｎ型の薄膜エピタキシャル
層２４が埋込チャネルとして働く。エピタキシャル法に
よって形成されたこの層は厚さを非常に薄く形成でき、
またこの層から下層に対する不純物拡散が抑えられるた
め、ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥＴに
おいてもパンチスルーのない良好な電気特性を得ること
ができる。
は、ｐ型の薄膜高濃度エピタキシャル層２３がパンチス
ルー防止層として働き、またｎ型の薄膜エピタキシャル
層２４が埋込チャネルとして働く。エピタキシャル法に
よって形成されたこの層は厚さを非常に薄く形成でき、
またこの層から下層に対する不純物拡散が抑えられるた
め、ゲート長が０.１ μｍクラスの微細ＭＯＳＦＥＴに
おいてもパンチスルーのない良好な電気特性を得ること
ができる。
【００３４】一方、図１３の右のｐチャネルＭＯＳＦＥ
Ｔでは、ｎ型の薄膜高濃度エピタキシャル層２３は埋込
チャネル型ＭＯＳＦＥＴの埋込チャネルとして働く。こ
のため、ｎチャネルＭＯＳＦＥＴと同様、ゲート長が
０.１ μｍクラスの微細MOSFETでもパンチスルーのない
良好な電気特性を得ることができる。
Ｔでは、ｎ型の薄膜高濃度エピタキシャル層２３は埋込
チャネル型ＭＯＳＦＥＴの埋込チャネルとして働く。こ
のため、ｎチャネルＭＯＳＦＥＴと同様、ゲート長が
０.１ μｍクラスの微細MOSFETでもパンチスルーのない
良好な電気特性を得ることができる。
【００３５】本実施例では、ｎチャネルＭＯＳＦＥＴに
はｎ型不純物を含むゲート電極２５を用い、一方のｐチ
ャネルＭＯＳＦＥＴにはｐ型不純物を含むゲート電極１
８を用いるデュアルゲート構造のＣＭＯＳＦＥＴを形成
したが、Ｗ，Ｍｏ，Ａｌまたはこれらの珪化物をゲート
電極に用いたＣＭＯＳＦＥＴにも適用可能である。
はｎ型不純物を含むゲート電極２５を用い、一方のｐチ
ャネルＭＯＳＦＥＴにはｐ型不純物を含むゲート電極１
８を用いるデュアルゲート構造のＣＭＯＳＦＥＴを形成
したが、Ｗ，Ｍｏ，Ａｌまたはこれらの珪化物をゲート
電極に用いたＣＭＯＳＦＥＴにも適用可能である。
【００３６】
【発明の効果】本発明によれば、微細で高性能なＣＭＯ
ＳＦＥＴを形成できる。
ＳＦＥＴを形成できる。
【図１】本発明の一実施例の半導体装置を示す断面図。
【図２】従来例の半導体装置を示す断面図。
【図３】本発明の一実施例のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図４】本発明の一実施例のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図５】本発明の一実施例のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図６】本発明の一実施例のＣＭＯＳＦＥＴの製造工程
を示す断面図。
を示す断面図。
【図７】本発明の一実施例のＣＭＯＳＦＥＴの他の製造
工程を示す断面図。
工程を示す断面図。
【図８】本発明の一実施例のＣＭＯＳＦＥＴの他の製造
工程を示す断面図。
工程を示す断面図。
【図９】本発明の一実施例のＣＭＯＳＦＥＴの他の製造
工程を示す断面図。
工程を示す断面図。
【図１０】本発明の一実施例のＣＭＯＳＦＥＴの他の製
造工程を示す断面図。
造工程を示す断面図。
【図１１】本発明の一実施例のＣＭＯＳＦＥＴの他の製
造工程を示す断面図。
造工程を示す断面図。
【図１２】本発明の他の実施例の半導体装置の断面図。
【図１３】本発明の他の実施例の半導体装置の断面図。
１１…ｐ型シリコン基板、１２…ｐ型ウエル、１３…ｎ
型ウエル、１４…薄膜ｎ型エピタキシャル層、１５…薄
膜エピタキシャル層、１６…素子分離用ＳiＯ2層、１７
…ゲート酸化膜、１８…ｐ型ゲート電極、１９…ｎ型拡
散層、２０…ｐ型拡散層。
型ウエル、１４…薄膜ｎ型エピタキシャル層、１５…薄
膜エピタキシャル層、１６…素子分離用ＳiＯ2層、１７
…ゲート酸化膜、１８…ｐ型ゲート電極、１９…ｎ型拡
散層、２０…ｐ型拡散層。
Claims (15)
- 【請求項１】第一の導電型の不純物を有する第一の領域
の半導体基板表面に、第一の導電型とは反対導電型の不
純物を有する第一の薄膜半導体層を有し、 第二の領域では、第一の導電型とは反対導電型の不純物
を有する半導体基板表面に、前記第一の薄膜半導体層
と、さらにその上に積層された第二の薄膜半導体層を有
することを特徴とする半導体装置。 - 【請求項２】前記第二の薄膜半導体層が前記第一の導電
型の不純物を含む請求項１に記載の半導体装置。 - 【請求項３】前記第一の領域および前記第二の領域の表
面に各々の導電型の異なるＭＯＳ型の半導体装置を有す
る請求項１または請求項２に記載の半導体装置。 - 【請求項４】前記半導体基板にシリコンを用いている請
求項１，２または３に記載の半導体装置。 - 【請求項５】前記第一の薄膜半導体層にシリコンを用い
ている請求項１，２，３または４に記載の半導体装置。 - 【請求項６】前記第一導電型の不純物がｐ型の不純物で
あり、前記第二導電型の不純物がｎ型の不純物である請
求項１，２，３，４または５に記載の半導体装置。 - 【請求項７】前記第一及び第二の領域上に形成されたＭ
ＯＳ構造のゲートに、高濃度のｐ型の不純物を含む電極
を有する請求項６に記載の半導体装置。 - 【請求項８】前記第一導電型の不純物がｎ型の不純物で
あり、前記第二導電型の不純物がｐ型の不純物である請
求項１，２，３，４または５に記載の半導体装置。 - 【請求項９】前記第一及び第二の領域上に形成されたＭ
ＯＳ構造のゲートに、高濃度のｎ型の不純物を含む電極
を有する請求項８に記載の半導体装置。 - 【請求項１０】前記第一の領域上に形成されたＭＯＳ構
造のゲートに、高濃度のｎ型の不純物を含む電極を有
し、前記第二の領域上に形成されたＭＯＳ構造のゲート
に、高濃度のｐ型の不純物を含む電極を有する請求項６
または８に記載の半導体装置。 - 【請求項１１】前記第一および第二の領域上に形成され
たＭＯＳ構造のゲートに、Ｗ，Ｍｏ，Ａｌ、等の金属ゲ
ートまたはその珪化物を用いている請求項６または８に
記載の半導体装置。 - 【請求項１２】シリコン基板上にシリコンのエピタキシ
ャル成長法によって前記第一の導電型とは反対導電型の
不純物を有する前記第一の薄膜半導体を形成し、さらに
その上にシリコンのエピタキシャル成長法によって前記
第二の薄膜半導体を形成し、前記第一の領域において前
記第二の薄膜半導体をエッチングして取り除く請求項１
に記載の半導体装置の製造方法。 - 【請求項１３】前記第二の薄膜半導体を形成する際に前
記第一の導電型の不純物を添加する請求項１２に記載の
半導体装置の製造方法。 - 【請求項１４】シリコンのエピタキシャル成長法によっ
て前記第一の導電型とは反対導電型の不純物を有する前
記第一の薄膜半導体を形成する前に、前記第一の領域に
前記第一の薄膜半導体より厚い前記第一導電型の不純物
領域を形成し、前記第二の領域には前記第一の薄膜半導
体より厚い前記第一導電型とは反対導電型の不純物領域
を形成する請求項１２または１３に記載の半導体装置の
製造方法。 - 【請求項１５】前記第一の領域において前記第二の薄膜
半導体をエッチングして取り除いた後の工程でイオン打
ち込み技術を用いて前記第一の領域に前記第一の薄膜半
導体より深い前記第一導電型の不純物領域を形成し、前
記第二の領域には前記第一の薄膜半導体及び前記第二の
薄膜半導体を合わせた厚さより厚い前記第一導電型とは
反対導電型の不純物領域を形成する請求項１２または１
３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099203A JPH08293557A (ja) | 1995-04-25 | 1995-04-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099203A JPH08293557A (ja) | 1995-04-25 | 1995-04-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293557A true JPH08293557A (ja) | 1996-11-05 |
Family
ID=14241099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099203A Pending JPH08293557A (ja) | 1995-04-25 | 1995-04-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293557A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084744A1 (en) * | 2001-04-12 | 2002-10-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
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| US6881641B2 (en) | 2002-03-28 | 2005-04-19 | Advanced Micro Devices, Inc. | Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same |
| JP2012079746A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2013520799A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2017005057A (ja) * | 2015-06-08 | 2017-01-05 | ローム株式会社 | 半導体装置 |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
-
1995
- 1995-04-25 JP JP7099203A patent/JPH08293557A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US8975128B2 (en) | 2009-09-30 | 2015-03-10 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
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| JP2012079746A (ja) * | 2010-09-30 | 2012-04-19 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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