JPH10270569A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10270569A JPH10270569A JP9073746A JP7374697A JPH10270569A JP H10270569 A JPH10270569 A JP H10270569A JP 9073746 A JP9073746 A JP 9073746A JP 7374697 A JP7374697 A JP 7374697A JP H10270569 A JPH10270569 A JP H10270569A
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- Japan
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- region
- film
- impurity
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- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 固相拡散を用いゲート電極中の不純物濃度を
高めて空乏化の影響を抑制できると共に、高濃度の極浅
接合のＬＤＤ構造を実現した半導体装置を提供する。 【解決手段】 イオン注入された不純物の拡散と活性化
のため熱処理を行うことにより、ｎ型ＭＯＳＦＥＴ領域
１２０ではＰＳＧ膜１０７内に含まれるｎ型不純物がＳ
ｉ基板１０１内に拡散して、高密度のｎ型不純物を含み
かつ浅いＬＤＤ層１１３が形成される。またｎ型不純物
はｎ型ゲート電極１０３ａにも拡散して、ｎ型ゲート電
極内の不純物密度が高くなり空乏化が抑制される。さら
にｐ型ＭＯＳＦＥＴ領域１３０においてもＢＳＧ膜１０
５内に含まれるｐ型不純物が、Ｓｉ基板１０１内に拡散
して高密度のｐ型不純物を含み、かつ浅いＬＤＤ層１１
４が形成されると共に、ｐ型ゲート電極１０４ａ内にも
拡散して、ｐ型ゲート電極内の不純物濃度が高まり空乏
化が抑制される。
高めて空乏化の影響を抑制できると共に、高濃度の極浅
接合のＬＤＤ構造を実現した半導体装置を提供する。 【解決手段】 イオン注入された不純物の拡散と活性化
のため熱処理を行うことにより、ｎ型ＭＯＳＦＥＴ領域
１２０ではＰＳＧ膜１０７内に含まれるｎ型不純物がＳ
ｉ基板１０１内に拡散して、高密度のｎ型不純物を含み
かつ浅いＬＤＤ層１１３が形成される。またｎ型不純物
はｎ型ゲート電極１０３ａにも拡散して、ｎ型ゲート電
極内の不純物密度が高くなり空乏化が抑制される。さら
にｐ型ＭＯＳＦＥＴ領域１３０においてもＢＳＧ膜１０
５内に含まれるｐ型不純物が、Ｓｉ基板１０１内に拡散
して高密度のｐ型不純物を含み、かつ浅いＬＤＤ層１１
４が形成されると共に、ｐ型ゲート電極１０４ａ内にも
拡散して、ｐ型ゲート電極内の不純物濃度が高まり空乏
化が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、表面チャネル型で
高密度極浅接合のＬＤＤ(Lightly Doped Drain）構造を
有する半導体装置およびその製造方法に関する。
高密度極浅接合のＬＤＤ(Lightly Doped Drain）構造を
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、所謂半導体製造におけるスケーリ
ング法則に従った半導体素子の微細化に伴い、トランジ
スタの設計パラメータであるゲート絶縁膜の薄膜化およ
びＬＤＤ(Lightly Doped Drain）構造の浅接合化が行わ
れている。このＬＤＤ構造は、高濃度の不純物拡散領域
であるドレイン領域のゲート側の側端部に低濃度の不純
物拡散領域を形成するもので、この領域にできる空乏層
の電界の増大を抑制して高エネルギーのホットエレクト
ロンの発生を防止するものである。
ング法則に従った半導体素子の微細化に伴い、トランジ
スタの設計パラメータであるゲート絶縁膜の薄膜化およ
びＬＤＤ(Lightly Doped Drain）構造の浅接合化が行わ
れている。このＬＤＤ構造は、高濃度の不純物拡散領域
であるドレイン領域のゲート側の側端部に低濃度の不純
物拡散領域を形成するもので、この領域にできる空乏層
の電界の増大を抑制して高エネルギーのホットエレクト
ロンの発生を防止するものである。
【０００３】
【発明が解決しようとする課題】このような浅いＬＤＤ
構造は、不純物拡散領域形成のためのイオン注入のイオ
ン加速エネルギーを低くして形成される。しかしなが
ら、イオン加速エネルギーを低くすると安定性が失わ
れ、スパッタリング効果により半導体基板が掘削される
ため、ソース領域およびドレイン領域の接合が浅くなる
ほどＬＤＤ構造の形成が難しくなるという問題があっ
た。また、このＬＤＤ構造を形成する場合には、高濃度
のイオン注入工程および低濃度のイオン注入工程の双方
の工程を経る必要があり、プロセスも複雑になるという
問題があった。
構造は、不純物拡散領域形成のためのイオン注入のイオ
ン加速エネルギーを低くして形成される。しかしなが
ら、イオン加速エネルギーを低くすると安定性が失わ
れ、スパッタリング効果により半導体基板が掘削される
ため、ソース領域およびドレイン領域の接合が浅くなる
ほどＬＤＤ構造の形成が難しくなるという問題があっ
た。また、このＬＤＤ構造を形成する場合には、高濃度
のイオン注入工程および低濃度のイオン注入工程の双方
の工程を経る必要があり、プロセスも複雑になるという
問題があった。
【０００４】ところで、表面チャネル型トランジスタ
は、一般的な動作時においてゲート電極に空乏層が伸び
るため、その空乏層がゲート絶縁膜（酸化膜）と直列容
量になり、そのため酸化膜容量が小さくなる。このゲー
ト電極の空乏層の影響は、ゲート絶縁膜の厚さが薄くな
るにつれて大きくなる。これを抑制するためには、ゲー
ト電極中の不純物密度を高めて空乏層幅を薄くする必要
がある。
は、一般的な動作時においてゲート電極に空乏層が伸び
るため、その空乏層がゲート絶縁膜（酸化膜）と直列容
量になり、そのため酸化膜容量が小さくなる。このゲー
ト電極の空乏層の影響は、ゲート絶縁膜の厚さが薄くな
るにつれて大きくなる。これを抑制するためには、ゲー
ト電極中の不純物密度を高めて空乏層幅を薄くする必要
がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、固相拡散を利用し、ゲート電極中の
不純物濃度を高めることにより空乏化による影響を抑制
できると共に高濃度極浅接合のＬＤＤ構造を実現した半
導体装置およびその製造方法を提供することにある。
ので、その目的は、固相拡散を利用し、ゲート電極中の
不純物濃度を高めることにより空乏化による影響を抑制
できると共に高濃度極浅接合のＬＤＤ構造を実現した半
導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型トランジスタ領域および第２導電型トラ
ンジスタ領域を含むものにおいて、第１導電型トランジ
スタ領域および第２導電型トランジスタ領域のうちの少
なくとも一方の領域に形成されると共に各々ソースまた
はドレインとなる一対の第１の不純物領域と、これら第
１の不純物領域の各対向領域側に前記第１の不純物領域
それぞれに接し、かつ第１の不純物領域よりも薄く形成
された前記第１の不純物領域と同一導電型の一対の第２
の不純物領域と、これら第２の不純物領域間の上にゲー
ト絶縁膜を介して形成されたゲート電極と、このゲート
電極および一対の第２の不純物領域それぞれに接するよ
うに形成された不純物拡散源としての絶縁膜とを備えて
いる。
は、第１導電型トランジスタ領域および第２導電型トラ
ンジスタ領域を含むものにおいて、第１導電型トランジ
スタ領域および第２導電型トランジスタ領域のうちの少
なくとも一方の領域に形成されると共に各々ソースまた
はドレインとなる一対の第１の不純物領域と、これら第
１の不純物領域の各対向領域側に前記第１の不純物領域
それぞれに接し、かつ第１の不純物領域よりも薄く形成
された前記第１の不純物領域と同一導電型の一対の第２
の不純物領域と、これら第２の不純物領域間の上にゲー
ト絶縁膜を介して形成されたゲート電極と、このゲート
電極および一対の第２の不純物領域それぞれに接するよ
うに形成された不純物拡散源としての絶縁膜とを備えて
いる。
【０００７】本発明による半導体装置の製造方法は、第
１導電型トランジスタ領域および第２導電型トランジス
タ領域それぞれの領域にゲート絶縁膜を形成し、これら
ゲート絶縁膜の上にそれぞれ電極膜を選択的に形成する
工程と、各電極膜が形成された第１導電型トランジスタ
領域および第２導電型トランジスタ領域上にそれぞれソ
ースまたはドレインとなる不純物を含有する拡散源とし
ての絶縁膜を形成する工程と、第１導電型トランジスタ
領域および第２導電型トランジスタ領域の各ゲート電極
の側面に絶縁材料からなる側壁を形成する工程と、第１
導電型トランジスタ領域において側壁をマスクとして第
１導電型トランジスタ領域内に不純物を導入することに
よりソースまたはドレインとなる一対の第１の不純物領
域を形成する工程と、第２導電型トランジスタ領域にお
いて側壁をマスクとして第２導電型トランジスタ領域内
に不純物を導入することによりソースまたはドレインと
なる一対の第１の不純物領域を形成する工程と、熱処理
を施すことにより、第１導電型トランジスタ領域および
第２導電型トランジスタ領域の各絶縁膜から不純物を拡
散させることにより各領域においてゲート電極を形成す
ると共に、一対の第１の不純物領域に接し、かつ第１の
不純物領域よりも浅い一対の第２の不純物領域を形成す
る工程とを含むものである。
１導電型トランジスタ領域および第２導電型トランジス
タ領域それぞれの領域にゲート絶縁膜を形成し、これら
ゲート絶縁膜の上にそれぞれ電極膜を選択的に形成する
工程と、各電極膜が形成された第１導電型トランジスタ
領域および第２導電型トランジスタ領域上にそれぞれソ
ースまたはドレインとなる不純物を含有する拡散源とし
ての絶縁膜を形成する工程と、第１導電型トランジスタ
領域および第２導電型トランジスタ領域の各ゲート電極
の側面に絶縁材料からなる側壁を形成する工程と、第１
導電型トランジスタ領域において側壁をマスクとして第
１導電型トランジスタ領域内に不純物を導入することに
よりソースまたはドレインとなる一対の第１の不純物領
域を形成する工程と、第２導電型トランジスタ領域にお
いて側壁をマスクとして第２導電型トランジスタ領域内
に不純物を導入することによりソースまたはドレインと
なる一対の第１の不純物領域を形成する工程と、熱処理
を施すことにより、第１導電型トランジスタ領域および
第２導電型トランジスタ領域の各絶縁膜から不純物を拡
散させることにより各領域においてゲート電極を形成す
ると共に、一対の第１の不純物領域に接し、かつ第１の
不純物領域よりも浅い一対の第２の不純物領域を形成す
る工程とを含むものである。
【０００８】本発明による半導体装置では、ゲート電極
および一対の第２の不純物領域それぞれに接するように
不純物拡散源としての絶縁膜が形成されているので、ゲ
ート電極中の不純物濃度が高くなり、空乏化が抑制され
る。また、ＬＤＤ構造となる第２の不純物領域を絶縁膜
からの固相拡散により形成することができ、イオン注入
により形成される場合よりも浅く、かつ高濃度のＬＤＤ
構造となり、短チャネル効果が抑制されると共に、ＬＤ
Ｄ構造の抵抗上昇が抑制される。
および一対の第２の不純物領域それぞれに接するように
不純物拡散源としての絶縁膜が形成されているので、ゲ
ート電極中の不純物濃度が高くなり、空乏化が抑制され
る。また、ＬＤＤ構造となる第２の不純物領域を絶縁膜
からの固相拡散により形成することができ、イオン注入
により形成される場合よりも浅く、かつ高濃度のＬＤＤ
構造となり、短チャネル効果が抑制されると共に、ＬＤ
Ｄ構造の抵抗上昇が抑制される。
【０００９】本発明による半導体装置の製造方法によれ
ば、１回の熱処理により、第１導電型トランジスタ領域
および第２導電型トランジスタ領域の各絶縁膜から対応
する電極膜に不純物が固相拡散され、これによりゲート
電極が形成されると同時にＬＤＤ構造となる第２の不純
物領域が形成される。
ば、１回の熱処理により、第１導電型トランジスタ領域
および第２導電型トランジスタ領域の各絶縁膜から対応
する電極膜に不純物が固相拡散され、これによりゲート
電極が形成されると同時にＬＤＤ構造となる第２の不純
物領域が形成される。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１１】［第１の実施の形態］図３は本発明の第１
の形態に係る表面チャネル型のＣＭＯＳ（Complementar
yMetal Oxide Semiconductor)トランジスタの断面構造
を表すものである。この表面チャネル型のＣＭＯＳトラ
ンジスタは、ｐ型シリコン基板１０１上に形成されたｎ
型ＭＯＳＦＥＴ領域１２０と、ｐ型シリコン基板１０１
に形成されたウェル領域１０１Ａに形成されたｐ型ＭＯ
ＳＦＥＴ領域１３０とを備えている。これらのｎ型ＭＯ
ＳＦＥＴ領域１２０およびｐ型ＭＯＳＦＥＴ領域１３０
には表面にゲート絶縁膜１０２がそれぞれ形成され、こ
れらのゲート絶縁膜１０２上にはｎ型ゲート電極１０３
ａおよびｐ型ゲート電極１０４ａがそれぞれ設けられて
いる。
の形態に係る表面チャネル型のＣＭＯＳ（Complementar
yMetal Oxide Semiconductor)トランジスタの断面構造
を表すものである。この表面チャネル型のＣＭＯＳトラ
ンジスタは、ｐ型シリコン基板１０１上に形成されたｎ
型ＭＯＳＦＥＴ領域１２０と、ｐ型シリコン基板１０１
に形成されたウェル領域１０１Ａに形成されたｐ型ＭＯ
ＳＦＥＴ領域１３０とを備えている。これらのｎ型ＭＯ
ＳＦＥＴ領域１２０およびｐ型ＭＯＳＦＥＴ領域１３０
には表面にゲート絶縁膜１０２がそれぞれ形成され、こ
れらのゲート絶縁膜１０２上にはｎ型ゲート電極１０３
ａおよびｐ型ゲート電極１０４ａがそれぞれ設けられて
いる。
【００１２】ｐ型ＭＯＳＦＥＴ領域１３０には、ウェル
領域１０１Ａおよびｐ型ゲート電極１０４ａ上にｐ型不
純物例えばボロン（Ｂ）を含んだ絶縁膜、例えばＢＳＧ
（Boro Silicate Glass）膜１０５が形成されている。
また、ｎ型ＭＯＳＦＥＴ領域１２０のシリコン基板１０
１、ｎ型ゲート電極１０３ａ上およびｐ型ＭＯＳＦＥＴ
領域１３０のＢＳＧ膜１０５上にはｎ型不純物例えば燐
（Ｐ）を含んだ絶縁膜、例えばＰＳＧ（Phospho Silica
te Glass) 膜１０７が形成されている。ｎ型ＭＯＳＦＥ
Ｔ領域１２０およびｐ型ＭＯＳＦＥＴ領域１３０のＰＳ
Ｇ膜１０７上にはｎ型ゲート電極１０３ａおよびｐ型ゲ
ート電極１０４ａの側面部のみ残された側壁（スペー
サ）１０８が例えばシリコン窒化（Ｓｉ3 Ｎ4 ）膜によ
りそれぞれ形成されている。ｎ型ＭＯＳＦＥＴ領域１２
０に対してｎ型不純物イオンが注入されることによりソ
ース領域１１０ａ、ドレイン領域１１０ｂが選択的に形
成されている。また、ｐ型ＭＯＳＦＥＴ領域１３０に対
してはｐ型不純物イオンが注入されることによりソース
領域１１２ａ、ドレイン領域１１２ｂが選択的に形成さ
れている。更に、このｎ型ＭＯＳＦＥＴ領域１２０およ
びｐ型ＭＯＳＦＥＴ領域１３０にはソース領域１１０
ａ，１１２ａおよびドレイン領域１１０ｂ，１１２ｂに
隣接してＬＤＤ層１１３，１１４がそれぞれ形成されて
いる。
領域１０１Ａおよびｐ型ゲート電極１０４ａ上にｐ型不
純物例えばボロン（Ｂ）を含んだ絶縁膜、例えばＢＳＧ
（Boro Silicate Glass）膜１０５が形成されている。
また、ｎ型ＭＯＳＦＥＴ領域１２０のシリコン基板１０
１、ｎ型ゲート電極１０３ａ上およびｐ型ＭＯＳＦＥＴ
領域１３０のＢＳＧ膜１０５上にはｎ型不純物例えば燐
（Ｐ）を含んだ絶縁膜、例えばＰＳＧ（Phospho Silica
te Glass) 膜１０７が形成されている。ｎ型ＭＯＳＦＥ
Ｔ領域１２０およびｐ型ＭＯＳＦＥＴ領域１３０のＰＳ
Ｇ膜１０７上にはｎ型ゲート電極１０３ａおよびｐ型ゲ
ート電極１０４ａの側面部のみ残された側壁（スペー
サ）１０８が例えばシリコン窒化（Ｓｉ3 Ｎ4 ）膜によ
りそれぞれ形成されている。ｎ型ＭＯＳＦＥＴ領域１２
０に対してｎ型不純物イオンが注入されることによりソ
ース領域１１０ａ、ドレイン領域１１０ｂが選択的に形
成されている。また、ｐ型ＭＯＳＦＥＴ領域１３０に対
してはｐ型不純物イオンが注入されることによりソース
領域１１２ａ、ドレイン領域１１２ｂが選択的に形成さ
れている。更に、このｎ型ＭＯＳＦＥＴ領域１２０およ
びｐ型ＭＯＳＦＥＴ領域１３０にはソース領域１１０
ａ，１１２ａおよびドレイン領域１１０ｂ，１１２ｂに
隣接してＬＤＤ層１１３，１１４がそれぞれ形成されて
いる。
【００１３】このような構成の表面チャネル型のＣＭＯ
Ｓトランジスタにおいては、ＰＳＧ膜１０７がｎ型ゲー
ト電極１０３ａ、ＢＳＧ膜１０５がｐ型ゲート電極１０
４ａに接するようにそれぞれ形成されているので、各不
純物がｎ型ゲート電極１０３ａ，ｐ型ゲート電極１０４
ａにそれぞれ拡散して、ｎ型ゲート電極１０３ａおよび
ｐ型ゲート電極１０４ａ内の不純物濃度が高まり、空乏
化が抑制される。また、ＰＳＧ膜１０７およびＢＳＧ膜
１０５はシリコン基板１０１とも接するように形成され
ているので、ＰＳＧ膜１０７およびＢＳＧ膜１０５から
シリコン基板１０１へ不純物が固相拡散して、シリコン
基板１０１内のＬＤＤ層１１３，１１４はそれぞれ不純
物濃度が高く且つ浅く形成されている。従って、ＬＤＤ
層１１３，１１４の浅接合化により短チャネル効果を抑
制すると共にシート抵抗値を低減することができる。
Ｓトランジスタにおいては、ＰＳＧ膜１０７がｎ型ゲー
ト電極１０３ａ、ＢＳＧ膜１０５がｐ型ゲート電極１０
４ａに接するようにそれぞれ形成されているので、各不
純物がｎ型ゲート電極１０３ａ，ｐ型ゲート電極１０４
ａにそれぞれ拡散して、ｎ型ゲート電極１０３ａおよび
ｐ型ゲート電極１０４ａ内の不純物濃度が高まり、空乏
化が抑制される。また、ＰＳＧ膜１０７およびＢＳＧ膜
１０５はシリコン基板１０１とも接するように形成され
ているので、ＰＳＧ膜１０７およびＢＳＧ膜１０５から
シリコン基板１０１へ不純物が固相拡散して、シリコン
基板１０１内のＬＤＤ層１１３，１１４はそれぞれ不純
物濃度が高く且つ浅く形成されている。従って、ＬＤＤ
層１１３，１１４の浅接合化により短チャネル効果を抑
制すると共にシート抵抗値を低減することができる。
【００１４】次に、図１ないし図５を参照して上記構造
のＣＭＯＳトランジスタの製造方法について説明する。
のＣＭＯＳトランジスタの製造方法について説明する。
【００１５】まず、図１（ａ）に示したように、シリコ
ン基板１０１上に、例えばトレンチ構造あるいはＬＯＣ
ＯＳ(Local Oxidation of Silicon)法により素子分離を
行いウェル領域１０１Ａを形成してｎ型ＭＯＳＦＥＴ領
域１２０およびｐ型ＭＯＳＦＥＴ領域１３０をそれぞれ
形成する。次いで、シリコン基板１０１に対してチャネ
ル領域形成のための不純物のイオン注入を行った後、熱
酸化法によりｎ型ＭＯＳＦＥＴ領域１２０およびｐ型Ｍ
ＯＳＦＥＴ領域１３０それぞれに例えば膜厚５ｎｍのゲ
ート絶縁膜（ＳｉＯ2 ）１０２を形成する。続いて、こ
のゲート絶縁膜１０２上に例えばＣＶＤ(Chemical Vapo
r Deposition) 法により例えば膜厚２００ｎｍの多結晶
シリコン膜を形成する。その後、フォトリソグラフィ技
術を用いてゲートパターンをレジスト膜（図示せず）に
より形成し、このレジスト膜をマスクとして例えばＲＩ
Ｅ(Reactive Ion Etching）法により多結晶シリコン膜
を選択的に除去してｎ型ＭＯＳＦＥＴ領域１２０に電極
膜１０３を、ｐ型ＭＯＳＦＥＴ領域１３０に電極膜１０
４をそれぞれ形成する。
ン基板１０１上に、例えばトレンチ構造あるいはＬＯＣ
ＯＳ(Local Oxidation of Silicon)法により素子分離を
行いウェル領域１０１Ａを形成してｎ型ＭＯＳＦＥＴ領
域１２０およびｐ型ＭＯＳＦＥＴ領域１３０をそれぞれ
形成する。次いで、シリコン基板１０１に対してチャネ
ル領域形成のための不純物のイオン注入を行った後、熱
酸化法によりｎ型ＭＯＳＦＥＴ領域１２０およびｐ型Ｍ
ＯＳＦＥＴ領域１３０それぞれに例えば膜厚５ｎｍのゲ
ート絶縁膜（ＳｉＯ2 ）１０２を形成する。続いて、こ
のゲート絶縁膜１０２上に例えばＣＶＤ(Chemical Vapo
r Deposition) 法により例えば膜厚２００ｎｍの多結晶
シリコン膜を形成する。その後、フォトリソグラフィ技
術を用いてゲートパターンをレジスト膜（図示せず）に
より形成し、このレジスト膜をマスクとして例えばＲＩ
Ｅ(Reactive Ion Etching）法により多結晶シリコン膜
を選択的に除去してｎ型ＭＯＳＦＥＴ領域１２０に電極
膜１０３を、ｐ型ＭＯＳＦＥＴ領域１３０に電極膜１０
４をそれぞれ形成する。
【００１６】続いて、図１（ｂ）に示したように、例え
ばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳＧ膜
１０５をシリコン基板１０１の全面に形成する。なお、
ＢＳＧ膜１０５はｐ型不純物としてのボロン（Ｂ）を含
んだ絶縁膜であり、その膜厚と不純物の濃度はトランジ
スタの特性に応じて適切な値に設定される。次に、ｐ型
ＭＯＳＦＥＴ領域１３０のＢＳＧ膜１０５上にレジスト
膜１０６を形成し、その後、図１（ｃ）に示したよう
に、このレジスト膜１０６をマスクとして例えば希フッ
化水素（ＶＨＦ）を用いたウェットエッチングを行いｎ
型ＭＯＳＦＥＴ領域１２０のＢＳＧ膜１０５を選択的に
除去する。なお、エッチングの方法としては、例えば気
相フッ化水素または他のガスを用いたＲＩＥ法によるド
ライエッチングを行ってもよい。
ばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳＧ膜
１０５をシリコン基板１０１の全面に形成する。なお、
ＢＳＧ膜１０５はｐ型不純物としてのボロン（Ｂ）を含
んだ絶縁膜であり、その膜厚と不純物の濃度はトランジ
スタの特性に応じて適切な値に設定される。次に、ｐ型
ＭＯＳＦＥＴ領域１３０のＢＳＧ膜１０５上にレジスト
膜１０６を形成し、その後、図１（ｃ）に示したよう
に、このレジスト膜１０６をマスクとして例えば希フッ
化水素（ＶＨＦ）を用いたウェットエッチングを行いｎ
型ＭＯＳＦＥＴ領域１２０のＢＳＧ膜１０５を選択的に
除去する。なお、エッチングの方法としては、例えば気
相フッ化水素または他のガスを用いたＲＩＥ法によるド
ライエッチングを行ってもよい。
【００１７】次に、レジスト膜１０６を除去した後、図
２（ａ）に示したように、シリコン基板１０１の全面に
例えばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＰＳ
Ｇ膜１０７を形成する。なお、ＰＳＧ膜１０７はｎ型不
純物としての燐（Ｐ）を含んだ絶縁膜であり、その膜厚
と不純物の濃度はトランジスタの特性に応じて適切な値
に設定される。続いて、シリコン基板１０１の全面に例
えばＣＶＤ法により膜厚２００ｎｍのシリコン窒化（Ｓ
ｉ3 Ｎ4 ）膜を形成する。その後、図２（ｂ）に示した
ようにＰＳＧ膜１０７をストッパとした異方性エッチン
グにより電極膜１０３，電極膜１０４それぞれの側面部
にシリコン窒化膜からなる幅広の側壁（スペーサ）１０
８を形成する。なお、側壁１０８を酸化膜、例えばシリ
コン酸化膜（ＳｉＯ2 ）により形成することもでき、こ
の場合には、図４に示したように、シリコン酸化膜と共
にシリコン基板１０１上および電極膜１０３，１０４上
のＢＳＧ膜１０５およびＰＳＧ膜１０７もエッチングに
より除去される。
２（ａ）に示したように、シリコン基板１０１の全面に
例えばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＰＳ
Ｇ膜１０７を形成する。なお、ＰＳＧ膜１０７はｎ型不
純物としての燐（Ｐ）を含んだ絶縁膜であり、その膜厚
と不純物の濃度はトランジスタの特性に応じて適切な値
に設定される。続いて、シリコン基板１０１の全面に例
えばＣＶＤ法により膜厚２００ｎｍのシリコン窒化（Ｓ
ｉ3 Ｎ4 ）膜を形成する。その後、図２（ｂ）に示した
ようにＰＳＧ膜１０７をストッパとした異方性エッチン
グにより電極膜１０３，電極膜１０４それぞれの側面部
にシリコン窒化膜からなる幅広の側壁（スペーサ）１０
８を形成する。なお、側壁１０８を酸化膜、例えばシリ
コン酸化膜（ＳｉＯ2 ）により形成することもでき、こ
の場合には、図４に示したように、シリコン酸化膜と共
にシリコン基板１０１上および電極膜１０３，１０４上
のＢＳＧ膜１０５およびＰＳＧ膜１０７もエッチングに
より除去される。
【００１８】次に、図２（ｃ）に示したように、ｐ型Ｍ
ＯＳＦＥＴ領域１３０のＰＳＧ膜１０７上および側壁１
０８上にレジスト膜（図示せず）を形成し、側壁１０８
をゲ−トオフセットマスクとして、ｎ型ＭＯＳＦＥＴ領
域１２０のシリコン基板１０１および電極膜１０３にｎ
型不純物イオン１０９例えば燐のイオン注入（エネルギ
ー：３０ｋｅＶ，ドーズ量：５×１０15／ｃｍ2 ）を行
う。これによりソース領域１１０ａ，ドレイン領域１１
０ｂおよびｎ型ゲート電極１０３ａが自己整合的に形成
される。続いて、ｐ型ＭＯＳＦＥＴ領域１３０のレジス
ト膜を除去して、ｎ型ＭＯＳＦＥＴ領域１２０のＰＳＧ
膜１０７上および側壁１０８上に例えば膜厚１μｍのレ
ジスト膜（図示せず）を形成し、側壁１０８をゲートオ
フセットマスクとして、ｐ型ＭＯＳＦＥＴ領域１３０の
ウェル領域１０１Ａおよび電極膜１０４にｐ型不純物イ
オン１１１例えばＢＦ2 のイオン注入（例えばエネルギ
ー：５０ｋｅＶ，ドーズ量；５×１０15／ｃｍ2 ）を行
う。これによりソース領域１１２ａ，ドレイン領域１１
２ｂおよびｐ型ゲート電極１０４ａが自己整合的に形成
される。
ＯＳＦＥＴ領域１３０のＰＳＧ膜１０７上および側壁１
０８上にレジスト膜（図示せず）を形成し、側壁１０８
をゲ−トオフセットマスクとして、ｎ型ＭＯＳＦＥＴ領
域１２０のシリコン基板１０１および電極膜１０３にｎ
型不純物イオン１０９例えば燐のイオン注入（エネルギ
ー：３０ｋｅＶ，ドーズ量：５×１０15／ｃｍ2 ）を行
う。これによりソース領域１１０ａ，ドレイン領域１１
０ｂおよびｎ型ゲート電極１０３ａが自己整合的に形成
される。続いて、ｐ型ＭＯＳＦＥＴ領域１３０のレジス
ト膜を除去して、ｎ型ＭＯＳＦＥＴ領域１２０のＰＳＧ
膜１０７上および側壁１０８上に例えば膜厚１μｍのレ
ジスト膜（図示せず）を形成し、側壁１０８をゲートオ
フセットマスクとして、ｐ型ＭＯＳＦＥＴ領域１３０の
ウェル領域１０１Ａおよび電極膜１０４にｐ型不純物イ
オン１１１例えばＢＦ2 のイオン注入（例えばエネルギ
ー：５０ｋｅＶ，ドーズ量；５×１０15／ｃｍ2 ）を行
う。これによりソース領域１１２ａ，ドレイン領域１１
２ｂおよびｐ型ゲート電極１０４ａが自己整合的に形成
される。
【００１９】なお、ＢＳＧ膜１０５およびＰＳＧ膜１０
７の膜厚が厚いためにｎ型不純物イオン１０９およびｐ
型不純物イオン１１１のイオン注入が困難である場合
は、図５に示したように、側壁１０８を形成した後、そ
れぞれ例えば膜厚０〜３０ｎｍとなるまでＢＳＧ膜１０
５およびＰＳＧ膜１０７のエッチングを行う。その後、
ｎ型ＭＯＳＦＥＴ領域１２０にｎ型不純物イオン１０
９、ｐ型ＭＯＳＦＥＴ領域１３０にｐ型不純物イオン１
１１のイオン注入を行うことにより、ソース領域１１０
ａ，ドレイン領域１１０ｂおよびｎ型ゲート電極１０３
ａ、並びにソース領域１１２ａ，ドレイン領域１１２ｂ
およびｐ型ゲート電極１０４ａをそれぞれ形成する。
７の膜厚が厚いためにｎ型不純物イオン１０９およびｐ
型不純物イオン１１１のイオン注入が困難である場合
は、図５に示したように、側壁１０８を形成した後、そ
れぞれ例えば膜厚０〜３０ｎｍとなるまでＢＳＧ膜１０
５およびＰＳＧ膜１０７のエッチングを行う。その後、
ｎ型ＭＯＳＦＥＴ領域１２０にｎ型不純物イオン１０
９、ｐ型ＭＯＳＦＥＴ領域１３０にｐ型不純物イオン１
１１のイオン注入を行うことにより、ソース領域１１０
ａ，ドレイン領域１１０ｂおよびｎ型ゲート電極１０３
ａ、並びにソース領域１１２ａ，ドレイン領域１１２ｂ
およびｐ型ゲート電極１０４ａをそれぞれ形成する。
【００２０】図２（ｃ）に戻って説明を続けると、イオ
ン注入ののち、このイオン注入により導入された不純物
の拡散および活性化のために熱処理（アニール）を例え
ばＲＴＡ(Rapid Thermal Annealing）により窒素雰囲
気中において１０００℃で３０秒間施す。このアニール
処理により、イオン注入時にソース領域１１０ａ，１１
２ａおよびドレイン領域１１０ｂ，１１２ｂに生じた結
晶性の乱れおよび格子欠陥が回復される。また、このア
ニール処理により、ｎ型ＭＯＳＦＥＴ領域１２０におい
てはＰＳＧ膜１０７内に含まれるｎ型不純物としての燐
（Ｐ）がｎ型ゲート電極１０３ａおよびシリコン基板１
０１内に拡散し、図３に示したように、高密度なｎ型不
純物を含み且つ浅いＬＤＤ層１１３が形成される。ま
た、ｎ型ゲート電極１０３ａにもＰＳＧ膜１０７内に含
まれるｎ型不純物が拡散することにより、ｎ型ゲート電
極１０３ａ内の不純物の密度が高まり、空乏化が抑制さ
れる。同様に、ｐ型ＭＯＳＦＥＴ領域１３０において
も、ＢＳＧ膜１０５内に含まれるｐ型不純物としてのボ
ロン（Ｂ）がｐ型ゲート電極１０４ａおよびシリコン基
板１０１内にそれぞれ拡散することにより、高密度なｐ
型不純物を含み且つ浅いＬＤＤ層１１４が形成されると
共に、ｐ型ゲート電極１０４ａ内の不純物の濃度が高ま
り、空乏化が抑制される。
ン注入ののち、このイオン注入により導入された不純物
の拡散および活性化のために熱処理（アニール）を例え
ばＲＴＡ(Rapid Thermal Annealing）により窒素雰囲
気中において１０００℃で３０秒間施す。このアニール
処理により、イオン注入時にソース領域１１０ａ，１１
２ａおよびドレイン領域１１０ｂ，１１２ｂに生じた結
晶性の乱れおよび格子欠陥が回復される。また、このア
ニール処理により、ｎ型ＭＯＳＦＥＴ領域１２０におい
てはＰＳＧ膜１０７内に含まれるｎ型不純物としての燐
（Ｐ）がｎ型ゲート電極１０３ａおよびシリコン基板１
０１内に拡散し、図３に示したように、高密度なｎ型不
純物を含み且つ浅いＬＤＤ層１１３が形成される。ま
た、ｎ型ゲート電極１０３ａにもＰＳＧ膜１０７内に含
まれるｎ型不純物が拡散することにより、ｎ型ゲート電
極１０３ａ内の不純物の密度が高まり、空乏化が抑制さ
れる。同様に、ｐ型ＭＯＳＦＥＴ領域１３０において
も、ＢＳＧ膜１０５内に含まれるｐ型不純物としてのボ
ロン（Ｂ）がｐ型ゲート電極１０４ａおよびシリコン基
板１０１内にそれぞれ拡散することにより、高密度なｐ
型不純物を含み且つ浅いＬＤＤ層１１４が形成されると
共に、ｐ型ゲート電極１０４ａ内の不純物の濃度が高ま
り、空乏化が抑制される。
【００２１】その後、図示しないが、通常の工程に従っ
て例えばＣＶＤ法により層間絶縁膜（ＳｉＯ2 ）を形成
し、続いてリソグラフィ技術を用いて層間絶縁膜のソー
ス領域１１０ａ，１１２ａおよびドレイン領域１１０
ｂ，１１２ｂに対向する領域に接続孔（コンタクトホー
ル）を形成する。その後、異方性エッチングを行い接続
孔を加工して、ソース領域１１０ａ，１１２ａおよびド
レイン領域１１０ｂ，１１２ｂに電気的に接続された配
線層を形成する。
て例えばＣＶＤ法により層間絶縁膜（ＳｉＯ2 ）を形成
し、続いてリソグラフィ技術を用いて層間絶縁膜のソー
ス領域１１０ａ，１１２ａおよびドレイン領域１１０
ｂ，１１２ｂに対向する領域に接続孔（コンタクトホー
ル）を形成する。その後、異方性エッチングを行い接続
孔を加工して、ソース領域１１０ａ，１１２ａおよびド
レイン領域１１０ｂ，１１２ｂに電気的に接続された配
線層を形成する。
【００２２】このように本実施の形態では、ＰＳＧ膜１
０７をｎ型ゲート電極１０３ａ、ＢＳＧ膜１０５をｐ型
ゲート電極１０４ａにそれぞれ接するように形成したの
で、各不純物がｎ型ゲート電極１０３ａ，ｐ型ゲート電
極１０４ａに拡散して、ｎ型ゲート電極１０３ａおよび
ｐ型ゲート電極１０４ａ内の不純物濃度が高まり、空乏
化が抑制される。すなわち、ｎ型ゲート電極１０３ａお
よびｐ型ゲート電極１０４ａ内の不純物がｎ型ゲート電
極１０３ａおよびｐ型ゲート電極１０４ａ外に拡散す
る、あるいは側壁１０８との界面に偏析することを抑制
することができる。更に、ＰＳＧ膜１０７およびＢＳＧ
膜１０５をシリコン基板１０１に接するように形成した
ので、アニール処理の際にＰＳＧ膜１０７およびＢＳＧ
膜１０５からシリコン基板１０１への不純物の固相拡散
により、不純物濃度が高く且つ浅いＬＤＤ層１１３，１
１４を形成することができる。従って、ＬＤＤ層１１
３，１１４の浅接合化によって短チャネル効果を抑制す
ると共にシート抵抗値を低減させることができる。
０７をｎ型ゲート電極１０３ａ、ＢＳＧ膜１０５をｐ型
ゲート電極１０４ａにそれぞれ接するように形成したの
で、各不純物がｎ型ゲート電極１０３ａ，ｐ型ゲート電
極１０４ａに拡散して、ｎ型ゲート電極１０３ａおよび
ｐ型ゲート電極１０４ａ内の不純物濃度が高まり、空乏
化が抑制される。すなわち、ｎ型ゲート電極１０３ａお
よびｐ型ゲート電極１０４ａ内の不純物がｎ型ゲート電
極１０３ａおよびｐ型ゲート電極１０４ａ外に拡散す
る、あるいは側壁１０８との界面に偏析することを抑制
することができる。更に、ＰＳＧ膜１０７およびＢＳＧ
膜１０５をシリコン基板１０１に接するように形成した
ので、アニール処理の際にＰＳＧ膜１０７およびＢＳＧ
膜１０５からシリコン基板１０１への不純物の固相拡散
により、不純物濃度が高く且つ浅いＬＤＤ層１１３，１
１４を形成することができる。従って、ＬＤＤ層１１
３，１１４の浅接合化によって短チャネル効果を抑制す
ると共にシート抵抗値を低減させることができる。
【００２３】また、ｐ型ＭＯＳＦＥＴ領域１３０におい
ては、ＢＳＧ膜１０５、ＰＳＧ膜１０７をこの順にｐ型
ゲート電極１０４ａ上に形成することにより、ＢＳＧ膜
１０５の膜厚が薄くてもｐ型不純物である燐がＢＳＧ膜
１０５をほとんど拡散しないため、ＬＤＤ層１１４に燐
がアニール処理によって入ることはない。
ては、ＢＳＧ膜１０５、ＰＳＧ膜１０７をこの順にｐ型
ゲート電極１０４ａ上に形成することにより、ＢＳＧ膜
１０５の膜厚が薄くてもｐ型不純物である燐がＢＳＧ膜
１０５をほとんど拡散しないため、ＬＤＤ層１１４に燐
がアニール処理によって入ることはない。
【００２４】〔第２の実施の形態〕図６ないし図１０は
本発明の第２の実施の形態に係る表面チャネル型のＣＭ
ＯＳトランジスタの製造方法を工程順に表すものであ
る。本実施の形態による表面チャネル型のＣＭＯＳトラ
ンジスタは、第１の実施の形態に示したＰＳＧ膜１０７
を形成した後、このＰＳＧ膜１０７上にＢＳＧ膜１０５
を形成したものである。なお、図１ないし図５と同一構
成部分については同一符号を付してその詳細な説明は省
略する。
本発明の第２の実施の形態に係る表面チャネル型のＣＭ
ＯＳトランジスタの製造方法を工程順に表すものであ
る。本実施の形態による表面チャネル型のＣＭＯＳトラ
ンジスタは、第１の実施の形態に示したＰＳＧ膜１０７
を形成した後、このＰＳＧ膜１０７上にＢＳＧ膜１０５
を形成したものである。なお、図１ないし図５と同一構
成部分については同一符号を付してその詳細な説明は省
略する。
【００２５】まず、図６（ａ）に示したように、ｎ型Ｍ
ＯＳＦＥＴ領域１２０に電極膜１０３を、ｐ型ＭＯＳＦ
ＥＴ領域１３０に電極膜１０４を形成するまでの工程は
第１の実施の形態と同様である。電極膜１０３，１０４
を形成した後、図６（ｂ）に示したように、例えばＣＶ
Ｄ法により例えば膜厚１０〜５０ｎｍのＰＳＧ膜１０７
をシリコン基板１０１の全面に形成する。次に、ｎ型Ｍ
ＯＳＦＥＴ領域１２０のＰＳＧ膜１０７上にレジスト膜
１０６を形成し、その後、図６（ｃ）に示したように、
このレジスト膜１０６をマスクとして例えば希フッ化水
素（ＶＨＦ）を用いたウェットエッチング法によりｐ型
ＭＯＳＦＥＴ領域１３０のＰＳＧ膜１０７を選択的に除
去する。
ＯＳＦＥＴ領域１２０に電極膜１０３を、ｐ型ＭＯＳＦ
ＥＴ領域１３０に電極膜１０４を形成するまでの工程は
第１の実施の形態と同様である。電極膜１０３，１０４
を形成した後、図６（ｂ）に示したように、例えばＣＶ
Ｄ法により例えば膜厚１０〜５０ｎｍのＰＳＧ膜１０７
をシリコン基板１０１の全面に形成する。次に、ｎ型Ｍ
ＯＳＦＥＴ領域１２０のＰＳＧ膜１０７上にレジスト膜
１０６を形成し、その後、図６（ｃ）に示したように、
このレジスト膜１０６をマスクとして例えば希フッ化水
素（ＶＨＦ）を用いたウェットエッチング法によりｐ型
ＭＯＳＦＥＴ領域１３０のＰＳＧ膜１０７を選択的に除
去する。
【００２６】次に、レジスト膜１０６を除去した後、図
７（ａ）に示したように、シリコン基板１０１の全面に
例えばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳ
Ｇ膜１０５を形成する。続いて、シリコン基板１０１の
全面に例えばＣＶＤ法により膜厚２００ｎｍのシリコン
窒化（Ｓｉ3 Ｎ4 ）膜を形成する。その後、図７（ｂ）
に示したようにＢＳＧ膜１０５をストッパとした異方性
エッチングにより電極膜１０３，電極膜１０４それぞれ
の側面部にシリコン窒化膜からなる側壁（スペーサ）１
０８を形成する。側壁１０８を酸化膜、例えばシリコン
酸化膜（ＳｉＯ2 ）により形成した場合は、図９に示し
たように、シリコン酸化膜と共にシリコン基板１０１上
および電極膜１０３，１０４上のＢＳＧ膜１０５および
ＰＳＧ膜１０７もエッチングにより除去される。側壁１
０８の形成後の工程は、図７（ｃ）および図８に示した
ように、第１の実施の形態と同様であるので、その説明
は省略する。
７（ａ）に示したように、シリコン基板１０１の全面に
例えばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳ
Ｇ膜１０５を形成する。続いて、シリコン基板１０１の
全面に例えばＣＶＤ法により膜厚２００ｎｍのシリコン
窒化（Ｓｉ3 Ｎ4 ）膜を形成する。その後、図７（ｂ）
に示したようにＢＳＧ膜１０５をストッパとした異方性
エッチングにより電極膜１０３，電極膜１０４それぞれ
の側面部にシリコン窒化膜からなる側壁（スペーサ）１
０８を形成する。側壁１０８を酸化膜、例えばシリコン
酸化膜（ＳｉＯ2 ）により形成した場合は、図９に示し
たように、シリコン酸化膜と共にシリコン基板１０１上
および電極膜１０３，１０４上のＢＳＧ膜１０５および
ＰＳＧ膜１０７もエッチングにより除去される。側壁１
０８の形成後の工程は、図７（ｃ）および図８に示した
ように、第１の実施の形態と同様であるので、その説明
は省略する。
【００２７】なお、ｎ型不純物イオン１０９およびｐ型
不純物イオン１１１を注入する際に、ＢＳＧ膜１０５お
よびＰＳＧ膜１０７の膜厚が厚いためにイオン注入が困
難である場合には、図１０に示したように、側壁１０８
を形成した後、それぞれ例えば膜厚０〜３０ｎｍとなる
までＢＳＧ膜１０５およびＰＳＧ膜１０７のエッチング
を行う。その後、ｎ型ＭＯＳＦＥＴ領域１２０にｎ型不
純物イオン１０９、ｐ型ＭＯＳＦＥＴ領域１３０にｐ型
不純物イオン１１１の注入を行うことにより、ソース領
域１１０ａ，ドレイン領域１１０ｂおよびｎ型ゲート電
極１０３ａ、並びにソース領域１１２ａ，ドレイン領域
１１２ｂおよびｐ型ゲート電極１０４ａをそれぞれ形成
する。
不純物イオン１１１を注入する際に、ＢＳＧ膜１０５お
よびＰＳＧ膜１０７の膜厚が厚いためにイオン注入が困
難である場合には、図１０に示したように、側壁１０８
を形成した後、それぞれ例えば膜厚０〜３０ｎｍとなる
までＢＳＧ膜１０５およびＰＳＧ膜１０７のエッチング
を行う。その後、ｎ型ＭＯＳＦＥＴ領域１２０にｎ型不
純物イオン１０９、ｐ型ＭＯＳＦＥＴ領域１３０にｐ型
不純物イオン１１１の注入を行うことにより、ソース領
域１１０ａ，ドレイン領域１１０ｂおよびｎ型ゲート電
極１０３ａ、並びにソース領域１１２ａ，ドレイン領域
１１２ｂおよびｐ型ゲート電極１０４ａをそれぞれ形成
する。
【００２８】このように本実施の形態でも、ＰＳＧ膜１
０７をｎ型ゲート電極１０３ａ、ＢＳＧ膜１０５をｐ型
ゲート電極１０４ａにそれぞれ接するように形成したの
で、各不純物がそれぞれｎ型ゲート電極１０３ａ，ｐ型
ゲート電極１０４ａに拡散することによりｎ型ゲート電
極１０３ａおよびｐ型ゲート電極１０４ａ内の不純物濃
度が高まり、空乏化が抑制される。また、ＰＳＧ膜１０
７およびＢＳＧ膜１０５をシリコン基板１０１にも接す
るように形成したので、ＰＳＧ膜１０７およびＢＳＧ膜
１０５からシリコン基板１０１への不純物の固相拡散に
より、不純物濃度が高く且つ浅いＬＤＤ層１１３，１１
４を形成することができる。従って、ＬＤＤ層１１３，
１１４の浅接合化によって短チャネル効果を抑制すると
共に寄生抵抗の低減化を図ることができる。
０７をｎ型ゲート電極１０３ａ、ＢＳＧ膜１０５をｐ型
ゲート電極１０４ａにそれぞれ接するように形成したの
で、各不純物がそれぞれｎ型ゲート電極１０３ａ，ｐ型
ゲート電極１０４ａに拡散することによりｎ型ゲート電
極１０３ａおよびｐ型ゲート電極１０４ａ内の不純物濃
度が高まり、空乏化が抑制される。また、ＰＳＧ膜１０
７およびＢＳＧ膜１０５をシリコン基板１０１にも接す
るように形成したので、ＰＳＧ膜１０７およびＢＳＧ膜
１０５からシリコン基板１０１への不純物の固相拡散に
より、不純物濃度が高く且つ浅いＬＤＤ層１１３，１１
４を形成することができる。従って、ＬＤＤ層１１３，
１１４の浅接合化によって短チャネル効果を抑制すると
共に寄生抵抗の低減化を図ることができる。
【００２９】また、本実施の形態では、ｐ型ＭＯＳＦＥ
Ｔ領域１３０におけるＰＳＧ膜１０７をエッチングによ
り除去する際に、ＰＳＧ膜１０７のエッチングレートは
ＢＳＧ膜１０５のエッチングレートよりも速いため、第
１の実施の形態においてｎ型ＭＯＳＦＥＴ領域１２０の
ＢＳＧ膜１０５をエッチングを行うよりもエッチング工
程に要する時間が短縮される。
Ｔ領域１３０におけるＰＳＧ膜１０７をエッチングによ
り除去する際に、ＰＳＧ膜１０７のエッチングレートは
ＢＳＧ膜１０５のエッチングレートよりも速いため、第
１の実施の形態においてｎ型ＭＯＳＦＥＴ領域１２０の
ＢＳＧ膜１０５をエッチングを行うよりもエッチング工
程に要する時間が短縮される。
【００３０】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、電極膜として、多結晶シリコン膜を用いるよう
にしたが、その他の膜、例えば膜厚１００ｎｍのタング
ステンシリコン（ＷＳｉx ）膜と膜厚１００ｎｍの多結
晶シリコン膜との積層構造を用いるようにしてもよい。
たが、本発明は上記実施の形態に限定されるものではな
く、種々変形可能である。例えば、上記実施の形態にお
いては、電極膜として、多結晶シリコン膜を用いるよう
にしたが、その他の膜、例えば膜厚１００ｎｍのタング
ステンシリコン（ＷＳｉx ）膜と膜厚１００ｎｍの多結
晶シリコン膜との積層構造を用いるようにしてもよい。
【００３１】
【発明の効果】以上説明したように本発明に係る半導体
装置およびその製造方法によれば、ゲート電極およびＬ
ＤＤ層となる不純物領域それぞれに接するように不純物
拡散源としての絶縁膜を形成するようにしたので、この
絶縁膜からの固相拡散によってゲート電極の不純物濃度
が高くなり空乏化を抑制できると共に、ＬＤＤ層として
高濃度極浅接合を形成することができ、良好な半導体装
置を形成することができるという効果を奏する。
装置およびその製造方法によれば、ゲート電極およびＬ
ＤＤ層となる不純物領域それぞれに接するように不純物
拡散源としての絶縁膜を形成するようにしたので、この
絶縁膜からの固相拡散によってゲート電極の不純物濃度
が高くなり空乏化を抑制できると共に、ＬＤＤ層として
高濃度極浅接合を形成することができ、良好な半導体装
置を形成することができるという効果を奏する。
【図１】本発明の第１の実施の形態に係る表面チャネル
型のＣＭＯＳトランジスタの製造方法を工程ごとに表す
断面図である。
型のＣＭＯＳトランジスタの製造方法を工程ごとに表す
断面図である。
【図２】図１に続く工程を表す断面図である。
【図３】本発明の第１の実施の形態に係る表面チャネル
型のＣＭＯＳトランジスタの構造を表す断面図である。
型のＣＭＯＳトランジスタの構造を表す断面図である。
【図４】図２（ｂ）の工程において、側壁をシリコン酸
化物により形成した場合の構造を表す断面図である。
化物により形成した場合の構造を表す断面図である。
【図５】図２（ｂ）の工程後、ＢＳＧ膜およびＰＳＧ膜
の膜厚をエッチングにより薄くした場合の構造を表す断
面図である。
の膜厚をエッチングにより薄くした場合の構造を表す断
面図である。
【図６】本発明の第２の実施の形態に係る表面チャネル
型のＣＭＯＳトランジスタの製造方法を工程ごとに表す
断面図である。
型のＣＭＯＳトランジスタの製造方法を工程ごとに表す
断面図である。
【図７】図６に続く工程を表す断面図である。
【図８】図７に続く工程を表す断面図である。
【図９】図７（ｂ）の工程において、側壁をシリコン酸
化物により形成した場合の構造を表す断面図である。
化物により形成した場合の構造を表す断面図である。
【図１０】図７（ｂ）の工程後、ＢＳＧ膜およびＰＳＧ
膜の膜厚をエッチングにより薄くした場合の構造を表す
断面図である。
膜の膜厚をエッチングにより薄くした場合の構造を表す
断面図である。
１０１…シリコン基板、１０１Ａ…ウェル領域、１０２
…ゲート絶縁膜、１０３，１０４…電極膜、１０３ａ…
ｎ型ゲート電極、１０４ａ…ｐ型ゲート電極，１０５…
ＢＳＧ膜、１０６…レジスト膜、１０７…ＰＳＧ膜、１
０８…側壁（スペーサ）、１０９…ｎ型不純物イオン、
１１０ａ，１１２ａ…ソース領域、１１０ｂ、１１２ｂ
…ドレイン領域、１１１…ｐ型不純物イオン、１１３，
１１４…ＬＤＤ層、１２０…ｎ型ＭＯＳＦＥＴ領域、１
３０…ｐ型ＭＯＳＦＥＴ領域
…ゲート絶縁膜、１０３，１０４…電極膜、１０３ａ…
ｎ型ゲート電極、１０４ａ…ｐ型ゲート電極，１０５…
ＢＳＧ膜、１０６…レジスト膜、１０７…ＰＳＧ膜、１
０８…側壁（スペーサ）、１０９…ｎ型不純物イオン、
１１０ａ，１１２ａ…ソース領域、１１０ｂ、１１２ｂ
…ドレイン領域、１１１…ｐ型不純物イオン、１１３，
１１４…ＬＤＤ層、１２０…ｎ型ＭＯＳＦＥＴ領域、１
３０…ｐ型ＭＯＳＦＥＴ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１１月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】続いて、図１（ｂ）に示したように、例え
ばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳＧ膜
１０５をシリコン基板１０１の全面に形成する。なお、
ＢＳＧ膜１０５はｐ型不純物としてのボロン（Ｂ）を含
んだ絶縁膜であり、その膜厚と不純物の濃度はトランジ
スタの特性に応じて適切な値に設定される。次に、ｐ型
ＭＯＳＦＥＴ領域１３０のＢＳＧ膜１０５上にレジスト
膜１０６を形成し、その後、図１（ｃ）に示したよう
に、このレジスト膜１０６をマスクとして例えば希フッ
化水素（ＨＦ）を用いたウェットエッチングを行いｎ型
ＭＯＳＦＥＴ領域１２０のＢＳＧ膜１０５を選択的に除
去する。なお、エッチングの方法としては、例えば気相
フッ化水素または他のガスを用いたＲＩＥ法によるドラ
イエッチングを行ってもよい。
ばＣＶＤ法により例えば膜厚１０〜５０ｎｍのＢＳＧ膜
１０５をシリコン基板１０１の全面に形成する。なお、
ＢＳＧ膜１０５はｐ型不純物としてのボロン（Ｂ）を含
んだ絶縁膜であり、その膜厚と不純物の濃度はトランジ
スタの特性に応じて適切な値に設定される。次に、ｐ型
ＭＯＳＦＥＴ領域１３０のＢＳＧ膜１０５上にレジスト
膜１０６を形成し、その後、図１（ｃ）に示したよう
に、このレジスト膜１０６をマスクとして例えば希フッ
化水素（ＨＦ）を用いたウェットエッチングを行いｎ型
ＭＯＳＦＥＴ領域１２０のＢＳＧ膜１０５を選択的に除
去する。なお、エッチングの方法としては、例えば気相
フッ化水素または他のガスを用いたＲＩＥ法によるドラ
イエッチングを行ってもよい。
Claims (7)
- 【請求項１】 第１導電型トランジスタ領域および第２
導電型トランジスタ領域を含む半導体装置において、 第１導電型トランジスタ領域および第２導電型トランジ
スタ領域のうちの少なくとも一方の領域に形成されると
共に各々ソースまたはドレインとなる一対の第１の不純
物領域と、 これら第１の不純物領域の各対向領域側に前記第１の不
純物領域それぞれに接し、かつ第１の不純物領域よりも
薄く形成された前記第１の不純物領域と同一導電型の一
対の第２の不純物領域と、 これら第２の不純物領域間の上にゲート絶縁膜を介して
形成されたゲート電極と、 このゲート電極および一対の第２の不純物領域それぞれ
に接するように形成された不純物拡散源としての絶縁膜
とを備えたことを特徴とする半導体装置。 - 【請求項２】 第２の不純物領域のオフセットマスクと
なる側壁を前記絶縁膜を介してゲート電極の側面に有す
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１導電型トランジスタ領域にｎ型ＭＯ
Ｓトランジスタが形成されると共に不純物として燐を含
有する前記絶縁膜としてのＰＳＧ膜が形成され、第２導
電型トランジスタ領域にｐ型ＭＯＳトランジスタが形成
されると共に不純物としてボロンを含有する前記絶縁膜
としてのＢＳＧ膜が形成されたことを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 第１導電型トランジスタ領域および第２
導電型トランジスタ領域を含む半導体装置の製造方法に
おいて、 第１導電型トランジスタ領域および第２導電型トランジ
スタ領域それぞれの領域にゲート絶縁膜を形成し、これ
らゲート絶縁膜の上にそれぞれ電極膜を選択的に形成す
る工程と、 各電極膜が形成された第１導電型トランジスタ領域およ
び第２導電型トランジスタ領域上にそれぞれソースまた
はドレインとなる不純物を含有する拡散源としての絶縁
膜を形成する工程と、 第１導電型トランジスタ領域および第２導電型トランジ
スタ領域の各ゲート電極の側面に絶縁材料からなる側壁
を形成する工程と、 第１導電型トランジスタ領域において側壁をマスクとし
て第１導電型トランジスタ領域内に不純物を導入するこ
とによりソースまたはドレインとなる一対の第１の不純
物領域を形成する工程と、 第２導電型トランジスタ領域において側壁をマスクとし
て第２導電型トランジスタ領域内に不純物を導入するこ
とによりソースまたはドレインとなる一対の第１の不純
物領域を形成する工程と、 熱処理を施すことにより、第１導電型トランジスタ領域
および第２導電型トランジスタ領域の各絶縁膜から不純
物を拡散させることにより各領域においてゲート電極を
形成すると共に、前記一対の第１の不純物領域に接し、
かつ第１の不純物領域よりも浅い一対の第２の不純物領
域を形成する工程とを含むこと特徴とする半導体装置の
製造方法。 - 【請求項５】 第１導電型トランジスタ領域にｎ型ＭＯ
Ｓトランジスタを形成すると共に不純物として燐を含有
する前記絶縁膜としてのＰＳＧ膜を形成し、かつ、第２
導電型トランジスタ領域にｐ型ＭＯＳトランジスタを形
成すると共に不純物としてボロンを含有する前記絶縁膜
としてのＢＳＧ膜を形成することを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】 第１導電型トランジスタ領域および第２
導電型トランジスタ領域それぞれの領域のゲート絶縁膜
上にそれぞれ電極膜を選択的に形成した後、第２導電型
トランジスタ領域に選択的にＢＳＧ膜を形成し、このＢ
ＳＧ膜を形成した後、第１導電型トランジスタ領域およ
び第２導電型トランジスタ領域の前面にＰＳＧ膜を形成
することを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】 第１導電型トランジスタ領域および第２
導電型トランジスタ領域それぞれの領域のゲート絶縁膜
上にそれぞれ電極膜を選択的に形成した後、第１導電型
トランジスタ領域に選択的にＰＳＧ膜を形成し、このＰ
ＳＧ膜を形成した後、第１導電型トランジスタ領域およ
び第２導電型トランジスタ領域の前面にＢＳＧ膜を形成
することを特徴とする請求項５記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073746A JPH10270569A (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9073746A JPH10270569A (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270569A true JPH10270569A (ja) | 1998-10-09 |
Family
ID=13527130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9073746A Pending JPH10270569A (ja) | 1997-03-26 | 1997-03-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388442C (zh) * | 2003-05-23 | 2008-05-14 | 上海宏力半导体制造有限公司 | 可改善组件特性的高压组件的制造方法 |
| US9881919B2 (en) | 2016-03-03 | 2018-01-30 | International Business Machines Corporation | Well and punch through stopper formation using conformal doping |
| CN114812878A (zh) * | 2022-04-07 | 2022-07-29 | 中北大学 | 一种高灵敏度压阻敏感单元及其制造方法 |
-
1997
- 1997-03-26 JP JP9073746A patent/JPH10270569A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388442C (zh) * | 2003-05-23 | 2008-05-14 | 上海宏力半导体制造有限公司 | 可改善组件特性的高压组件的制造方法 |
| US9881919B2 (en) | 2016-03-03 | 2018-01-30 | International Business Machines Corporation | Well and punch through stopper formation using conformal doping |
| US9984880B2 (en) | 2016-03-03 | 2018-05-29 | International Business Machines Corporation | Well and punch through stopper formation using conformal doping |
| US10607838B2 (en) | 2016-03-03 | 2020-03-31 | International Business Machines Corporation | Well and punch through stopper formation using conformal doping |
| US10804107B2 (en) | 2016-03-03 | 2020-10-13 | Elpis Technologies Inc. | Well and punch through stopper formation using conformal doping |
| CN114812878A (zh) * | 2022-04-07 | 2022-07-29 | 中北大学 | 一种高灵敏度压阻敏感单元及其制造方法 |
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