JPH0816901B2 - 割込み駆動型プロセッサ・システム - Google Patents
割込み駆動型プロセッサ・システムInfo
- Publication number
- JPH0816901B2 JPH0816901B2 JP6104189A JP10418994A JPH0816901B2 JP H0816901 B2 JPH0816901 B2 JP H0816901B2 JP 6104189 A JP6104189 A JP 6104189A JP 10418994 A JP10418994 A JP 10418994A JP H0816901 B2 JPH0816901 B2 JP H0816901B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- input
- line
- key
- processor
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明はキー・ベース入力装置に
接続されるプロセッサを含む割込み駆動型プロセッサ・
システムに関する。
接続されるプロセッサを含む割込み駆動型プロセッサ・
システムに関する。
【０００２】
【従来の技術】複雑なマイクロプロセッサ基本システム
の設計において 'ビルディングブロック'として使用さ
れる数多くの異なるタイプのマイクロプロセッサ（以
降'プロセッサ' と称す）が、モトローラ社などからオ
フザシェルフ（梱包済みですぐ使用できる状態）で提供
されている。これらのプロセッサは、一般に、接続周辺
装置からの固定で不変な数のハードウェア割込みを処理
するように設計され、この固定数はマイクロプロセッサ
・パッケージの割込みピン数により設定される。従っ
て、こうしたマイクロプロセッサに追加の割込みを設け
ることは、通常、特定のハードウェア的解決に関連し、
余計な複雑化及びコストを招く結果となる。
の設計において 'ビルディングブロック'として使用さ
れる数多くの異なるタイプのマイクロプロセッサ（以
降'プロセッサ' と称す）が、モトローラ社などからオ
フザシェルフ（梱包済みですぐ使用できる状態）で提供
されている。これらのプロセッサは、一般に、接続周辺
装置からの固定で不変な数のハードウェア割込みを処理
するように設計され、この固定数はマイクロプロセッサ
・パッケージの割込みピン数により設定される。従っ
て、こうしたマイクロプロセッサに追加の割込みを設け
ることは、通常、特定のハードウェア的解決に関連し、
余計な複雑化及びコストを招く結果となる。
【０００３】カスタム・ビルト・プロセッサでは、追加
の割込みを設ける問題は、通常、生じない。なぜなら、
プロセッサは最初から要求された数の割込みを処理する
ように設計され、適切な数の割込みピンを含むからであ
る。しかしながら、プロセッサのコスト及び物理サイズ
はピン数と共に増大するため、通常、要求ピン数を最小
に維持することが望ましい。オフザシェルフ・プロセッ
サでは、パーパス・ビルト・プロセッサに対する割込み
数が１度確定されると、追加の割込みを設けることは容
易ではない。
の割込みを設ける問題は、通常、生じない。なぜなら、
プロセッサは最初から要求された数の割込みを処理する
ように設計され、適切な数の割込みピンを含むからであ
る。しかしながら、プロセッサのコスト及び物理サイズ
はピン数と共に増大するため、通常、要求ピン数を最小
に維持することが望ましい。オフザシェルフ・プロセッ
サでは、パーパス・ビルト・プロセッサに対する割込み
数が１度確定されると、追加の割込みを設けることは容
易ではない。
【０００４】オフザシェルフ及びカスタム・ビルトのマ
イクロプロセッサの両者は、一般に、接続されるキーパ
ッドのキーのアクチュエーションにより生成される割込
み要求を受信するためのキーパッド割込みを含む。この
機能を提供するオフザシェルフ・プロセッサの例に、モ
トローラ６８ＨＣ０５Ｇ９及び６８ＨＣ０５Ｇ１０マイ
クロコントローラ・ユニットがある。
イクロプロセッサの両者は、一般に、接続されるキーパ
ッドのキーのアクチュエーションにより生成される割込
み要求を受信するためのキーパッド割込みを含む。この
機能を提供するオフザシェルフ・プロセッサの例に、モ
トローラ６８ＨＣ０５Ｇ９及び６８ＨＣ０５Ｇ１０マイ
クロコントローラ・ユニットがある。
【０００５】オフザシェルフ・プロセッサにおいて、特
殊な割込み処理ハードウェアを必要とすることなく、プ
ロセッサにより処理される割込み数を増加することが望
ましい。カスタム・ビルト・プロセッサでは、設計エン
ジニアが少ないピン数により、要求される割込み処理機
能を提供可能なプロセッサ・パッケージを自由に選択で
きることが望ましい。
殊な割込み処理ハードウェアを必要とすることなく、プ
ロセッサにより処理される割込み数を増加することが望
ましい。カスタム・ビルト・プロセッサでは、設計エン
ジニアが少ないピン数により、要求される割込み処理機
能を提供可能なプロセッサ・パッケージを自由に選択で
きることが望ましい。
【０００６】
【発明が解決しようとする課題】本発明の目的は、キー
パッド割込みを有するマイクロプロセッサにおいて使用
可能なハードウェア割込み数を増加する機構を提供する
ことである。
パッド割込みを有するマイクロプロセッサにおいて使用
可能なハードウェア割込み数を増加する機構を提供する
ことである。
【０００７】
【課題を解決するための手段】従って、本発明はプロセ
ッサ及びオペレータ入力手段を含む割込み駆動型プロセ
ッサ・システムを提供する。入力手段は、第１のマトリ
クス次元に沿い複数の入力ラインを介してプロセッサに
接続され、第２のマトリクス次元に沿い複数の出力ライ
ンを介してプロセッサに接続される入力キーのマトリク
スを含む。マトリクスの１個のキーのアクチュエーショ
ンは、そのキーが接続される入力ラインに割込み信号を
生成する。本システムは更に、アクチュエートされたキ
ーがどれであるかを決定する割込みサービス手段を含
む。本システムは、２次割込みソースが割込みラインを
介して、少なくとも１入力ラインに接続される点で特徴
化される。割込みサービス手段は、プロセッサに上記１
入力ラインを介して受信されるキー生成割込みと、２次
割込みソース生成割込みとを識別する識別手段を含む。
ッサ及びオペレータ入力手段を含む割込み駆動型プロセ
ッサ・システムを提供する。入力手段は、第１のマトリ
クス次元に沿い複数の入力ラインを介してプロセッサに
接続され、第２のマトリクス次元に沿い複数の出力ライ
ンを介してプロセッサに接続される入力キーのマトリク
スを含む。マトリクスの１個のキーのアクチュエーショ
ンは、そのキーが接続される入力ラインに割込み信号を
生成する。本システムは更に、アクチュエートされたキ
ーがどれであるかを決定する割込みサービス手段を含
む。本システムは、２次割込みソースが割込みラインを
介して、少なくとも１入力ラインに接続される点で特徴
化される。割込みサービス手段は、プロセッサに上記１
入力ラインを介して受信されるキー生成割込みと、２次
割込みソース生成割込みとを識別する識別手段を含む。
【０００８】本発明によるシステムを使用することによ
り、単に追加の各ソースを既存の入力ラインに接続する
ことにより、割込みソースをプロセッサに追加すること
が可能となる。割込みサービス手段は、好適にはプロセ
ッサに在中するソフトウェア・ルーチンの形態をとり、
キーのアクチュエーションにより生成される割込み信号
と、追加の割込みソースにより生成される信号とを識別
するように設計される。
り、単に追加の各ソースを既存の入力ラインに接続する
ことにより、割込みソースをプロセッサに追加すること
が可能となる。割込みサービス手段は、好適にはプロセ
ッサに在中するソフトウェア・ルーチンの形態をとり、
キーのアクチュエーションにより生成される割込み信号
と、追加の割込みソースにより生成される信号とを識別
するように設計される。
【０００９】多数の識別技術が考案されており、ある好
適な技術では、キーパッドまたはキーボード上のキーを
押すなどのオペレータ活動により生じる割込み信号パル
スが、他の割込み信号パルスに比較して比較的長い期間
を有する事実を利用する。割込み信号の受信において、
割込みサービス・ルーチンは、各入力ラインの状態をチ
ェックする以前に所定期間の遅延を導入する。この遅延
は入力ラインの状態がチェックされる時、２次ソースに
より生成される割込み信号パルスが終了し、入力ライン
がその割込み以前の状態に復帰しているように設定され
る。
適な技術では、キーパッドまたはキーボード上のキーを
押すなどのオペレータ活動により生じる割込み信号パル
スが、他の割込み信号パルスに比較して比較的長い期間
を有する事実を利用する。割込み信号の受信において、
割込みサービス・ルーチンは、各入力ラインの状態をチ
ェックする以前に所定期間の遅延を導入する。この遅延
は入力ラインの状態がチェックされる時、２次ソースに
より生成される割込み信号パルスが終了し、入力ライン
がその割込み以前の状態に復帰しているように設定され
る。
【００１０】好適なシステムでは、入力ラインは割込み
前状態ではハイ・レベルを維持し、１入力ラインにおけ
る割込みは、そのラインをロウ・レベルにする。割込み
の発生したラインの識別は、好適にはプロセッサのステ
ータス・レジスタに記憶され、押された特定のキーまた
は特定の２次ソースがどれであるかを識別するために、
引続き使用される。
前状態ではハイ・レベルを維持し、１入力ラインにおけ
る割込みは、そのラインをロウ・レベルにする。割込み
の発生したラインの識別は、好適にはプロセッサのステ
ータス・レジスタに記憶され、押された特定のキーまた
は特定の２次ソースがどれであるかを識別するために、
引続き使用される。
【００１１】好適なシステムでは、２次割込みソースを
入力手段から分離するために、ダイオードが各割込みラ
イン上に提供され、更に入力手段を各２次割込みソース
の非割込み生成活動から分離するために、ダイオードが
各割込みライン上に提供される。
入力手段から分離するために、ダイオードが各割込みラ
イン上に提供され、更に入力手段を各２次割込みソース
の非割込み生成活動から分離するために、ダイオードが
各割込みライン上に提供される。
【００１２】次に図を参照しながら、本発明の実施例に
ついて説明する。
ついて説明する。
【００１３】
【実施例】図１を参照すると、キーパッド２０に接続さ
れるマイクロプロセッサ１０を含むプロセッサ・システ
ムが示される。キーパッドは６×４のキー・マトリクス
を含み、これは６本の入力ライン３０、３２、３４、３
６、３８、４０を介して、６本のマイクロプロセッサ・
ピン（ＩＰ０乃至ＩＰ５）に接続され、４本の出力ライ
ン４２、４４、４６、４８を介して、４本のマイクロプ
ロセッサ出力ピン（ＯＰ０乃至ＯＰ３）に接続される。
後述のように、キーの１つを押すと、６本の入力ライン
の１つに割込み信号が発生し、これがキーパッド割込み
要求信号をマイクロプロセッサの中央処理ユニット（Ｃ
ＰＵ）に発行する。
れるマイクロプロセッサ１０を含むプロセッサ・システ
ムが示される。キーパッドは６×４のキー・マトリクス
を含み、これは６本の入力ライン３０、３２、３４、３
６、３８、４０を介して、６本のマイクロプロセッサ・
ピン（ＩＰ０乃至ＩＰ５）に接続され、４本の出力ライ
ン４２、４４、４６、４８を介して、４本のマイクロプ
ロセッサ出力ピン（ＯＰ０乃至ＯＰ３）に接続される。
後述のように、キーの１つを押すと、６本の入力ライン
の１つに割込み信号が発生し、これがキーパッド割込み
要求信号をマイクロプロセッサの中央処理ユニット（Ｃ
ＰＵ）に発行する。
【００１４】図２はマイクロプロセッサ１０の主要機能
要素を示す。マイクロプロセッサの中心部分はＣＰＵ１
００であり、これはＡＬＵ、プログラム・カウンタ、ス
タック・ポインタ、及び種々の内部レジスタを含む。Ｃ
ＰＵはＲＯＭ１０２に記憶されるプログラムの制御下で
動作する。内部プロセッサ・メモリはＲＡＭ１０４及び
ＥＥＰＲＯＭ１０６の形式で提供される。発振器及びコ
ア・タイマ・ユニット１０７は、制御信号及びタイミン
グ信号を発生し、マイクロプロセッサのオペレーション
を制御するために、マイクロプロセッサの適切なコンポ
ーネントに配信する。
要素を示す。マイクロプロセッサの中心部分はＣＰＵ１
００であり、これはＡＬＵ、プログラム・カウンタ、ス
タック・ポインタ、及び種々の内部レジスタを含む。Ｃ
ＰＵはＲＯＭ１０２に記憶されるプログラムの制御下で
動作する。内部プロセッサ・メモリはＲＡＭ１０４及び
ＥＥＰＲＯＭ１０６の形式で提供される。発振器及びコ
ア・タイマ・ユニット１０７は、制御信号及びタイミン
グ信号を発生し、マイクロプロセッサのオペレーション
を制御するために、マイクロプロセッサの適切なコンポ
ーネントに配信する。
【００１５】入力ピンＩＰ０乃至ＩＰ５及び出力ピンＯ
Ｐ０乃至ＯＰ３には、それぞれ入力ポート論理１１０
（キーパッド割込みハードウェアを含む）及び出力ポー
ト論理１１２が接続される。入力ポート及び出力ポート
には、出力レジスタ１１４及び入力レジスタ１１５が関
連される。入力レジスタ１１５はキーパッド・ステータ
ス・レジスタ（ＫＳＲ）１１５を含み、これがセットさ
れると、割込み信号が受信された入力ラインを識別す
る。ＣＰＵ１００は入出力レジスタ、特にキーパッド・
ステータス・レジスタへのアクセスを有する。プロセッ
サ１０はプロセッサ入力ピンを介して受信される割込み
以外の割込みソースを処理するようにも設計される。こ
れらの追加の割込みソースは一般に１０８で示される。
Ｐ０乃至ＯＰ３には、それぞれ入力ポート論理１１０
（キーパッド割込みハードウェアを含む）及び出力ポー
ト論理１１２が接続される。入力ポート及び出力ポート
には、出力レジスタ１１４及び入力レジスタ１１５が関
連される。入力レジスタ１１５はキーパッド・ステータ
ス・レジスタ（ＫＳＲ）１１５を含み、これがセットさ
れると、割込み信号が受信された入力ラインを識別す
る。ＣＰＵ１００は入出力レジスタ、特にキーパッド・
ステータス・レジスタへのアクセスを有する。プロセッ
サ１０はプロセッサ入力ピンを介して受信される割込み
以外の割込みソースを処理するようにも設計される。こ
れらの追加の割込みソースは一般に１０８で示される。
【００１６】図３は図１の６入力ライン及び４出力ライ
ンを含むキーパッド２０の回路を簡単に示す。入出力ラ
インの各交点にキーが配置され、キーを押すとその交点
において入出力ライン間が接触される。例えば、キー５
２を押すと、入力ライン３８が出力ライン４２に接続さ
れる。各入力ライン上には５Ｖ電圧に接続される１０Ｋ
Ωの抵抗５０が提供され、キーパッドが静止状態の時、
全ての入力ラインはハイ・レベルにプルアップされる。
ンを含むキーパッド２０の回路を簡単に示す。入出力ラ
インの各交点にキーが配置され、キーを押すとその交点
において入出力ライン間が接触される。例えば、キー５
２を押すと、入力ライン３８が出力ライン４２に接続さ
れる。各入力ライン上には５Ｖ電圧に接続される１０Ｋ
Ωの抵抗５０が提供され、キーパッドが静止状態の時、
全ての入力ラインはハイ・レベルにプルアップされる。
【００１７】本発明によれば、図３は更に入力ライン３
０、３２及び３４に接続される３本の追加の割込みライ
ンＡＩ０、ＡＩ１及びＡＩ２を示す。しかしながら、図
３の実施例において、各入力ラインに対し追加の割込み
ラインが提供されてもよく、この場合、６本の追加の割
込みソースが接続される。ダイオード６０、６２及び６
４がこれらの追加の割込みラインの各々に対して提供さ
れ、これらはキーパッド回路を追加の割込み回路の非割
込み発生活動から分離する役割をする。同様に、ダイオ
ード６６、６８、７０及び７２が各出力ライン上に提供
され、これらは追加の割込み回路をキーパッドの通常の
オペレーションから分離する役割をする。
０、３２及び３４に接続される３本の追加の割込みライ
ンＡＩ０、ＡＩ１及びＡＩ２を示す。しかしながら、図
３の実施例において、各入力ラインに対し追加の割込み
ラインが提供されてもよく、この場合、６本の追加の割
込みソースが接続される。ダイオード６０、６２及び６
４がこれらの追加の割込みラインの各々に対して提供さ
れ、これらはキーパッド回路を追加の割込み回路の非割
込み発生活動から分離する役割をする。同様に、ダイオ
ード６６、６８、７０及び７２が各出力ライン上に提供
され、これらは追加の割込み回路をキーパッドの通常の
オペレーションから分離する役割をする。
【００１８】キーパッド回路及び接続される追加の割込
み回路が静止状態の時、全ての入力ラインがプルアップ
抵抗によりハイ・レベルに維持される。更に、全ての出
力ラインが出力論理１１２によりロウ・レベルに維持さ
れる。（ｉ）キーが押されるか、（ｉｉ）追加の割込み
ラインの１本に割込みパルスが生成される時、関連する
入力ラインがハイからロウに遷移する。追加の割込み回
路は比較的短い期間、例えば数ミリ秒程度のパルスを生
成するように構成され、その時間の経過後、入力ライン
はハイに復帰する。それに対しキーのアクチュエーショ
ンは、そのキーが解放されるまで入力ラインをロウ状態
に維持する。典型的なキーのアクチュエーションの期間
は、割込み回路により生成される割込みパルスの期間よ
りも測定できるほどに長い。
み回路が静止状態の時、全ての入力ラインがプルアップ
抵抗によりハイ・レベルに維持される。更に、全ての出
力ラインが出力論理１１２によりロウ・レベルに維持さ
れる。（ｉ）キーが押されるか、（ｉｉ）追加の割込み
ラインの１本に割込みパルスが生成される時、関連する
入力ラインがハイからロウに遷移する。追加の割込み回
路は比較的短い期間、例えば数ミリ秒程度のパルスを生
成するように構成され、その時間の経過後、入力ライン
はハイに復帰する。それに対しキーのアクチュエーショ
ンは、そのキーが解放されるまで入力ラインをロウ状態
に維持する。典型的なキーのアクチュエーションの期間
は、割込み回路により生成される割込みパルスの期間よ
りも測定できるほどに長い。
【００１９】１入力ラインのハイからロウへの遷移は、
キーのアクチュエーションまたは追加の割込み回路によ
り引起こされ、入力ハードウェア１１０内のキーパッド
割込み論理によりセンスされる。キーパッド・ステータ
ス・レジスタ内のキーパッド・ステータス・フラグは、
活動化される入力ラインに対応してセットされ、キーパ
ッド割込み要求が割込み論理によりＣＰＵに発行され
る。キーパッド割込み要求に応答して、ＣＰＵ内のハー
ドウェアは、割込みサービス・ソフトウェア・ルーチン
を指定するプリセット・メモリ・ロケーションへのジャ
ンプを引起こす。本発明の１実施例によれば、割込みサ
ービス・ルーチンは、キーの押下により生成される割込
み信号と、追加の割込み回路により生成される割込み信
号とを識別するように動作する。更に、このルーチンは
押されたキーを識別する。
キーのアクチュエーションまたは追加の割込み回路によ
り引起こされ、入力ハードウェア１１０内のキーパッド
割込み論理によりセンスされる。キーパッド・ステータ
ス・レジスタ内のキーパッド・ステータス・フラグは、
活動化される入力ラインに対応してセットされ、キーパ
ッド割込み要求が割込み論理によりＣＰＵに発行され
る。キーパッド割込み要求に応答して、ＣＰＵ内のハー
ドウェアは、割込みサービス・ソフトウェア・ルーチン
を指定するプリセット・メモリ・ロケーションへのジャ
ンプを引起こす。本発明の１実施例によれば、割込みサ
ービス・ルーチンは、キーの押下により生成される割込
み信号と、追加の割込み回路により生成される割込み信
号とを識別するように動作する。更に、このルーチンは
押されたキーを識別する。
【００２０】割込みサービス・ルーチンのオペレーショ
ンの好適なモードについて、図４の流れ図を参照しなが
ら説明する。ルーチンの呼出しの後、２００で遅延が導
入され、この遅延期間は追加の１割込みライン上におけ
る割込みパルスの期間よりも長く設定される。このよう
な遅延の導入は、割込み信号が追加の回路による場合、
入力ラインがハイに復帰していることを保証する。遅延
期間の経過後、６本の入力ラインが２１０でチェックさ
れ、これらが全てハイであるかどうかが判断される。そ
うである場合、これは割込みが追加の１ライン上で生成
されたことを意味する。入力レジスタ１１５内のキーパ
ッド割込みフラグが２３０でチェックされ、６本の入力
ラインのどのラインが割込まれたかを判断し、その特定
の追加割込みに適する割込み処理サブルーチンが呼出さ
れる。
ンの好適なモードについて、図４の流れ図を参照しなが
ら説明する。ルーチンの呼出しの後、２００で遅延が導
入され、この遅延期間は追加の１割込みライン上におけ
る割込みパルスの期間よりも長く設定される。このよう
な遅延の導入は、割込み信号が追加の回路による場合、
入力ラインがハイに復帰していることを保証する。遅延
期間の経過後、６本の入力ラインが２１０でチェックさ
れ、これらが全てハイであるかどうかが判断される。そ
うである場合、これは割込みが追加の１ライン上で生成
されたことを意味する。入力レジスタ１１５内のキーパ
ッド割込みフラグが２３０でチェックされ、６本の入力
ラインのどのラインが割込まれたかを判断し、その特定
の追加割込みに適する割込み処理サブルーチンが呼出さ
れる。
【００２１】１入力ラインがまだロウの場合、これはキ
ーの１個がまだ押されていることを意味する。ソフトウ
ェアは問合わせサブルーチン２５０にジャンプし、どの
キーが押されたかを判断する。既知のように、問合わせ
ルーチンの間、信号が出力ラインに供給され、入力ライ
ンの状態結果が走査される。この識別を達成する正確な
方法は本発明の１部を形成しないが、オペレーションは
典型的には、各出力ラインをロウに保持する問合わせ信
号の供給を含む。入力ライン上における応答は、キー列
のどのキーが押されたかを示す。
ーの１個がまだ押されていることを意味する。ソフトウ
ェアは問合わせサブルーチン２５０にジャンプし、どの
キーが押されたかを判断する。既知のように、問合わせ
ルーチンの間、信号が出力ラインに供給され、入力ライ
ンの状態結果が走査される。この識別を達成する正確な
方法は本発明の１部を形成しないが、オペレーションは
典型的には、各出力ラインをロウに保持する問合わせ信
号の供給を含む。入力ライン上における応答は、キー列
のどのキーが押されたかを示す。
【００２２】図４の流れ図にはステップとして示されて
いないが、割込みサービス・ルーチンはキーパッド割込
み要求と、図２の１０８で示される異なる割込みソース
から受信される割込み要求とを識別するように適応され
る。こうした識別機能は、同一の割込みベクトル・アド
レスがキーパッドと他の割込みソース間で共用される時
に必要となる。この場合、割込みサービス・ルーチン
は、キーパッド・ステータス・レジスタをチェックする
ことにより、割込み要求がキーパッドから受信されたこ
とを判断する。
いないが、割込みサービス・ルーチンはキーパッド割込
み要求と、図２の１０８で示される異なる割込みソース
から受信される割込み要求とを識別するように適応され
る。こうした識別機能は、同一の割込みベクトル・アド
レスがキーパッドと他の割込みソース間で共用される時
に必要となる。この場合、割込みサービス・ルーチン
は、キーパッド・ステータス・レジスタをチェックする
ことにより、割込み要求がキーパッドから受信されたこ
とを判断する。
【００２３】上述の実施例の割込みサービス・ルーチン
は、アクチュエートされるキー及び追加の割込みパルス
の期間の差に依存して両者を識別したが、本発明の適用
はこうしたシステムに限るものではない。
は、アクチュエートされるキー及び追加の割込みパルス
の期間の差に依存して両者を識別したが、本発明の適用
はこうしたシステムに限るものではない。
【００２４】割込みパルスが類似な期間を有するプロセ
ッサ・システムに適切な代替識別機構が考慮される。例
えば、要求される識別が問合わせ及び走査オペレーショ
ンの間に実行される。この場合、割込みがキー生成によ
る場合、入力ラインの状態は出力ラインに供給される問
合わせ信号に依存する。割込みがキー生成によらない場
合、入出力ライン間の接続は存在しない。従って、入力
ラインの状態は出力ラインに供給される問合わせ信号に
は無関係である。
ッサ・システムに適切な代替識別機構が考慮される。例
えば、要求される識別が問合わせ及び走査オペレーショ
ンの間に実行される。この場合、割込みがキー生成によ
る場合、入力ラインの状態は出力ラインに供給される問
合わせ信号に依存する。割込みがキー生成によらない場
合、入出力ライン間の接続は存在しない。従って、入力
ラインの状態は出力ラインに供給される問合わせ信号に
は無関係である。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
キーパッド割込みを有するマイクロプロセッサにおいて
使用可能なハードウェア割込み数を増加する機構が提供
される。
キーパッド割込みを有するマイクロプロセッサにおいて
使用可能なハードウェア割込み数を増加する機構が提供
される。
【図１】マイクロプロセッサ及び接続されるキーパッド
のブロック図である。
のブロック図である。
【図２】図１のマイクロプロセッサの主要機能要素のブ
ロック図である。
ロック図である。
【図３】追加の割込みラインを含むキーパッド回路を示
す図である。
す図である。
【図４】割込みサービス・ルーチンのステップを示す流
れ図である。
れ図である。
１０ マイクロプロセッサ ２０ キーパッド ３０、３２、３４、３８ 入力ライン ４２ 出力ライン ５２ キー ６０、６２、６４、６６、６８、７０、７２ ダイオー
ド １００ ＣＰＵ １０２ ＲＯＭ １０４ ＲＡＭ １０６ ＥＥＰＲＯＭ １０７ コア・タイマ・ユニット １１０ 入力ポート論理（入力ハードウェア） １１２ 出力ポート論理（出力論理） １１４ 出力レジスタ １１５ 入力レジスタ（キーパッド・ステータス・レジ
スタを含む） ２５０ 問合わせサブルーチン
ド １００ ＣＰＵ １０２ ＲＯＭ １０４ ＲＡＭ １０６ ＥＥＰＲＯＭ １０７ コア・タイマ・ユニット １１０ 入力ポート論理（入力ハードウェア） １１２ 出力ポート論理（出力論理） １１４ 出力レジスタ １１５ 入力レジスタ（キーパッド・ステータス・レジ
スタを含む） ２５０ 問合わせサブルーチン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・リーバー イギリス、ビィ・エヌ６ ８エヌ・イー、 サセックス、ハソックス、キーマー、オッ クレイ・ウェイ 24 (72)発明者 ネイル・ライト−ボルトン イギリス、スコットランド、ケイ・エイ30 エアシャー、ラーグス、グリーノック・ ロード 112、エルムバンク （番地なし) (72)発明者 マーク・ウィリアム・ハレ イギリス、スコットランド、ピィ・エイ18 ８ディ・ピィ レンフリューシャー、ウ ェマイス・ベイ、ロモンド・ロード 89 (72)発明者 フレデリック・ジャクソン イギリス、ジィ77 ５キュー・ティ、グラ スゴー、ニュートン・ミーンズ、ヘイゼル ウッド・アベニュー 41 (56)参考文献 特開 昭60−201444（ＪＰ，Ａ) 特開 昭３−81831（ＪＰ，Ａ)
Claims (6)
- 【請求項１】プロセッサ及びオペレータ入力手段を含む
割込み駆動型プロセッサ・システムであって、該入力手
段が、第１のマトリクス次元に沿い複数の入力ラインを
介してプロセッサに接続され、第２のマトリクス次元に
沿い複数の出力ラインを介してプロセッサに接続される
入力キーのマトリクスを含み、該マトリクスの１個のキ
ーのアクチュエーションが、該キーが接続される入力ラ
インに割込み信号を生成し、上記システムがアクチュエ
ートされたキーがどれであるかを決定する割込みサービ
ス手段、及び割込みラインを介して少なくとも１入力ラ
インに接続される２次割込みソースを含み、割込みサー
ビス手段が、プロセッサに上記１入力ラインを介して受
信されるキー生成割込みと２次割込みソース生成割込み
とを識別する識別手段を含む、上記システム。 - 【請求項２】複数の２次割込みソースを含み、１個の２
次割込みソースが割込みラインを介して上記複数の入力
ラインの各々に接続される、請求項１記載のシステム。 - 【請求項３】２次割込みソースにより生成される割込み
信号パルスがキーのアクチュエーションにより生成され
る割込み信号パルスよりも短い期間を有し、識別手段が
プロセッサにおける割込み信号の受信後所定時間の経過
後に各入力ラインの状態をチェックし、上記所定時間が
２次割込みソース割込みパルス期間よりも長く、キー割
込みパルス期間よりも短く、所定時間の後に各入力ライ
ンがその割込み以前の状態の場合、２次割込みソースが
割込み信号のソースとして識別される、請求項１または
２記載のシステム。 - 【請求項４】上記１入力ライン上の割込み信号の受信に
応答して、該入力ラインの識別を割込み記憶手段内に記
憶する、プロセッサ内の割込み処理手段を含む、請求項
１、２または３のいずれかに記載のシステム。 - 【請求項５】入力手段を２次割込みソースの非割込み生
成活動から分離するために、各割込みライン上に提供さ
れるダイオードを含む、請求項１、２、３または４のい
ずれかに記載のシステム。 - 【請求項６】２次割込みソースを入力手段から分離する
ために、各出力ライン上に提供されるダイオードを含
む、請求項１、２、３、４または５のいずれかに記載の
システム。
Applications Claiming Priority (2)
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|---|---|---|---|
| GB9312272A GB2279162B (en) | 1993-06-15 | 1993-06-15 | Interrupt-driven processor system |
| GB9312272.9 | 1993-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0713952A JPH0713952A (ja) | 1995-01-17 |
| JPH0816901B2 true JPH0816901B2 (ja) | 1996-02-21 |
Family
ID=10737154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6104189A Expired - Fee Related JPH0816901B2 (ja) | 1993-06-15 | 1994-05-18 | 割込み駆動型プロセッサ・システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5495616A (ja) |
| JP (1) | JPH0816901B2 (ja) |
| GB (1) | GB2279162B (ja) |
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|---|---|---|---|---|
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| US5819095A (en) * | 1996-12-20 | 1998-10-06 | International Business Machines Corporation | Method and apparatus for allowing an interrupt controller on an adapter to control a computer system |
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-
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-
1994
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- 1994-06-14 US US08/259,422 patent/US5495616A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| GB2279162B (en) | 1997-11-19 |
| JPH0713952A (ja) | 1995-01-17 |
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|---|---|---|---|
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