JPH0817189A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0817189A JPH0817189A JP14609794A JP14609794A JPH0817189A JP H0817189 A JPH0817189 A JP H0817189A JP 14609794 A JP14609794 A JP 14609794A JP 14609794 A JP14609794 A JP 14609794A JP H0817189 A JPH0817189 A JP H0817189A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- memory transistor
- writing
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000006870 function Effects 0.000 claims abstract description 4
- 239000002784 hot electron Substances 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 17
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000006378 damage Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 101000805729 Homo sapiens V-type proton ATPase 116 kDa subunit a 1 Proteins 0.000 description 7
- 102100037979 V-type proton ATPase 116 kDa subunit a 1 Human genes 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 101000854873 Homo sapiens V-type proton ATPase 116 kDa subunit a 4 Proteins 0.000 description 4
- 101000806601 Homo sapiens V-type proton ATPase catalytic subunit A Proteins 0.000 description 4
- 102100020737 V-type proton ATPase 116 kDa subunit a 4 Human genes 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】アバランシェブレークダウン現象を利用してフ
ローティングゲートに電子を注入する不揮発性半導体記
憶装置（ＥＰＲＯＭ、フラッシュメモリ等）において、
メモリトランジスタに流れる電流量を制限し電子の注入
量を安定させる。 【構成】ＶＤＤ−ＧＮＤの電圧振幅入力をＶＰＰ−ＧＮ
Ｄの電圧振幅入力に変換する働きを持つインターフェイ
ス回路２５と、ビット線を選択するためのトランジスタ
５、６との間に、ソースとゲートを接続したデプレッシ
ョン型トランジスタ２３、２４を設ける。またビット線
選択トランジスタと、メモリトランジスタのドレインと
の間に、同様のデプレッション型トランジスタを設ける
等。 【効果】過電流によるメモリトランジスタの破壊やラッ
チアップ現象等を防止できる。書き込み電圧の変動、プ
ロセス上のばらつきに対しても、安定な書き込みが可
能。ゲート酸化膜へのストレスが減少し、書き換え回
数、信頼性も向上する。
ローティングゲートに電子を注入する不揮発性半導体記
憶装置（ＥＰＲＯＭ、フラッシュメモリ等）において、
メモリトランジスタに流れる電流量を制限し電子の注入
量を安定させる。 【構成】ＶＤＤ−ＧＮＤの電圧振幅入力をＶＰＰ−ＧＮ
Ｄの電圧振幅入力に変換する働きを持つインターフェイ
ス回路２５と、ビット線を選択するためのトランジスタ
５、６との間に、ソースとゲートを接続したデプレッシ
ョン型トランジスタ２３、２４を設ける。またビット線
選択トランジスタと、メモリトランジスタのドレインと
の間に、同様のデプレッション型トランジスタを設ける
等。 【効果】過電流によるメモリトランジスタの破壊やラッ
チアップ現象等を防止できる。書き込み電圧の変動、プ
ロセス上のばらつきに対しても、安定な書き込みが可
能。ゲート酸化膜へのストレスが減少し、書き換え回
数、信頼性も向上する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に紫外線消去型書き込み可能な読み出し専用
メモリ（以下、ＥＰＲＯＭと称する）、フラッシュ（一
括消去型）メモリの書き込み方法に関するものである。
に関し、特に紫外線消去型書き込み可能な読み出し専用
メモリ（以下、ＥＰＲＯＭと称する）、フラッシュ（一
括消去型）メモリの書き込み方法に関するものである。
【０００２】
【従来の技術】図４は従来の書き込み回路である。ここ
では説明を簡単にするため４個のメモリトランジスタ構
成にしてある。但し、実際にはこのメモリトランジスタ
から成るメモリセルは所望の数のメモリトランジスタが
マトリックス状に配列されることにより形成される。１
〜４はメモリトランジスタ、ＷＬ１、２はメモリトラン
ジスタのコントロールゲートに接続されたワード線、Ｂ
Ｌ１、２はメモリトランジスタのドレインに接続された
ビット線、ＳＬはメモリトランジスタのソースに共通に
接続されたソース線、５、６は前記メモリトランジスタ
のドレインに接続されたビット線を選択するＮチャネル
トランジスタ、７は５、６のＮチャネルトランジスタを
選択する列デコーダ回路、８〜１０はＮＡＮＤ回路、１
１〜１６はＮチャネルトランジスタ、１７〜２２はＰチ
ャネルトランジスタ、２５はインターフェイス回路であ
る。ここでインターフェイス回路２５はＶＤＤ−ＧＮＤ
の電圧振幅入力をＶＰＰ−ＧＮＤの電圧振幅出力に変え
る働きを持つ。また以下、フローティングゲートへの電
子の注入を書き込みと称する。
では説明を簡単にするため４個のメモリトランジスタ構
成にしてある。但し、実際にはこのメモリトランジスタ
から成るメモリセルは所望の数のメモリトランジスタが
マトリックス状に配列されることにより形成される。１
〜４はメモリトランジスタ、ＷＬ１、２はメモリトラン
ジスタのコントロールゲートに接続されたワード線、Ｂ
Ｌ１、２はメモリトランジスタのドレインに接続された
ビット線、ＳＬはメモリトランジスタのソースに共通に
接続されたソース線、５、６は前記メモリトランジスタ
のドレインに接続されたビット線を選択するＮチャネル
トランジスタ、７は５、６のＮチャネルトランジスタを
選択する列デコーダ回路、８〜１０はＮＡＮＤ回路、１
１〜１６はＮチャネルトランジスタ、１７〜２２はＰチ
ャネルトランジスタ、２５はインターフェイス回路であ
る。ここでインターフェイス回路２５はＶＤＤ−ＧＮＤ
の電圧振幅入力をＶＰＰ−ＧＮＤの電圧振幅出力に変え
る働きを持つ。また以下、フローティングゲートへの電
子の注入を書き込みと称する。
【０００３】図４に従って書き込み方法を説明する。例
えばメモリトランジスタ１の書き込みを行う場合、まず
ＮＡＮＤ回路９の出力をＧＮＤレベル（約０Ｖ）、ＮＡ
ＮＤ回路１０の出力をＶＤＤレベル（約５Ｖ）とし、Ｗ
Ｌ１をＶＰＰ１レベル（約１２．５Ｖ）、ＷＬ２をＧＮ
Ｄレベルとする。次にＮＡＮＤ回路８の出力をＧＮＤレ
ベルにし、列デコーダ回路７によりＮチャネルトランジ
スタ５をオン、Ｎチャネルトランジスタ６をオフさせる
ことでＢＬ１をＶＰＰ２レベル（約８Ｖ）、ＢＬ２をオ
ープンレベルとする。ソース線ＳＬ，基板はそれぞれＧ
ＮＤレベルとなっている。そうするとメモリトランジス
タ１が選択され、メモリトランジスタ１のコントロール
ゲートにＶＰＰ１レベル、ドレインにＶＰＰ２レベル、
ソース、基板にＧＮＤレベルが印加されることになる。
えばメモリトランジスタ１の書き込みを行う場合、まず
ＮＡＮＤ回路９の出力をＧＮＤレベル（約０Ｖ）、ＮＡ
ＮＤ回路１０の出力をＶＤＤレベル（約５Ｖ）とし、Ｗ
Ｌ１をＶＰＰ１レベル（約１２．５Ｖ）、ＷＬ２をＧＮ
Ｄレベルとする。次にＮＡＮＤ回路８の出力をＧＮＤレ
ベルにし、列デコーダ回路７によりＮチャネルトランジ
スタ５をオン、Ｎチャネルトランジスタ６をオフさせる
ことでＢＬ１をＶＰＰ２レベル（約８Ｖ）、ＢＬ２をオ
ープンレベルとする。ソース線ＳＬ，基板はそれぞれＧ
ＮＤレベルとなっている。そうするとメモリトランジス
タ１が選択され、メモリトランジスタ１のコントロール
ゲートにＶＰＰ１レベル、ドレインにＶＰＰ２レベル、
ソース、基板にＧＮＤレベルが印加されることになる。
【０００４】このときドレイン近傍でアバランシェブレ
ークダウン現象によりエネルギーの高い電子（ホットエ
レクトロン）が発生し、この電子はコントロールゲート
からの電界に引かれて基板からゲート酸化膜の障壁を乗
り越えてフローティングゲートへと注入される。この場
合、メモリトランジスタ２〜４にはチャネル電流は流れ
ず、アバランシェブレークダウンが起こらないため、フ
ローティングゲートへの電子の注入は行われない。一
方、読み出し時には選択されたメモリトランジスタのコ
ントロールゲートにＶＤＤレベルを印加することで、そ
のときにメモリトランジスタがオンするかオフするかに
よってデータの”１”、”０”を判定する。すなわち書
き込み後のメモリトランジスタのしきい値電圧は読み出
し時にメモリトランジスタのコントロールゲートに印加
される電圧ＶＤＤレベルより高くなければならない。
ークダウン現象によりエネルギーの高い電子（ホットエ
レクトロン）が発生し、この電子はコントロールゲート
からの電界に引かれて基板からゲート酸化膜の障壁を乗
り越えてフローティングゲートへと注入される。この場
合、メモリトランジスタ２〜４にはチャネル電流は流れ
ず、アバランシェブレークダウンが起こらないため、フ
ローティングゲートへの電子の注入は行われない。一
方、読み出し時には選択されたメモリトランジスタのコ
ントロールゲートにＶＤＤレベルを印加することで、そ
のときにメモリトランジスタがオンするかオフするかに
よってデータの”１”、”０”を判定する。すなわち書
き込み後のメモリトランジスタのしきい値電圧は読み出
し時にメモリトランジスタのコントロールゲートに印加
される電圧ＶＤＤレベルより高くなければならない。
【０００５】次に図５に書き込み時のメモリトランジス
タの動作を説明するものとして、メモリトランジスタの
静特性曲線（ａ）と書き込み負荷トランジスタ曲線
（ｂ）を示す。曲線（ａ）においてドレイン電圧を上昇
させていくとメモリトランジスタへの電子の注入が起こ
り始めメモリトランジスタのしきい値電圧が上昇するた
め、メモリトランジスタに流れる電流量は減少する。こ
こでドレイン電圧とはメモリトランジスタのドレイン電
圧を示す。さらにドレイン電圧を上昇させると、メモリ
トランジスタはスナップバック現象を起こし、大電流が
流れるようになる。
タの動作を説明するものとして、メモリトランジスタの
静特性曲線（ａ）と書き込み負荷トランジスタ曲線
（ｂ）を示す。曲線（ａ）においてドレイン電圧を上昇
させていくとメモリトランジスタへの電子の注入が起こ
り始めメモリトランジスタのしきい値電圧が上昇するた
め、メモリトランジスタに流れる電流量は減少する。こ
こでドレイン電圧とはメモリトランジスタのドレイン電
圧を示す。さらにドレイン電圧を上昇させると、メモリ
トランジスタはスナップバック現象を起こし、大電流が
流れるようになる。
【０００６】書き込み時のメモリセルの動作点は曲線
（ａ）と曲線（ｂ）の交点（Ａ）となる。一般に書き込
み特性（書き込み時間とメモリトランジスタのしきい値
電圧のシフト量との関係）はスナップバック領域の方が
非スナップバック領域よりもはるかによい。よって通
常、良好な書き込みを行うため、曲線（ａ）、（ｂ）の
関係は動作点をホットエレクトロンの発生効率のよい曲
線（ａ）のスナップバック領域になるように設定する。
（ａ）と曲線（ｂ）の交点（Ａ）となる。一般に書き込
み特性（書き込み時間とメモリトランジスタのしきい値
電圧のシフト量との関係）はスナップバック領域の方が
非スナップバック領域よりもはるかによい。よって通
常、良好な書き込みを行うため、曲線（ａ）、（ｂ）の
関係は動作点をホットエレクトロンの発生効率のよい曲
線（ａ）のスナップバック領域になるように設定する。
【０００７】
【発明が解決しようとする課題】上記の従来例において
は、書き込み電圧ＶＰＰ１レベルのばらつき、プロセス
による書き込み負荷トランジスタのばらつき等によっ
て、曲線（ｂ）が曲線（ｃ）、（ｄ）のようになること
は希ではない。書き込み負荷トランジスタ曲線が曲線
（ｃ）のようにずれると、動作点が曲線（ａ）の５極間
領域に入り、ホットエレクトロンの発生効率が落ちて書
き込み特性が悪化する。また逆に書き込み負荷トランジ
スタ曲線が曲線（ｄ）のようにずれると、動作点が曲線
（ａ）のスナップバック領域の上部に位置し、メモリト
ランジスタにメモリトランジスタの電流能力以上の過電
流が流れ、メモリトランジスタの破壊を招くことになり
かねない。メモリトランジスタが破壊を起こさなくて
も、基板電流が増加しラッチアップ現象を起こす可能性
がある。また曲線（ａ）も曲線（ｂ）と同様にプロセス
のばらつき等によって変化するため、良好な書き込みを
得るための動作点の設定は非常に困難である。
は、書き込み電圧ＶＰＰ１レベルのばらつき、プロセス
による書き込み負荷トランジスタのばらつき等によっ
て、曲線（ｂ）が曲線（ｃ）、（ｄ）のようになること
は希ではない。書き込み負荷トランジスタ曲線が曲線
（ｃ）のようにずれると、動作点が曲線（ａ）の５極間
領域に入り、ホットエレクトロンの発生効率が落ちて書
き込み特性が悪化する。また逆に書き込み負荷トランジ
スタ曲線が曲線（ｄ）のようにずれると、動作点が曲線
（ａ）のスナップバック領域の上部に位置し、メモリト
ランジスタにメモリトランジスタの電流能力以上の過電
流が流れ、メモリトランジスタの破壊を招くことになり
かねない。メモリトランジスタが破壊を起こさなくて
も、基板電流が増加しラッチアップ現象を起こす可能性
がある。また曲線（ａ）も曲線（ｂ）と同様にプロセス
のばらつき等によって変化するため、良好な書き込みを
得るための動作点の設定は非常に困難である。
【０００８】また書き込み時にメモリトランジスタに流
れる電流量を制限する方法として、特願昭６３−５９９
１０号に、書き込み負荷トランジスタとしてＰチャネル
トランジスタを使用したＥＰＲＯＭの書き込み方式とい
うものが示されている。しかしながらこの方法は確かに
書き込み時にメモリトランジスタに流れる電流量を制限
することができるが、読み出し時にビット線ＢＬに印加
される電圧レベルがＶＤＤレベルとなり、読み出し時に
選択されたメモリトランジスタのフローティングゲート
に電子が注入される誤書き込み、読み出し時に非選択の
メモリトランジスタのフローティングゲートから電子が
引き抜かれる誤消去等の誤動作を起こす可能性が高くな
る。この方法で読み出し時に誤書き込み、誤消去の発生
を抑えようとすると書き込み時に使用するビット線選択
トランジスタと読み出し時に使用するビット線選択トラ
ンジスタを別にするか、読み出し時に何らかの方法でビ
ット線の電位をクランプしなければならない。
れる電流量を制限する方法として、特願昭６３−５９９
１０号に、書き込み負荷トランジスタとしてＰチャネル
トランジスタを使用したＥＰＲＯＭの書き込み方式とい
うものが示されている。しかしながらこの方法は確かに
書き込み時にメモリトランジスタに流れる電流量を制限
することができるが、読み出し時にビット線ＢＬに印加
される電圧レベルがＶＤＤレベルとなり、読み出し時に
選択されたメモリトランジスタのフローティングゲート
に電子が注入される誤書き込み、読み出し時に非選択の
メモリトランジスタのフローティングゲートから電子が
引き抜かれる誤消去等の誤動作を起こす可能性が高くな
る。この方法で読み出し時に誤書き込み、誤消去の発生
を抑えようとすると書き込み時に使用するビット線選択
トランジスタと読み出し時に使用するビット線選択トラ
ンジスタを別にするか、読み出し時に何らかの方法でビ
ット線の電位をクランプしなければならない。
【０００９】本発明の目的は上記課題を解決し、フロー
ティングゲートに電子を注入する半導体装置において、
電子の注入量を安定させることにある。
ティングゲートに電子を注入する半導体装置において、
電子の注入量を安定させることにある。
【００１０】
【課題を解決するための手段】本発明に係わる不揮発性
半導体記憶装置はフローティングゲートとコントロール
ゲートとを備え、前記フローティングゲートに電子を注
入する動作をドレイン端部で発生するホットエレクトロ
ンで行うとともに、前記フローティングゲートから電子
を引き抜く動作を行うメモリトランジスタがマトリック
ス状に配置され、前記メモリトランジスタのコントロー
ルゲートがワード線に、ドレインがビット線に、ソース
がソース線に接続されてなる不揮発性半導体記憶装置に
おいて、フローティングゲートへの電子の注入動作時に
前記メモリトランジスタに流れる電流量を制限すること
を特徴とする。
半導体記憶装置はフローティングゲートとコントロール
ゲートとを備え、前記フローティングゲートに電子を注
入する動作をドレイン端部で発生するホットエレクトロ
ンで行うとともに、前記フローティングゲートから電子
を引き抜く動作を行うメモリトランジスタがマトリック
ス状に配置され、前記メモリトランジスタのコントロー
ルゲートがワード線に、ドレインがビット線に、ソース
がソース線に接続されてなる不揮発性半導体記憶装置に
おいて、フローティングゲートへの電子の注入動作時に
前記メモリトランジスタに流れる電流量を制限すること
を特徴とする。
【００１１】また本発明に係わる不揮発性半導体記憶装
置は、フローティングゲートとコントロールゲートとを
備え、前記フローティングゲートに電子を注入する動作
をドレイン端部で発生するホットエレクトロンで行うと
ともに、前記フローティングゲートから電子を引き抜く
動作を行うメモリトランジスタがマトリックス状に配置
され、前記メモリトランジスタのコントロールゲートが
ワード線に、ドレインがビット線に、ソースがソース線
に接続されてなる不揮発性半導体記憶装置において、前
記フローティングゲートに電子を注入する動作を行う
際、ＶＤＤ−ＧＮＤの電圧振幅入力をＶＰＰ−ＧＮＤの
電圧振幅入力に変換する働きを持つインターフェイス回
路と、前記ビット線に接続され前記ビット線を選択する
ためのトランジスタとの間に、ソースとゲートを接続し
たデプレッション型トランジスタを設けたことを特徴と
する。
置は、フローティングゲートとコントロールゲートとを
備え、前記フローティングゲートに電子を注入する動作
をドレイン端部で発生するホットエレクトロンで行うと
ともに、前記フローティングゲートから電子を引き抜く
動作を行うメモリトランジスタがマトリックス状に配置
され、前記メモリトランジスタのコントロールゲートが
ワード線に、ドレインがビット線に、ソースがソース線
に接続されてなる不揮発性半導体記憶装置において、前
記フローティングゲートに電子を注入する動作を行う
際、ＶＤＤ−ＧＮＤの電圧振幅入力をＶＰＰ−ＧＮＤの
電圧振幅入力に変換する働きを持つインターフェイス回
路と、前記ビット線に接続され前記ビット線を選択する
ためのトランジスタとの間に、ソースとゲートを接続し
たデプレッション型トランジスタを設けたことを特徴と
する。
【００１２】また本発明に係わる不揮発性半導体記憶装
置は、フローティングゲートとコントロールゲートとを
備え、前記フローティングゲートに電子を注入する動作
をドレイン端部で発生するホットエレクトロンで行うと
ともに、前記フローティングゲートから電子を引き抜く
動作を行うメモリトランジスタがマトリックス状に配置
され、前記メモリトランジスタのコントロールゲートが
ワード線に、ドレインがビット線に、ソースがソース線
に接続されてなる不揮発性半導体記憶装置において、前
記ビット線に接続され前記ビット線を選択するためのト
ランジスタと、前記メモリトランジスタのドレインとの
間に、ソースとゲートを接続したデプレッション型トラ
ンジスタを設けたことを特徴とする。
置は、フローティングゲートとコントロールゲートとを
備え、前記フローティングゲートに電子を注入する動作
をドレイン端部で発生するホットエレクトロンで行うと
ともに、前記フローティングゲートから電子を引き抜く
動作を行うメモリトランジスタがマトリックス状に配置
され、前記メモリトランジスタのコントロールゲートが
ワード線に、ドレインがビット線に、ソースがソース線
に接続されてなる不揮発性半導体記憶装置において、前
記ビット線に接続され前記ビット線を選択するためのト
ランジスタと、前記メモリトランジスタのドレインとの
間に、ソースとゲートを接続したデプレッション型トラ
ンジスタを設けたことを特徴とする。
【００１３】
【作用】上記手段によれば、書き込みの際にメモリセル
に流れる電流量を制限することができ、過電流によるメ
モリトランジスタの破壊やラッチアップ現象等を防止す
ることができる。また書き込み電圧の変動、プロセス上
のばらつきによる影響を受けにくくなり、安定した書き
込みを行うことができ、ゲート酸化膜に余計なストレス
を与えることがなくなるので、書き換え回数の向上、さ
らには信頼性の向上を図ることができる。
に流れる電流量を制限することができ、過電流によるメ
モリトランジスタの破壊やラッチアップ現象等を防止す
ることができる。また書き込み電圧の変動、プロセス上
のばらつきによる影響を受けにくくなり、安定した書き
込みを行うことができ、ゲート酸化膜に余計なストレス
を与えることがなくなるので、書き換え回数の向上、さ
らには信頼性の向上を図ることができる。
【００１４】
【実施例】図１は本発明の第１の実施例における書き込
み回路である。ここでは説明を簡単にするため４個のメ
モリトランジスタ構成にしてある。但し、実際にはこの
メモリトランジスタから成るメモリセルは所望の数のメ
モリトランジスタがマトリックス状に配列されることに
より形成される。２３、２４はデプレッション型トラン
ジスタである。符号は図４と共通のものは同じにして省
略する。また以下、フローティングゲートへの電子の注
入を書き込みと称する。
み回路である。ここでは説明を簡単にするため４個のメ
モリトランジスタ構成にしてある。但し、実際にはこの
メモリトランジスタから成るメモリセルは所望の数のメ
モリトランジスタがマトリックス状に配列されることに
より形成される。２３、２４はデプレッション型トラン
ジスタである。符号は図４と共通のものは同じにして省
略する。また以下、フローティングゲートへの電子の注
入を書き込みと称する。
【００１５】図１に従って書き込み方法を説明する。例
えばメモリトランジスタ１の書き込みを行う場合、まず
ＮＡＮＤ回路９の出力をＧＮＤレベル（約０Ｖ）、ＮＡ
ＮＤ回路１０の出力をＶＤＤレベル（約５Ｖ）とし、Ｗ
Ｌ１をＶＰＰ１レベル（約１２．５Ｖ）、ＷＬ２をＧＮ
Ｄレベルとする。次にＮＡＮＤ回路８の出力をＧＮＤレ
ベルにし、列デコーダ回路７によりＮチャネルトランジ
スタ５をオン、Ｎチャネルトランジスタ６をオフさせる
ことでＢＬ１をＶＰＰ２レベル（約８Ｖ）、ＢＬ２をオ
ープンレベルとする。ソース線ＳＬ、基板はそれぞれＧ
ＮＤレベルとなっている。そうするとメモリトランジス
タ１が選択され、メモリトランジスタ１のコントロール
ゲートにＶＰＰ１レベル、ドレインにＶＰＰ２レベル、
ソース、基板にＧＮＤレベルが印加されることになる。
えばメモリトランジスタ１の書き込みを行う場合、まず
ＮＡＮＤ回路９の出力をＧＮＤレベル（約０Ｖ）、ＮＡ
ＮＤ回路１０の出力をＶＤＤレベル（約５Ｖ）とし、Ｗ
Ｌ１をＶＰＰ１レベル（約１２．５Ｖ）、ＷＬ２をＧＮ
Ｄレベルとする。次にＮＡＮＤ回路８の出力をＧＮＤレ
ベルにし、列デコーダ回路７によりＮチャネルトランジ
スタ５をオン、Ｎチャネルトランジスタ６をオフさせる
ことでＢＬ１をＶＰＰ２レベル（約８Ｖ）、ＢＬ２をオ
ープンレベルとする。ソース線ＳＬ、基板はそれぞれＧ
ＮＤレベルとなっている。そうするとメモリトランジス
タ１が選択され、メモリトランジスタ１のコントロール
ゲートにＶＰＰ１レベル、ドレインにＶＰＰ２レベル、
ソース、基板にＧＮＤレベルが印加されることになる。
【００１６】このときドレイン近傍でアバランシェブレ
ークダウン現象によりエネルギーの高い電子（ホットエ
レクトロン）が発生し、この電子はコントロールゲート
からの電界に引かれて、基板からゲート酸化膜の障壁を
乗り越えてフローティングゲートに注入される。この場
合、メモリトランジスタ２〜４にはチャネル電流は流れ
ず、アバランシェブレークダウンが起こらないため、フ
ローティングゲートへの電子の注入は行われない。
ークダウン現象によりエネルギーの高い電子（ホットエ
レクトロン）が発生し、この電子はコントロールゲート
からの電界に引かれて、基板からゲート酸化膜の障壁を
乗り越えてフローティングゲートに注入される。この場
合、メモリトランジスタ２〜４にはチャネル電流は流れ
ず、アバランシェブレークダウンが起こらないため、フ
ローティングゲートへの電子の注入は行われない。
【００１７】一方、読み出し時には選択されたメモリト
ランジスタのコントロールゲートにＶＤＤレベルを印加
することで、そのときにメモリトランジスタがオンする
かオフするかによってデータの”１”、”０”を判定す
る。すなわち書き込み後のメモリトランジスタのしきい
値電圧は読み出し時にメモリトランジスタのコントロー
ルゲートに印加される電圧ＶＤＤレベルより高くなけれ
ばならない。
ランジスタのコントロールゲートにＶＤＤレベルを印加
することで、そのときにメモリトランジスタがオンする
かオフするかによってデータの”１”、”０”を判定す
る。すなわち書き込み後のメモリトランジスタのしきい
値電圧は読み出し時にメモリトランジスタのコントロー
ルゲートに印加される電圧ＶＤＤレベルより高くなけれ
ばならない。
【００１８】次に図３に本発明の書き込み時のメモリト
ランジスタの動作を説明するものとして、メモリトラン
ジスタの静特性曲線（ａ）と書き込み負荷トランジスタ
特性（ｂ）を示す。曲線（ａ）においてドレイン電圧を
上昇させていくとメモリトランジスタへの電子の注入が
起こり始め、メモリトランジスタのしきい値電圧が上昇
するため、メモリトランジスタに流れる電流は減少す
る。ここでドレイン電圧とはメモリトランジスタのドレ
イン電圧を示す。
ランジスタの動作を説明するものとして、メモリトラン
ジスタの静特性曲線（ａ）と書き込み負荷トランジスタ
特性（ｂ）を示す。曲線（ａ）においてドレイン電圧を
上昇させていくとメモリトランジスタへの電子の注入が
起こり始め、メモリトランジスタのしきい値電圧が上昇
するため、メモリトランジスタに流れる電流は減少す
る。ここでドレイン電圧とはメモリトランジスタのドレ
イン電圧を示す。
【００１９】さらにドレイン電圧を上昇させると、メモ
リトランジスタはスナップバック現象を起こし、大電流
が流れるようになる。また曲線（ｂ）は書き込み負荷ト
ランジスタにソースとゲートを接続したデプレッション
型トランジスタとＮチャネルトランジスタを直列に接続
して使用したものである。書き込み負荷トランジスタが
ソースとゲートを接続したデプレッション型トランジス
タとＮチャネルトランジスタを使用すると、書き込み負
荷トランジスタ特性はドレイン電圧の高い領域ではＮチ
ャネルトランジスタと同じ特性を示し、ドレイン電圧の
低い領域では一定電流となる。
リトランジスタはスナップバック現象を起こし、大電流
が流れるようになる。また曲線（ｂ）は書き込み負荷ト
ランジスタにソースとゲートを接続したデプレッション
型トランジスタとＮチャネルトランジスタを直列に接続
して使用したものである。書き込み負荷トランジスタが
ソースとゲートを接続したデプレッション型トランジス
タとＮチャネルトランジスタを使用すると、書き込み負
荷トランジスタ特性はドレイン電圧の高い領域ではＮチ
ャネルトランジスタと同じ特性を示し、ドレイン電圧の
低い領域では一定電流となる。
【００２０】書き込み時のメモリトランジスタの動作点
は曲線（ａ）と曲線（ｂ）の交点となる。一般に書き込
み特性（書き込み時間とメモリトランジスタのしきい値
電圧のシフト量との関係）はスナップバック領域の方が
非スナップバック領域よりもはるかによい。よって通
常、良好な書き込みを行うため、曲線（ａ）と曲線
（ｂ）の関係は動作点をホットエレクトロンの発生効率
のよい曲線（ａ）のスナップバック領域になるように設
定する。
は曲線（ａ）と曲線（ｂ）の交点となる。一般に書き込
み特性（書き込み時間とメモリトランジスタのしきい値
電圧のシフト量との関係）はスナップバック領域の方が
非スナップバック領域よりもはるかによい。よって通
常、良好な書き込みを行うため、曲線（ａ）と曲線
（ｂ）の関係は動作点をホットエレクトロンの発生効率
のよい曲線（ａ）のスナップバック領域になるように設
定する。
【００２１】ここでも従来例と同じように書き込み電圧
ＶＰＰ１レベルのばらつき、プロセスによる書き込み負
荷トランジスタばらつき等によって、曲線（ｂ）が曲線
（ｃ）、（ｄ）のようになることがある。しかしながら
書き込み負荷トランジスタ曲線が曲線（ｃ）のようにず
れても、曲線（ｂ）はドレイン電圧の低い領域では一定
電流になるように設定してあるので、動作点は５極間領
域に入らずスナップバック領域のままである。よって書
き込み効率は従来例に比べ落ちることはない。また逆に
書き込み負荷トランジスタ曲線が曲線（ｄ）のようにず
れても、曲線（ｂ）はドレイン領域の低い領域では一定
電流になるように設定してあるので、動作点はそれほど
スナップバック領域の上部には位置しない。
ＶＰＰ１レベルのばらつき、プロセスによる書き込み負
荷トランジスタばらつき等によって、曲線（ｂ）が曲線
（ｃ）、（ｄ）のようになることがある。しかしながら
書き込み負荷トランジスタ曲線が曲線（ｃ）のようにず
れても、曲線（ｂ）はドレイン電圧の低い領域では一定
電流になるように設定してあるので、動作点は５極間領
域に入らずスナップバック領域のままである。よって書
き込み効率は従来例に比べ落ちることはない。また逆に
書き込み負荷トランジスタ曲線が曲線（ｄ）のようにず
れても、曲線（ｂ）はドレイン領域の低い領域では一定
電流になるように設定してあるので、動作点はそれほど
スナップバック領域の上部には位置しない。
【００２２】よってメモリトランジスタに電流能力以上
の電流が流れることもないので、メモリトランジスタの
破壊、ラッチアップ現象を起こすこともない。また曲線
（ａ）も従来例と同様にプロセスのばらつき等によって
変化するが、従来例に比べメモリトランジスタの動作電
流のばらつきが少ないのは明白である。したがって書き
込み負荷トランジスタの設定は非常に容易になり、書き
込み後のメモリトランジスタのしきい値電圧のばらつき
が小さくなる。
の電流が流れることもないので、メモリトランジスタの
破壊、ラッチアップ現象を起こすこともない。また曲線
（ａ）も従来例と同様にプロセスのばらつき等によって
変化するが、従来例に比べメモリトランジスタの動作電
流のばらつきが少ないのは明白である。したがって書き
込み負荷トランジスタの設定は非常に容易になり、書き
込み後のメモリトランジスタのしきい値電圧のばらつき
が小さくなる。
【００２３】書き込み後のメモリトランジスタのしきい
値電圧は前記書き込み電圧ＶＰＰ１レベル、プロセスに
おけるばらつき等を加味し、最も書き込み特性の悪いメ
モリトランジスタが読み出し時にメモリトランジスタの
コントロールゲートに印加される電圧ＶＤＤレベルより
高くなるように設定する。すなわちマトリックス状に配
置されたメモリセル内のメモリトランジスタの書き込み
特性のばらつきが大きければ大きいほど、書き込み特性
の良いメモリトランジスタには余計なストレスがかか
り、書き換え回数、さらには信頼性の面からみても好ま
しいものではない。よって前記の方法によって書き込み
後のメモリトランジスタのしきい値電圧のばらつきを少
なくすることは、書き換え回数、さらには信頼性を向上
させることができる。
値電圧は前記書き込み電圧ＶＰＰ１レベル、プロセスに
おけるばらつき等を加味し、最も書き込み特性の悪いメ
モリトランジスタが読み出し時にメモリトランジスタの
コントロールゲートに印加される電圧ＶＤＤレベルより
高くなるように設定する。すなわちマトリックス状に配
置されたメモリセル内のメモリトランジスタの書き込み
特性のばらつきが大きければ大きいほど、書き込み特性
の良いメモリトランジスタには余計なストレスがかか
り、書き換え回数、さらには信頼性の面からみても好ま
しいものではない。よって前記の方法によって書き込み
後のメモリトランジスタのしきい値電圧のばらつきを少
なくすることは、書き換え回数、さらには信頼性を向上
させることができる。
【００２４】また従来例で示した特願昭６３−５９９１
０号の問題点であった読み出し時のビット線の電位につ
いて説明する。本発明におけるビット線の電位は（１）
式で表すことができる。
０号の問題点であった読み出し時のビット線の電位につ
いて説明する。本発明におけるビット線の電位は（１）
式で表すことができる。
【００２５】 ＶＤ＝ＶＤＤ−｛Ｖｔｈ＋γ（ＶＤＤ＋２ψ）1/2−（２ψ）1/2｝ ・・・（１） ここでＶＤはメモリトランジスタのドレインの電圧、Ｖ
ｔｈは書き込み負荷トランジスタのしきい値電圧、γ、
ψは定数である。（１）式を見ても明らかなようにメモ
リトランジスタのドレインにかかる電圧ＶＤは電源電圧
ＶＤＤレベルより書き込み負荷トランジスタのしきい値
電圧以上低くなっており、通常の設定ではＶＤＤ＝５．
０Ｖの時、ＶＤ＝１．０〜２．０Ｖになる。よって読み
出し時に選択されたメモリトランジスタのフローティン
グゲートに電子が注入される誤書き込みや読み出し時に
非選択のメモリトランジスタのフローティングゲートか
ら電子が引き抜かれる誤消去等の誤動作は起こらない。
ｔｈは書き込み負荷トランジスタのしきい値電圧、γ、
ψは定数である。（１）式を見ても明らかなようにメモ
リトランジスタのドレインにかかる電圧ＶＤは電源電圧
ＶＤＤレベルより書き込み負荷トランジスタのしきい値
電圧以上低くなっており、通常の設定ではＶＤＤ＝５．
０Ｖの時、ＶＤ＝１．０〜２．０Ｖになる。よって読み
出し時に選択されたメモリトランジスタのフローティン
グゲートに電子が注入される誤書き込みや読み出し時に
非選択のメモリトランジスタのフローティングゲートか
ら電子が引き抜かれる誤消去等の誤動作は起こらない。
【００２６】図２は本発明の第２の実施例における書き
込み回路である。本第２の実施例は第１の実施例に比
べ、デプレッション型トランジスタ２３、２４の位置が
異なったものとなっている。符号は図１と共通のものは
同じにして省略する。
込み回路である。本第２の実施例は第１の実施例に比
べ、デプレッション型トランジスタ２３、２４の位置が
異なったものとなっている。符号は図１と共通のものは
同じにして省略する。
【００２７】書き込み方法は第１の実施例と同じである
ので省略する。書き込み時のメモリトランジスタの動作
については第１の実施例に比べ、異なる部分について説
明する。第２の実施例が第１の実施例と異なる部分は、
書き込み負荷トランジスタであるが、書き込み負荷トラ
ンジスタ曲線は図３の曲線（ｂ）と同じものになり、動
作は第１の実施例と全く同じものとなる。
ので省略する。書き込み時のメモリトランジスタの動作
については第１の実施例に比べ、異なる部分について説
明する。第２の実施例が第１の実施例と異なる部分は、
書き込み負荷トランジスタであるが、書き込み負荷トラ
ンジスタ曲線は図３の曲線（ｂ）と同じものになり、動
作は第１の実施例と全く同じものとなる。
【００２８】以上、フローティングゲートへの電子の注
入を書き込み動作として説明を行ってきたが、フローテ
ィングゲートへの電子の注入を消去動作としても本発明
の効果は何ら変わるものではない。また前記説明ではＥ
ＰＲＯＭの書き込み回路を例にして説明を行ったが、こ
れはフローティングゲートにアバランシェブレークダウ
ンによって発生したホットエレクトロンを注入するメモ
リトランジスタ（例えばフラッシュメモリ等）であれ
ば、全てのメモリトランジスタに同様の効果を得ること
ができる。
入を書き込み動作として説明を行ってきたが、フローテ
ィングゲートへの電子の注入を消去動作としても本発明
の効果は何ら変わるものではない。また前記説明ではＥ
ＰＲＯＭの書き込み回路を例にして説明を行ったが、こ
れはフローティングゲートにアバランシェブレークダウ
ンによって発生したホットエレクトロンを注入するメモ
リトランジスタ（例えばフラッシュメモリ等）であれ
ば、全てのメモリトランジスタに同様の効果を得ること
ができる。
【００２９】
【発明の効果】前記構成によれば、書き込みの際にメモ
リセルに流れる電流量を制限することができ、過電流に
よるメモリトランジスタの破壊やラッチアップ現象等を
防止することができる。また書き込み電圧の変動、プロ
セス上のばらつきによる影響を受けにくくなり、安定し
た書き込みを行うことができ、ゲート酸化膜に余計なス
トレスを与えることがなくなるので、書き換え回数の向
上、さらには信頼性の向上を図ることができる。
リセルに流れる電流量を制限することができ、過電流に
よるメモリトランジスタの破壊やラッチアップ現象等を
防止することができる。また書き込み電圧の変動、プロ
セス上のばらつきによる影響を受けにくくなり、安定し
た書き込みを行うことができ、ゲート酸化膜に余計なス
トレスを与えることがなくなるので、書き換え回数の向
上、さらには信頼性の向上を図ることができる。
【図１】 本発明の第１の実施例における書き込み回路
図。
図。
【図２】 本発明の第２の実施例における書き込み回路
図。
図。
【図３】 本発明の第１、２の実施例における書き込み
動作特性図。
動作特性図。
【図４】 従来の書き込み回路図。
【図５】 従来の書き込み動作特性図。
１〜４ メモリトランジスタ ５、６ Ｎチャネルトランジスタ ７ 列デコーダ回路 ８〜１０ ＮＡＮＤ回路 １１〜１６ Ｎチャネルトランジスタ １７〜２２ Ｐチャネルトランジスタ ２３、２４ デプレッション型トランジスタ ２５ インターフェイス回路 ＷＬ１、２ ワード線 ＢＬ１、２ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】フローティングゲートとコントロールゲー
トとを備え、前記フローティングゲートに電子を注入す
る動作をドレイン端部で発生するホットエレクトロンで
行うとともに、前記フローティングゲートから電子を引
き抜く動作を行うメモリトランジスタがマトリックス状
に配置され、前記メモリトランジスタのコントロールゲ
ートがワード線に、ドレインがビット線に、ソースがソ
ース線に接続されてなる不揮発性半導体記憶装置におい
て、フローティングゲートへの電子の注入動作時に前記
メモリトランジスタに流れる電流量を制限することを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】請求項１記載の不揮発性半導体記憶装置に
おいて、前記フローティングゲートに電子を注入する動
作を行う際、ＶＤＤ−ＧＮＤの電圧振幅入力をＶＰＰ−
ＧＮＤの電圧振幅出力に変換する働きを持つインターフ
ェイス回路と、前記ビット線に接続され前記ビット線を
選択するためのトランジスタとの間に、ソースとゲート
を接続したデプレッション型トランジスタを設けたこと
を特徴とする不揮発性半導体記憶装置。 - 【請求項３】請求項１記載の不揮発性半導体記憶装置に
おいて、前記ビット線に接続され前記ビット線を選択す
るためのトランジスタと、前記メモリトランジスタのド
レインとの間に、ソースとゲートを接続したデプレッシ
ョン型トランジスタを設けたことを特徴とする不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14609794A JPH0817189A (ja) | 1994-06-28 | 1994-06-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14609794A JPH0817189A (ja) | 1994-06-28 | 1994-06-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817189A true JPH0817189A (ja) | 1996-01-19 |
Family
ID=15400078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14609794A Pending JPH0817189A (ja) | 1994-06-28 | 1994-06-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
-
1994
- 1994-06-28 JP JP14609794A patent/JPH0817189A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960003398B1 (ko) | 소거모드시에 워드선에 부전압을 인가하는 행디코더회로를 갖춘 불휘발성 반도체기억장치 | |
| US6269021B1 (en) | Memory cell of nonvolatile semiconductor memory device | |
| US6567316B1 (en) | Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device | |
| JP3730508B2 (ja) | 半導体記憶装置およびその動作方法 | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| US5097444A (en) | Tunnel EEPROM with overerase protection | |
| JP3247034B2 (ja) | 不揮発性半導体記憶装置 | |
| KR20030096403A (ko) | Ａｐｄｅ 공정 동안 효율성이 증가된 플래시 메모리디바이스 | |
| JPS6034198B2 (ja) | 不揮発性メモリ | |
| EP1214715B1 (en) | 1 transistor cell for eeprom application | |
| KR20040012856A (ko) | 불휘발성 반도체 기억 장치 및 그의 기록 방법 | |
| US5923589A (en) | Non-volatile semiconductor memory device having long-life memory cells and data erasing method | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0757486A (ja) | Ｎａｎｄ型不揮発性メモリの駆動方法 | |
| JP2735498B2 (ja) | 不揮発性メモリ | |
| JP5338680B2 (ja) | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 | |
| US5896319A (en) | Current control circuit and non-volatile semiconductor memory device having the same | |
| US20100124128A1 (en) | Nand flash memory | |
| JPH0817189A (ja) | 不揮発性半導体記憶装置 | |
| JPH06275083A (ja) | 不揮発性半導体記憶装置 | |
| JPH06314495A (ja) | 半導体記憶装置 | |
| JPH05234381A (ja) | 不揮発性半導体記憶装置 | |
| JP3094905B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0528778A (ja) | 不揮発性半導体記憶装置 | |
| US6819593B2 (en) | Architecture to suppress bit-line leakage |