JPH08172162A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08172162A JPH08172162A JP31497194A JP31497194A JPH08172162A JP H08172162 A JPH08172162 A JP H08172162A JP 31497194 A JP31497194 A JP 31497194A JP 31497194 A JP31497194 A JP 31497194A JP H08172162 A JPH08172162 A JP H08172162A
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Abstract
(57)【要約】
【目的】 信頼性の高い各種入力処理用ＩＣ、特に自動
車用ＩＣとして使用するのに適したバルクレイアウトを
有する半導体集積回路を提供すること。 【構成】 パッド１５及びＥＳＤ保護素子を含むと共
に、少なくともサ−ジ保護用クランプ回路を構成するこ
とができる各種素子を含んだ入力ブロック１１を一辺１
０ａに沿って配置し、パッド１６及びＥＳＤ保護素子を
含むと共に出力回路を構成するための各種素子を含んだ
出力ブロックを対辺１０ｂに沿って配置し、入力ブロッ
ク１１と出力ブロック１２との間に、基準電圧回路を構
成するための各種素子を含んだ電源ブロック１３とその
他の回路を構成するための抵抗、トランジスタ等の素子
を含んだ素子配置ブロック１４とが介装されたバルクレ
イアウトを有する半導体集積回路１０。
車用ＩＣとして使用するのに適したバルクレイアウトを
有する半導体集積回路を提供すること。 【構成】 パッド１５及びＥＳＤ保護素子を含むと共
に、少なくともサ−ジ保護用クランプ回路を構成するこ
とができる各種素子を含んだ入力ブロック１１を一辺１
０ａに沿って配置し、パッド１６及びＥＳＤ保護素子を
含むと共に出力回路を構成するための各種素子を含んだ
出力ブロックを対辺１０ｂに沿って配置し、入力ブロッ
ク１１と出力ブロック１２との間に、基準電圧回路を構
成するための各種素子を含んだ電源ブロック１３とその
他の回路を構成するための抵抗、トランジスタ等の素子
を含んだ素子配置ブロック１４とが介装されたバルクレ
イアウトを有する半導体集積回路１０。
Description
【０００１】
【産業上の利用分野】本発明はトランジスタや抵抗など
の素子が作り込まれた領域（バルク）を共通とし、コン
タクトや配線を変更することで抵抗値や回路の接続を変
え、ユ−ザ−の希望する機能・特性を有する専用ＩＣを
作成することができる半導体集積回路に関し、主に自動
車用ＩＣとして用いられる半導体集積回路に関する。
の素子が作り込まれた領域（バルク）を共通とし、コン
タクトや配線を変更することで抵抗値や回路の接続を変
え、ユ−ザ−の希望する機能・特性を有する専用ＩＣを
作成することができる半導体集積回路に関し、主に自動
車用ＩＣとして用いられる半導体集積回路に関する。
【０００２】
【従来の技術】この種の半導体集積回路はトランジスタ
や抵抗等が作り込まれた領域であるバルクを共通とし、
コンタクト及び配線を変えるのみで種々の機能を有する
ＩＣを作成することができるようになっており、共通部
分であるバルクの使用総数を増加させることによりＩＣ
の開発・製造コストを低減させることが可能となってい
る。このため、可能な限り汎用性があり、また、限りあ
るチップサイズ中にできるかぎり多くの素子を内蔵させ
ることができるように共通部分であるバルクがレイアウ
トされている。
や抵抗等が作り込まれた領域であるバルクを共通とし、
コンタクト及び配線を変えるのみで種々の機能を有する
ＩＣを作成することができるようになっており、共通部
分であるバルクの使用総数を増加させることによりＩＣ
の開発・製造コストを低減させることが可能となってい
る。このため、可能な限り汎用性があり、また、限りあ
るチップサイズ中にできるかぎり多くの素子を内蔵させ
ることができるように共通部分であるバルクがレイアウ
トされている。
【０００３】図４に従来の半導体集積回路におけるバル
クレイアウトの一例を示す。半導体集積回路６０の外周
部にはパッド６１が複数個配置され、半導体集積回路６
０の中央部には大電流ＮＰＮトランジスタが作り込まれ
た大電流ＮＰＮトランジスタ配置ブロック６５及びＰＮ
Ｐトランジスタが作り込まれたＰＮＰトランジスタ配置
ブロック６４が配置され、大電流ＮＰＮトランジスタ配
置ブロック６５及びＰＮＰトランジスタ配置ブロック６
４を間に挟んで小電流ＮＰＮトランジスタが作り込まれ
たＮＰＮトランジスタ配置ブロック６３が配置され、Ｎ
ＰＮトランジスタ配置ブロック６３の両側には抵抗が作
り込まれた抵抗配置ブロック６２が配置されている。
クレイアウトの一例を示す。半導体集積回路６０の外周
部にはパッド６１が複数個配置され、半導体集積回路６
０の中央部には大電流ＮＰＮトランジスタが作り込まれ
た大電流ＮＰＮトランジスタ配置ブロック６５及びＰＮ
Ｐトランジスタが作り込まれたＰＮＰトランジスタ配置
ブロック６４が配置され、大電流ＮＰＮトランジスタ配
置ブロック６５及びＰＮＰトランジスタ配置ブロック６
４を間に挟んで小電流ＮＰＮトランジスタが作り込まれ
たＮＰＮトランジスタ配置ブロック６３が配置され、Ｎ
ＰＮトランジスタ配置ブロック６３の両側には抵抗が作
り込まれた抵抗配置ブロック６２が配置されている。
【０００４】図４に示した従来の半導体集積回路６０に
おけるバルクレイアウトの場合、大電流ＮＰＮトランジ
スタ配置ブロック６５がチップの中央に一列に配置され
ている。
おけるバルクレイアウトの場合、大電流ＮＰＮトランジ
スタ配置ブロック６５がチップの中央に一列に配置され
ている。
【０００５】
【発明が解決しようとする課題】ところで自動車用ＩＣ
の場合、イグニッションノイズ等の外部からのサ−ジノ
イズに対応しなければならず、入力端子や電源端子等に
はサ−ジ保護用クランプ回路が配置され、一般の汎用Ｉ
Ｃとはその回路構成が異なる。従来の半導体集積回路の
場合、図４に示したように、共通部分であるバルクのレ
イアウトは素子のマッチングや面積効率を重視したもの
となっているので、従来の半導体集積回路を用いて自動
車用ＩＣを構成しようとすると、素子の使用効率が悪化
したり、配線が困難になるといった問題が生じる。
の場合、イグニッションノイズ等の外部からのサ−ジノ
イズに対応しなければならず、入力端子や電源端子等に
はサ−ジ保護用クランプ回路が配置され、一般の汎用Ｉ
Ｃとはその回路構成が異なる。従来の半導体集積回路の
場合、図４に示したように、共通部分であるバルクのレ
イアウトは素子のマッチングや面積効率を重視したもの
となっているので、従来の半導体集積回路を用いて自動
車用ＩＣを構成しようとすると、素子の使用効率が悪化
したり、配線が困難になるといった問題が生じる。
【０００６】自動車用ＩＣに用いられるサ−ジ保護用ク
ランプ回路の場合、大電流を駆動する必要があるので、
入力端子用のパッドの近くに配置することが望ましい。
しかし、上記した従来の半導体集積回路でサ−ジ保護回
路を入力端子の近くに配置するのは無理である。また、
入力端子数は多いもので総パッド数の半分程度にもなる
場合があるので、図４に示したバルクレイアウトを有す
る従来の半導体集積回路でサ−ジ保護用クランプ回路を
構成しようとすると、配線が困難になる。
ランプ回路の場合、大電流を駆動する必要があるので、
入力端子用のパッドの近くに配置することが望ましい。
しかし、上記した従来の半導体集積回路でサ−ジ保護回
路を入力端子の近くに配置するのは無理である。また、
入力端子数は多いもので総パッド数の半分程度にもなる
場合があるので、図４に示したバルクレイアウトを有す
る従来の半導体集積回路でサ−ジ保護用クランプ回路を
構成しようとすると、配線が困難になる。
【０００７】本発明は上記課題に鑑みなされたものであ
り、各種入力処理用ＩＣ、特に自動車用ＩＣとして使用
するのに適したバルクレイアウトを有する半導体集積回
路を提供することを目的としている。
り、各種入力処理用ＩＣ、特に自動車用ＩＣとして使用
するのに適したバルクレイアウトを有する半導体集積回
路を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体集積回路（１）は、パッドとＥＳ
Ｄ保護素子とを含むと共に、少なくともサ−ジ保護用の
クランプ回路を構成することができる各種素子を含んだ
入力ブロックと、パッドとＥＳＤ保護素子とを含むと共
に出力回路を構成するための各種素子を含んだ出力ブロ
ックと、基準電圧回路を構成するための各種素子を含ん
だ電源ブロックと、その他の回路を構成するための抵
抗、トランジスタ等の素子を含んだ素子配置ブロックと
でバルクがレイアウトされていることを特徴としてい
る。
に本発明に係る半導体集積回路（１）は、パッドとＥＳ
Ｄ保護素子とを含むと共に、少なくともサ−ジ保護用の
クランプ回路を構成することができる各種素子を含んだ
入力ブロックと、パッドとＥＳＤ保護素子とを含むと共
に出力回路を構成するための各種素子を含んだ出力ブロ
ックと、基準電圧回路を構成するための各種素子を含ん
だ電源ブロックと、その他の回路を構成するための抵
抗、トランジスタ等の素子を含んだ素子配置ブロックと
でバルクがレイアウトされていることを特徴としてい
る。
【０００９】また本発明に係る半導体集積回路（２）
は、上記半導体集積回路（１）において、前記入力ブロ
ックがＩＣチップの一辺に沿って配置され、前記出力ブ
ロックがＩＣチップの前記一辺の対辺に沿って配置され
ていることを特徴としている。
は、上記半導体集積回路（１）において、前記入力ブロ
ックがＩＣチップの一辺に沿って配置され、前記出力ブ
ロックがＩＣチップの前記一辺の対辺に沿って配置され
ていることを特徴としている。
【００１０】
半導体集積回路（１） 上記半導体集積回路（１）にあっては、バルクレイアウ
トが入力ブロック、出力ブロック、電源ブロック及び素
子配置ブロックで構成され、入力ブロック、出力ブロッ
ク及び電源ブロックには各ブロックの機能を実現するた
めの各種素子が内蔵されているので、複雑な配線をしな
くとも入力処理回路、出力回路、電源回路を容易に形成
することが可能である。特に、前記入力ブロックは、パ
ッドとＥＳＤ保護素子と少なくともサ−ジ保護用のクラ
ンプ回路を構成することができる各種素子を含んでいる
ので、入力端子（パッド）の近くに大電流を駆動する必
要があるサ−ジ保護用のクランプ回路を容易に形成する
ことが可能である。すなわち、上記構成に係る半導体集
積回路（１）を用いれば、図４に示したような各素子ご
とにバルクのレイアウトが構成されている従来の半導体
集積回路を用いる場合に比べて、各種入力処理機能を有
するＩＣ、とりわけイグニッションノイズ等のサ−ジノ
イズに対処しなければならない自動車用ＩＣをはるかに
容易に形成することが可能となる。
トが入力ブロック、出力ブロック、電源ブロック及び素
子配置ブロックで構成され、入力ブロック、出力ブロッ
ク及び電源ブロックには各ブロックの機能を実現するた
めの各種素子が内蔵されているので、複雑な配線をしな
くとも入力処理回路、出力回路、電源回路を容易に形成
することが可能である。特に、前記入力ブロックは、パ
ッドとＥＳＤ保護素子と少なくともサ−ジ保護用のクラ
ンプ回路を構成することができる各種素子を含んでいる
ので、入力端子（パッド）の近くに大電流を駆動する必
要があるサ−ジ保護用のクランプ回路を容易に形成する
ことが可能である。すなわち、上記構成に係る半導体集
積回路（１）を用いれば、図４に示したような各素子ご
とにバルクのレイアウトが構成されている従来の半導体
集積回路を用いる場合に比べて、各種入力処理機能を有
するＩＣ、とりわけイグニッションノイズ等のサ−ジノ
イズに対処しなければならない自動車用ＩＣをはるかに
容易に形成することが可能となる。
【００１１】半導体集積回路（２） 上記構成に係る半導体集積回路（２）にあっては、前記
入力ブロックがＩＣチップの一辺に沿って配置され、前
記出力ブロックがＩＣチップの前記一辺の対辺に沿って
配置され、入力端子と出力端子とが分離されるので、入
力・出力間の干渉が防止され、信頼性がさらに高まる。
入力ブロックがＩＣチップの一辺に沿って配置され、前
記出力ブロックがＩＣチップの前記一辺の対辺に沿って
配置され、入力端子と出力端子とが分離されるので、入
力・出力間の干渉が防止され、信頼性がさらに高まる。
【００１２】
【実施例】以下、本発明に係る半導体集積回路の実施例
を図面に基づいて説明する。図１は実施例に係る半導体
集積回路１０のバルクレイアウトを模式的に示したブロ
ック図である。
を図面に基づいて説明する。図１は実施例に係る半導体
集積回路１０のバルクレイアウトを模式的に示したブロ
ック図である。
【００１３】半導体集積回路１０の一辺１０ａに沿って
入力ブロック１１ａが４個、入力ブロック１１ｂが４個
の計８個の入力ブロックが配置され、半導体集積回路１
０の対辺１０ｂに沿って出力ブロック１２ａが４個、出
力ブロック１２ｂが４個の計８個の出力ブロックが配置
されている。各入力ブロック１１ａ、１１ｂはパッド１
５を含み、各出力ブロック１２ａ、１２ｂはパッド１６
を含んで構成されているいる。また、入力ブロック１１
ａ（あるいは出力ブロック１２ａ）に内蔵されている素
子のレイアウトと入力ブロック１１ｂ（あるいは出力ブ
ロック１２ｂ）に内蔵されている素子のレイアウトとは
左右対称になっている。
入力ブロック１１ａが４個、入力ブロック１１ｂが４個
の計８個の入力ブロックが配置され、半導体集積回路１
０の対辺１０ｂに沿って出力ブロック１２ａが４個、出
力ブロック１２ｂが４個の計８個の出力ブロックが配置
されている。各入力ブロック１１ａ、１１ｂはパッド１
５を含み、各出力ブロック１２ａ、１２ｂはパッド１６
を含んで構成されているいる。また、入力ブロック１１
ａ（あるいは出力ブロック１２ａ）に内蔵されている素
子のレイアウトと入力ブロック１１ｂ（あるいは出力ブ
ロック１２ｂ）に内蔵されている素子のレイアウトとは
左右対称になっている。
【００１４】入力ブロック１１ｂと出力ブロック１２ｂ
との間には電源ブロック１３が配置され、入力ブロック
１１ａ、１１ｂと出力ブロック１２ａ、１２ｂとの間に
は素子配置ブロック１４ａ〜１４ｄ及び素子配置ブロッ
ク１４ｅ〜１４ｈが配置されている。各素子配置ブロッ
ク１４ａ〜１４ｄ及び１４ｅ〜１４ｈのそれぞれには、
抵抗Ｒ、ＰＮＰトランジスタ及びＮＰＮトランジスタな
どの素子が素子のマッチングを考慮して内蔵・配置され
ている。
との間には電源ブロック１３が配置され、入力ブロック
１１ａ、１１ｂと出力ブロック１２ａ、１２ｂとの間に
は素子配置ブロック１４ａ〜１４ｄ及び素子配置ブロッ
ク１４ｅ〜１４ｈが配置されている。各素子配置ブロッ
ク１４ａ〜１４ｄ及び１４ｅ〜１４ｈのそれぞれには、
抵抗Ｒ、ＰＮＰトランジスタ及びＮＰＮトランジスタな
どの素子が素子のマッチングを考慮して内蔵・配置され
ている。
【００１５】入力ブロック１１は以下の各素子を含んで
おり、下記の各素子をコンタクトと配線とにより接続す
ることで、サ−ジ保護用の各種クランプ回路を構成する
ことができるようになっている。すなわち入力ブロック
１１は、１０ｍＡ〜２０ｍＡのサ−ジ電流に対応するこ
とができる大電流ＰＮＰトランジスタ及び大電流ＮＰＮ
トランジスタを各１個、小電流トランジスタを数個、抵
抗を数個、ＥＳＤ保護ダイオ−ドを２個含んでいる。
おり、下記の各素子をコンタクトと配線とにより接続す
ることで、サ−ジ保護用の各種クランプ回路を構成する
ことができるようになっている。すなわち入力ブロック
１１は、１０ｍＡ〜２０ｍＡのサ−ジ電流に対応するこ
とができる大電流ＰＮＰトランジスタ及び大電流ＮＰＮ
トランジスタを各１個、小電流トランジスタを数個、抵
抗を数個、ＥＳＤ保護ダイオ−ドを２個含んでいる。
【００１６】図２に上記各素子を用いて構成されたクラ
ンプ回路の一例を示す。パッド１５は接続点Ａに接続さ
れ、接続点Ａと電源Ｖｃｃとの間にはＥＳＤ保護ダイオ
−ドＤ1 が介装され、接続点ＡとグランドＧＮＤとの間
にはＥＳＤ保護ダイオ−ドＤ2 が介装されている。ま
た、接続点Ａは抵抗Ｒ1 を介して内部回路への出力端子
となる接続点Ｂに接続されており、接続点Ｂと電源Ｖｃ
ｃとの間にはＮＰＮトランジスタＱ1 が介装され、接続
点ＢとグランドＧＮＤとの間にはＰＮＰトランジスタＱ
2 が介装されている。また、接続点Ｂと電源Ｖｃｃとの
間には抵抗Ｒ3 とＮＰＮトランジスタＱ3 が介装され、
接続点ＢとグランドＧＮＤとの間には抵抗Ｒ4 及びＰＮ
ＰトランジスタＱ4 が介装されている。ＮＰＮトランジ
スタＱ3 のエミッタはＮＰＮトランジスタＱ1 のベ−ス
に接続され、ＰＮＰトランジスタＱ4 のエミッタにはＰ
ＮＰトランジスタＱ2 のベ−スが接続されている。電源
ＶｃｃとグランドＧＮＤとの間には抵抗Ｒ5 及び抵抗Ｒ
6 が介装され、抵抗Ｒ5 と抵抗Ｒ6 との接続点ＶR はＮ
ＰＮトランジスタＱ3 のベ−スに接続されると共に、Ｐ
ＮＰトランジスタＱ4 のベ−スに接続されている。な
お、ＮＰＮトランジスタＱ1 は大電流用であり、ＰＮＰ
トランジスタＱ2 も大電流用である。
ンプ回路の一例を示す。パッド１５は接続点Ａに接続さ
れ、接続点Ａと電源Ｖｃｃとの間にはＥＳＤ保護ダイオ
−ドＤ1 が介装され、接続点ＡとグランドＧＮＤとの間
にはＥＳＤ保護ダイオ−ドＤ2 が介装されている。ま
た、接続点Ａは抵抗Ｒ1 を介して内部回路への出力端子
となる接続点Ｂに接続されており、接続点Ｂと電源Ｖｃ
ｃとの間にはＮＰＮトランジスタＱ1 が介装され、接続
点ＢとグランドＧＮＤとの間にはＰＮＰトランジスタＱ
2 が介装されている。また、接続点Ｂと電源Ｖｃｃとの
間には抵抗Ｒ3 とＮＰＮトランジスタＱ3 が介装され、
接続点ＢとグランドＧＮＤとの間には抵抗Ｒ4 及びＰＮ
ＰトランジスタＱ4 が介装されている。ＮＰＮトランジ
スタＱ3 のエミッタはＮＰＮトランジスタＱ1 のベ−ス
に接続され、ＰＮＰトランジスタＱ4 のエミッタにはＰ
ＮＰトランジスタＱ2 のベ−スが接続されている。電源
ＶｃｃとグランドＧＮＤとの間には抵抗Ｒ5 及び抵抗Ｒ
6 が介装され、抵抗Ｒ5 と抵抗Ｒ6 との接続点ＶR はＮ
ＰＮトランジスタＱ3 のベ−スに接続されると共に、Ｐ
ＮＰトランジスタＱ4 のベ−スに接続されている。な
お、ＮＰＮトランジスタＱ1 は大電流用であり、ＰＮＰ
トランジスタＱ2 も大電流用である。
【００１７】上記の如く構成されたクランプ回路２０の
動作を簡単に説明する。接続点ＶR には、電源Ｖｃｃが
抵抗Ｒ5 と抵抗Ｒ6 とで分割された電圧であるＶref が
印加されている。パッド１５に正のサ−ジ電圧が印加さ
れると、ＰＮＰトランジスタＱ4 及びＰＮＰトランジス
タＱ2 がオンし、接続点Ｂの電位が（Ｖref ＋２ＶEB）
に固定される。一方、パッド１５に負のサ−ジ電圧が印
加されると、ＮＰＮトランジスタＱ3 及びＮＰＮトラン
ジスタＱ1 がオンし、接続点Ｂの電位が（Ｖref −２Ｖ
BE）に固定される。このように図２に示したクランプ回
路２０にあっては、接続点Ｂから内部回路に印加される
電圧が常に（Ｖref −２ＶBE）〜（Ｖref ＋２ＶEB）の
範囲となるように設定され、接続点Ｂの電位が電源Ｖｃ
ｃを超える電圧値となったり、グランドＧＮＤ以下の電
圧値となったりしないように電圧Ｖref の値が設定され
る。
動作を簡単に説明する。接続点ＶR には、電源Ｖｃｃが
抵抗Ｒ5 と抵抗Ｒ6 とで分割された電圧であるＶref が
印加されている。パッド１５に正のサ−ジ電圧が印加さ
れると、ＰＮＰトランジスタＱ4 及びＰＮＰトランジス
タＱ2 がオンし、接続点Ｂの電位が（Ｖref ＋２ＶEB）
に固定される。一方、パッド１５に負のサ−ジ電圧が印
加されると、ＮＰＮトランジスタＱ3 及びＮＰＮトラン
ジスタＱ1 がオンし、接続点Ｂの電位が（Ｖref −２Ｖ
BE）に固定される。このように図２に示したクランプ回
路２０にあっては、接続点Ｂから内部回路に印加される
電圧が常に（Ｖref −２ＶBE）〜（Ｖref ＋２ＶEB）の
範囲となるように設定され、接続点Ｂの電位が電源Ｖｃ
ｃを超える電圧値となったり、グランドＧＮＤ以下の電
圧値となったりしないように電圧Ｖref の値が設定され
る。
【００１８】次に、出力ブロック１２の構成例を簡単に
説明する。出力ブロック１２は各種出力回路を構成する
ための素子として、１０ｍＡ〜２０ｍＡの電流を駆動す
る能力のある大電流ＮＰＮトランジスタを１個と、小電
流トランジスタを数個と、抵抗を数個と、ＥＳＤ保護ダ
イオ−ド２個とを含んで構成されている。
説明する。出力ブロック１２は各種出力回路を構成する
ための素子として、１０ｍＡ〜２０ｍＡの電流を駆動す
る能力のある大電流ＮＰＮトランジスタを１個と、小電
流トランジスタを数個と、抵抗を数個と、ＥＳＤ保護ダ
イオ−ド２個とを含んで構成されている。
【００１９】上記各素子を用い、コンタクトと配線とに
より構成された出力回路の一例を図３に示す。出力回路
３０は、例えば、自動車用ＩＣにおいて各種センサから
の信号を内部回路で処理した後、マイクロコンピュ−タ
等に出力する場合などに用いられるものである。
より構成された出力回路の一例を図３に示す。出力回路
３０は、例えば、自動車用ＩＣにおいて各種センサから
の信号を内部回路で処理した後、マイクロコンピュ−タ
等に出力する場合などに用いられるものである。
【００２０】ＮＰＮトランジスタＱ8 のベ−スには内部
回路からの出力が入力されるようになっており、ＮＰＮ
トランジスタＱ8 のコレクタは抵抗Ｒ9 を介して電源Ｖ
ｃｃに接続され、エミッタは抵抗Ｒ10を介してグランド
ＧＮＤに接続されると共に、ＮＰＮトランジスタＱ9 の
ベ−スに接続されている。ＮＰＮトランジスタＱ9 のエ
ミッタはグランドＧＮＤに接続され、コレクタは抵抗Ｒ
11を介して電源Ｖｃｃに接続されると共に、パッド１６
に接続されている。ＮＰＮトランジスタＱ9 のコレクタ
と電源Ｖｃｃとの間には静電保護ダイオ−ドＤ5 が介装
され、グランドＧＮＤとの間には静電保護ダイオ−ドＤ
6 が介装されている。なお、ＮＰＮトランジスタＱ9 は
大電流用である。
回路からの出力が入力されるようになっており、ＮＰＮ
トランジスタＱ8 のコレクタは抵抗Ｒ9 を介して電源Ｖ
ｃｃに接続され、エミッタは抵抗Ｒ10を介してグランド
ＧＮＤに接続されると共に、ＮＰＮトランジスタＱ9 の
ベ−スに接続されている。ＮＰＮトランジスタＱ9 のエ
ミッタはグランドＧＮＤに接続され、コレクタは抵抗Ｒ
11を介して電源Ｖｃｃに接続されると共に、パッド１６
に接続されている。ＮＰＮトランジスタＱ9 のコレクタ
と電源Ｖｃｃとの間には静電保護ダイオ−ドＤ5 が介装
され、グランドＧＮＤとの間には静電保護ダイオ−ドＤ
6 が介装されている。なお、ＮＰＮトランジスタＱ9 は
大電流用である。
【００２１】上記の如く構成された出力回路３０の動作
を簡単に説明する。ＮＰＮトランジスタＱ8 のベ−スに
内部回路よりハイレベルが入力されると、ＮＰＮトラン
ジスタＱ8 及びＮＰＮトランジスタＱ9 がオンし、パッ
ド１６からグランドレベル（ロ−レベル）が出力され
る。一方、ＮＰＮトランジスタＱ8 のベ−スにロ−レベ
ルが入力されると、ＮＰＮトランジスタＱ8 及びＮＰＮ
トランジスタＱ9 がオフし、パッド１６からＶｃｃ電源
（ハイレベル）が出力される。
を簡単に説明する。ＮＰＮトランジスタＱ8 のベ−スに
内部回路よりハイレベルが入力されると、ＮＰＮトラン
ジスタＱ8 及びＮＰＮトランジスタＱ9 がオンし、パッ
ド１６からグランドレベル（ロ−レベル）が出力され
る。一方、ＮＰＮトランジスタＱ8 のベ−スにロ−レベ
ルが入力されると、ＮＰＮトランジスタＱ8 及びＮＰＮ
トランジスタＱ9 がオフし、パッド１６からＶｃｃ電源
（ハイレベル）が出力される。
【００２２】電源ブロック１３には、ベ−ス・エミッタ
間に形成されるダイオ−ドのバンドギャップ電圧（バン
ドギャップリファレンス）を利用した高精度基準電圧回
路を構成することができるように、数十個のトランジス
タと、数十個の抵抗と、位相補正用コンデンサとが素子
のマッチングを考慮して配置されており、コンタクトと
配線とを変更することで出力電圧を自由に設定すること
ができるようになっている。なお、電源ブロック１３は
グランド端子の近くに配置することが望ましい。
間に形成されるダイオ−ドのバンドギャップ電圧（バン
ドギャップリファレンス）を利用した高精度基準電圧回
路を構成することができるように、数十個のトランジス
タと、数十個の抵抗と、位相補正用コンデンサとが素子
のマッチングを考慮して配置されており、コンタクトと
配線とを変更することで出力電圧を自由に設定すること
ができるようになっている。なお、電源ブロック１３は
グランド端子の近くに配置することが望ましい。
【００２３】以上説明したように実施例に係る半導体集
積回路１０にあっては、ＩＣ基板が入力ブロック１１、
出力ブロック１２、電源ブロック１３及び素子配置ブロ
ック１４等に分割され、入力ブロック１１、出力ブロッ
ク１２及び電源ブロック１３の各ブロックは各ブロック
の機能を実現するための回路を構成することができる各
種素子を内蔵しているので、各ブロック内で配線を行え
ばよく、各素子ごとにバルクがレイアウトされている従
来の半導体集積回路に比べてはるかに容易に入力処理回
路（サ−ジ保護用クランプ回路等）、出力回路及び電源
回路の各回路を形成することができる。
積回路１０にあっては、ＩＣ基板が入力ブロック１１、
出力ブロック１２、電源ブロック１３及び素子配置ブロ
ック１４等に分割され、入力ブロック１１、出力ブロッ
ク１２及び電源ブロック１３の各ブロックは各ブロック
の機能を実現するための回路を構成することができる各
種素子を内蔵しているので、各ブロック内で配線を行え
ばよく、各素子ごとにバルクがレイアウトされている従
来の半導体集積回路に比べてはるかに容易に入力処理回
路（サ−ジ保護用クランプ回路等）、出力回路及び電源
回路の各回路を形成することができる。
【００２４】入力ブロック１１は例えば、パッド１５及
びＥＳＤ保護ダイオ−ドＤ1 、Ｄ2を含むと共に、少な
くともサ−ジ保護用のクランプ回路２０を構成すること
ができる各種素子（ＮＰＮトランジスタＱ1 、抵抗Ｒ3
等）を含んでいるので、入力端子（パッド１５）の近く
にサ−ジ保護用のクランプ回路を配置することができ
る。したがって、実施例に係る半導体集積回路１０を用
いれば、従来の半導体集積回路を用いる場合に比べて、
入力処理用ＩＣ、特にイグニッションノイズ等のサ−ジ
ノイズから内部回路を保護する必要のある自動車用ＩＣ
を配線の困難性を伴うことなくはるかに容易に形成する
ことができる。
びＥＳＤ保護ダイオ−ドＤ1 、Ｄ2を含むと共に、少な
くともサ−ジ保護用のクランプ回路２０を構成すること
ができる各種素子（ＮＰＮトランジスタＱ1 、抵抗Ｒ3
等）を含んでいるので、入力端子（パッド１５）の近く
にサ−ジ保護用のクランプ回路を配置することができ
る。したがって、実施例に係る半導体集積回路１０を用
いれば、従来の半導体集積回路を用いる場合に比べて、
入力処理用ＩＣ、特にイグニッションノイズ等のサ−ジ
ノイズから内部回路を保護する必要のある自動車用ＩＣ
を配線の困難性を伴うことなくはるかに容易に形成する
ことができる。
【００２５】また一般に、自動車用ＩＣでは、各種セン
サからの微小な入力信号をアンプで増幅したり、コンパ
レ−タで波形整形して出力する場合が多いので、入力端
子と出力端子とが隣接していると端子間の干渉により不
具合が生じる可能性がある。しかし、半導体集積回路１
０におけるバルクレイアウトにあっては、入力ブロック
１１を半導体集積回路１０の一辺１０ａに沿って配置
し、出力ブロック１２を半導体集積回路１０の対辺１０
ｂに沿って配置し、入力端子（パッド１５）と出力端子
（パッド１６）とを分離しているので、入出力間の干渉
を防止することができ、信頼性を高めることができる。
サからの微小な入力信号をアンプで増幅したり、コンパ
レ−タで波形整形して出力する場合が多いので、入力端
子と出力端子とが隣接していると端子間の干渉により不
具合が生じる可能性がある。しかし、半導体集積回路１
０におけるバルクレイアウトにあっては、入力ブロック
１１を半導体集積回路１０の一辺１０ａに沿って配置
し、出力ブロック１２を半導体集積回路１０の対辺１０
ｂに沿って配置し、入力端子（パッド１５）と出力端子
（パッド１６）とを分離しているので、入出力間の干渉
を防止することができ、信頼性を高めることができる。
【００２６】
【発明の効果】以上詳述したように本発明に係る半導体
集積回路（１）を用いれば、複雑な配線をしなくとも、
入力処理回路、出力回路及び電源回路を簡単に形成する
ことができる。また、前記入力ブロックはパッド及びＥ
ＳＤ保護素子を含むと共に、少なくともサ−ジ保護用ク
ランプ回路を構成することができる各種素子を含んでい
るので、入力端子（パッド）の近くに大電流を駆動する
必要のあるサ−ジ保護用クランプ回路を配置することが
できる。
集積回路（１）を用いれば、複雑な配線をしなくとも、
入力処理回路、出力回路及び電源回路を簡単に形成する
ことができる。また、前記入力ブロックはパッド及びＥ
ＳＤ保護素子を含むと共に、少なくともサ−ジ保護用ク
ランプ回路を構成することができる各種素子を含んでい
るので、入力端子（パッド）の近くに大電流を駆動する
必要のあるサ−ジ保護用クランプ回路を配置することが
できる。
【００２７】また本発明に係る半導体集積回路（２）に
あっては、前記入力ブロックがＩＣチップの一辺に沿っ
て配置され、前記出力ブロックがＩＣチップの前記一辺
の対辺に沿って配置され、入力端子と出力端子とが分離
されているので、入出力間の干渉を防止することができ
る。
あっては、前記入力ブロックがＩＣチップの一辺に沿っ
て配置され、前記出力ブロックがＩＣチップの前記一辺
の対辺に沿って配置され、入力端子と出力端子とが分離
されているので、入出力間の干渉を防止することができ
る。
【００２８】従って本発明に係る半導体集積回路（１）
及び／又は半導体集積回路（２）を用いれば、信頼性の
高い各種入力処理用ＩＣ、特に自動車用ＩＣを簡単に実
現することができる。
及び／又は半導体集積回路（２）を用いれば、信頼性の
高い各種入力処理用ＩＣ、特に自動車用ＩＣを簡単に実
現することができる。
【図１】本発明の実施例に係る半導体集積回路のバルク
レイアウトを模式的に示したブロック図である。
レイアウトを模式的に示したブロック図である。
【図２】実施例に係る半導体集積回路のバルクレイアウ
トを構成する入力ブロックの一構成例（クランプ回路）
を示した回路図である。
トを構成する入力ブロックの一構成例（クランプ回路）
を示した回路図である。
【図３】実施例に係る半導体集積回路のバルクレイアウ
トを構成する出力ブロックの一構成例を示した回路図で
ある。
トを構成する出力ブロックの一構成例を示した回路図で
ある。
【図４】従来の半導体集積回路におけるバルクレイアウ
トの一例を模式的に示したブロック図である。
トの一例を模式的に示したブロック図である。
１０ 半導体集積回路 １０ａ 一辺 １０ｂ 対辺 １１ 入力ブロック １２ 出力ブロック １３ 電源ブロック １４ 素子配置ブロック １５、１６ パッド ２０ クランプ回路 ３０ 出力回路 Ｄ1 、Ｄ2 ＥＳＤ保護ダイオ−ド（ＥＳＤ保護素子）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8222 27/06 Ｈ０３Ｋ 17/00 Ａ 9184−5Ｋ Ｈ０１Ｌ 27/04 Ａ 27/06 １０１ Ｄ
Claims (2)
- 【請求項１】 パッドとＥＳＤ（Electro Static Disch
arge）保護素子とを含むと共に、少なくともサ−ジ保護
用のクランプ回路を構成することができる各種素子を含
んだ入力ブロックと、パッドとＥＳＤ保護素子とを含む
と共に出力回路を構成するための各種素子を含んだ出力
ブロックと、基準電圧回路を構成するための各種素子を
含んだ電源ブロックと、その他の回路を構成するための
抵抗、トランジスタ等の素子を含んだ素子配置ブロック
とでバルクがレイアウトされていることを特徴とする半
導体集積回路。 - 【請求項２】 前記入力ブロックがＩＣチップの一辺に
沿って配置され、前記出力ブロックがＩＣチップの前記
一辺の対辺に沿って配置されていることを特徴とする請
求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314971A JP2838662B2 (ja) | 1994-12-19 | 1994-12-19 | 車載用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6314971A JP2838662B2 (ja) | 1994-12-19 | 1994-12-19 | 車載用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172162A true JPH08172162A (ja) | 1996-07-02 |
| JP2838662B2 JP2838662B2 (ja) | 1998-12-16 |
Family
ID=18059877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6314971A Expired - Lifetime JP2838662B2 (ja) | 1994-12-19 | 1994-12-19 | 車載用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838662B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052014A (en) * | 1998-01-19 | 2000-04-18 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit being capable of transferring signals of different voltage levels between its input and output |
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
| US7352548B2 (en) | 2001-09-06 | 2008-04-01 | Fuji Electric Co., Ltd. | Composite integrated semiconductor device |
| US7948725B2 (en) | 2001-09-06 | 2011-05-24 | Fuji Electric Systems Co., Ltd. | Composite integrated semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153143A (ja) * | 1984-01-20 | 1985-08-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPH04335570A (ja) * | 1991-05-10 | 1992-11-24 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-12-19 JP JP6314971A patent/JP2838662B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153143A (ja) * | 1984-01-20 | 1985-08-12 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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| US7352548B2 (en) | 2001-09-06 | 2008-04-01 | Fuji Electric Co., Ltd. | Composite integrated semiconductor device |
| US7948725B2 (en) | 2001-09-06 | 2011-05-24 | Fuji Electric Systems Co., Ltd. | Composite integrated semiconductor device |
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2838662B2 (ja) | 1998-12-16 |
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