JPS60153143A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60153143A JPS60153143A JP59008888A JP888884A JPS60153143A JP S60153143 A JPS60153143 A JP S60153143A JP 59008888 A JP59008888 A JP 59008888A JP 888884 A JP888884 A JP 888884A JP S60153143 A JPS60153143 A JP S60153143A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- group
- output
- diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業用の利用分野
本ＪＩＭは半導体柔槓Ｕ路装置に関し、１特にマスター
スライス方式（ゲートアレイ方式）によるＭＯＢ型大規
模集積回路に関する。
スライス方式（ゲートアレイ方式）によるＭＯＢ型大規
模集積回路に関する。
口）従来技術
近年、特公昭５４−９５６７５号公報に廃示さ几ている
様に、一つの牛専体チップ中に基本素子果合体を予め大
量に作成しておき開発品種に応じて配線マスクを作成し
て、所望の磁気Ｉ！！ｌ路劇作を有する大ｍ模巣積回路
を完成させるマスタースライス方式の半導体装厘被造技
術かりｕ発さｎている。
様に、一つの牛専体チップ中に基本素子果合体を予め大
量に作成しておき開発品種に応じて配線マスクを作成し
て、所望の磁気Ｉ！！ｌ路劇作を有する大ｍ模巣積回路
を完成させるマスタースライス方式の半導体装厘被造技
術かりｕ発さｎている。
ｉＱｒ様な集積回路に於いて１発振回路を作る場合、通
常はそのチップ中の基本菓子とは別に設けられる入出力
回＠ｔ−複数個使用する。発振周波数が低い場合（ｉＭ
Ｈ＜ Ｆ ）には入力保麟抵抗の値、入力容量１直等は
あ筐９問題はないが制いｊ−彼奴の場合。
常はそのチップ中の基本菓子とは別に設けられる入出力
回＠ｔ−複数個使用する。発振周波数が低い場合（ｉＭ
Ｈ＜ Ｆ ）には入力保麟抵抗の値、入力容量１直等は
あ筐９問題はないが制いｊ−彼奴の場合。
上記のものが問題になる。つまり人力抵抗と入力容置と
による遅延が問題になるのであり、この遅延現象を抑制
するために入力抵抗憧全丁り゛る必要にせまら几る。＠
、入力容慮については内部ｔｇｉ路のドライブ能力を上
げるためにＭＯＳ）ランジスタサイズを大きくする必要
がめり、こｎをｉｉＡ、減することは困娠である。しか
しながら、マスタースライス方式では１発車ｌ！！回路
用に池の入出力回路を用意するのは、本来の入出力愼能
の為の入出力端子が威ることになり趨［る条横回路の用
途に制限が増し、庖当でない。また人力抵抗’ｋＦける
と、Ｗ鴫破騙に対して羽わくなるという欠点もあった・
（ハ）兄明の目的 木発ｌ！４はマスタースライス方式で１発振回路を構成
する除に、この拍娠回路専用の台別な入出力１ｇＩｒ＠
に用意する事なく、尚周波欽元倣による遅延机家ｔ″１
！１１制しつつ、靜嘔仮磯に対し１、充分耐え得る半導
体果槓回路装社を提供するものである。
による遅延が問題になるのであり、この遅延現象を抑制
するために入力抵抗憧全丁り゛る必要にせまら几る。＠
、入力容慮については内部ｔｇｉ路のドライブ能力を上
げるためにＭＯＳ）ランジスタサイズを大きくする必要
がめり、こｎをｉｉＡ、減することは困娠である。しか
しながら、マスタースライス方式では１発車ｌ！！回路
用に池の入出力回路を用意するのは、本来の入出力愼能
の為の入出力端子が威ることになり趨［る条横回路の用
途に制限が増し、庖当でない。また人力抵抗’ｋＦける
と、Ｗ鴫破騙に対して羽わくなるという欠点もあった・
（ハ）兄明の目的 木発ｌ！４はマスタースライス方式で１発振回路を構成
する除に、この拍娠回路専用の台別な入出力１ｇＩｒ＠
に用意する事なく、尚周波欽元倣による遅延机家ｔ″１
！１１制しつつ、靜嘔仮磯に対し１、充分耐え得る半導
体果槓回路装社を提供するものである。
に）９も明の構成
木莞明の半得俸条横回路装置は、入出力回路単位毎に、
ＰチャンネルＭ ＯＢ 型）ランジスタ艶Ｎチャンネル
Ｍｏａ個トランジスタ群、適数個のダイオード、並びに
赳戒個の也仇金内設し、１又は抜奴単位の入出力回路単
位を使用して発振回路を構成するに除し１．上記両トラ
ンジスタ群からなるインバータに対して、上記億仇を懐
欽個並列接続したものを入力抵抗群として結合すると共
に。
ＰチャンネルＭ ＯＢ 型）ランジスタ艶Ｎチャンネル
Ｍｏａ個トランジスタ群、適数個のダイオード、並びに
赳戒個の也仇金内設し、１又は抜奴単位の入出力回路単
位を使用して発振回路を構成するに除し１．上記両トラ
ンジスタ群からなるインバータに対して、上記億仇を懐
欽個並列接続したものを入力抵抗群として結合すると共
に。
上記ダイオード１−ａ数個並列接続したものをＴｖ峨破
壊防止用ダイオード群として結合したものである・ （ホ）実施例 第１図にマスタースライス方式の本発明に係る牛辱体果
ｌｔｉｔＬｇＪＷ１チップ（補の概略を示しており、該
チップの中央部には図示しないが基本素子集合体が大意
に例えば２０００−ぷ夏行列記心さ几、該チップの周辺
部には１発振回路の他にもインターフェイス回路、ドラ
イブ回＠、あるいは６植の保禮ｕｏＭ、又はアナｐグス
イッチＩｇｌＷｒｗを構成する為の入出力面＃＠単位（
蜀−・が′４ＪＩ数個根状に配列さｎている。尚、（η
・・・は容入出力回路単位（刀に設げらｎ九人出力端子
である。
壊防止用ダイオード群として結合したものである・ （ホ）実施例 第１図にマスタースライス方式の本発明に係る牛辱体果
ｌｔｉｔＬｇＪＷ１チップ（補の概略を示しており、該
チップの中央部には図示しないが基本素子集合体が大意
に例えば２０００−ぷ夏行列記心さ几、該チップの周辺
部には１発振回路の他にもインターフェイス回路、ドラ
イブ回＠、あるいは６植の保禮ｕｏＭ、又はアナｐグス
イッチＩｇｌＷｒｗを構成する為の入出力面＃＠単位（
蜀−・が′４ＪＩ数個根状に配列さｎている。尚、（η
・・・は容入出力回路単位（刀に設げらｎ九人出力端子
である。
ルｒ様な牛等体果槓回路装置の各入出力回路単位（１）
・Ｋは第２図に示す如く、ＰチャンネルＭＯ８型トラン
ジスタ秤１２八ＮチャンネルＴ字定型ＭＯＢ型トランジ
スタ群（３１，２圓のダイオード＋４１１４７゜２個の
抵抗＋６１１５１％並びに入出カー子（１）を構成する
電極パッド（６１が予じめ配置形成されている。
・Ｋは第２図に示す如く、ＰチャンネルＭＯ８型トラン
ジスタ秤１２八ＮチャンネルＴ字定型ＭＯＢ型トランジ
スタ群（３１，２圓のダイオード＋４１１４７゜２個の
抵抗＋６１１５１％並びに入出カー子（１）を構成する
電極パッド（６１が予じめ配置形成されている。
而し１、斯様な入出力回路単位（工）を例えば第１曾〃
及び第２の２単位（９（１）：Ｃ：用いて第６図の如き
発振回路が４＃成されるのである。同図の発振回路に於
ＮチャンネルＭＯａ型トランジスタ群１２１１２１．１
３１＋ｊｌｌにて構成さルたインノ（−夕である。１６
）は第１の単位（１）°の電極パッドからなる入力端子
として用いらｎる。＋５ｉ’＋５ｉは第１の単位（工）
１の二つの抵抗からなる入力抵抗群であり、並列接続さ
ｎて上記入力端子（６１とインバーターの入力との間に
介挿されている。
発振回路が４＃成されるのである。同図の発振回路に於
ＮチャンネルＭＯａ型トランジスタ群１２１１２１．１
３１＋ｊｌｌにて構成さルたインノ（−夕である。１６
）は第１の単位（１）°の電極パッドからなる入力端子
として用いらｎる。＋５ｉ’＋５ｉは第１の単位（工）
１の二つの抵抗からなる入力抵抗群であり、並列接続さ
ｎて上記入力端子（６１とインバーターの入力との間に
介挿されている。
（す（４）、＋４１ｉ４１は第１．及び第２の単位（１
）、（工）の４つのダイオードからなる靜−破壊防止用
ダイオード群であり、２つのダイオード１４＋１４）に
てインバータ（ハ）の入力と電源ＶＤＤとを並列に接続
し、他方の２つのダイオードｎ１ｔ４７にてインバータ
隋の入力とアースｖａｎとを並列に接続している。（５
１′は第２の単位の抵抗からなる出力抵抗、（４は第２
の単位の電桟パッドからなる出力端子であり、上記イン
ノ（−タ（ハ）の出力が出力抵抗＋ｓｆを介して出力喘
子ｔａｒＫ印加される◎ 従って、斯様な発振回路構成に依れば、インバータ（至
）に対１”る保−抵抗として働く並列接続された入力抵
抗群＋ｓ＋’＋ｓｆの本抗櫨が小さくなっているので、
この発振回路での発振周波数が高周波となってもその遅
延現訳が抑制さｎ、しかも並列接続され−ｉｔ静４［Ｈ
防止用タイオード群１４Ｈ４＋１４１＋４１ Ｋ ｆｆ
１−）て静電破壊の耐圧値が高められ、静電破壊事故も
また抑制さｎる事となる。
）、（工）の４つのダイオードからなる靜−破壊防止用
ダイオード群であり、２つのダイオード１４＋１４）に
てインバータ（ハ）の入力と電源ＶＤＤとを並列に接続
し、他方の２つのダイオードｎ１ｔ４７にてインバータ
隋の入力とアースｖａｎとを並列に接続している。（５
１′は第２の単位の抵抗からなる出力抵抗、（４は第２
の単位の電桟パッドからなる出力端子であり、上記イン
ノ（−タ（ハ）の出力が出力抵抗＋ｓｆを介して出力喘
子ｔａｒＫ印加される◎ 従って、斯様な発振回路構成に依れば、インバータ（至
）に対１”る保−抵抗として働く並列接続された入力抵
抗群＋ｓ＋’＋ｓｆの本抗櫨が小さくなっているので、
この発振回路での発振周波数が高周波となってもその遅
延現訳が抑制さｎ、しかも並列接続され−ｉｔ静４［Ｈ
防止用タイオード群１４Ｈ４＋１４１＋４１ Ｋ ｆｆ
１−）て静電破壊の耐圧値が高められ、静電破壊事故も
また抑制さｎる事となる。
らかな如（、各入出力回路単位に予め内股さｔ″した適
数個のダイオード及び抵抗を用い、この１又は値数の入
出力回路単位からなる発振回路のインバータに対して、
上記抵抗を並列接続したもの全入力抵抗群として用いる
と共に、上記ダイオードを並列接続したものを靜゛４仮
壊防止用ダイオード杯とじて用Ｖ＆にものであるので、
発車回路専用の特別な入出力回＃ＩＩＩを用いる事なく
、抵抗値の小さな入力抵抗群に依って高周波数＠振によ
る遅姑椀歳を抑制できる上に、耐圧の大きな静電破壊防
止用ダイオード群に依って静電破壊に対して充分耐え得
る事が可能となる。
数個のダイオード及び抵抗を用い、この１又は値数の入
出力回路単位からなる発振回路のインバータに対して、
上記抵抗を並列接続したもの全入力抵抗群として用いる
と共に、上記ダイオードを並列接続したものを靜゛４仮
壊防止用ダイオード杯とじて用Ｖ＆にものであるので、
発車回路専用の特別な入出力回＃ＩＩＩを用いる事なく
、抵抗値の小さな入力抵抗群に依って高周波数＠振によ
る遅姑椀歳を抑制できる上に、耐圧の大きな静電破壊防
止用ダイオード群に依って静電破壊に対して充分耐え得
る事が可能となる。
第１図は大発明の半導体集積回＠装置の概略図第２因は
本光明装Ｕの入出力回路単位の構成図、第６図は末完８
Ａ装置に依って構成される発振」り路の回＠凶である。 （１）・・・入出力回路単位、＋２１−ＰチャンネルＭ
Ｏ８型トランジスタ＃％＋３１−・ＮチャンネルＭＯＢ
型トランジスタ群、＋４１−・・ダイオード、１６ｉ＋
・・・抵抗、（ハ）・・・インバータ。 出願人 三洋電機株式会社 代理人弁理士佐野靜夫 第１図
本光明装Ｕの入出力回路単位の構成図、第６図は末完８
Ａ装置に依って構成される発振」り路の回＠凶である。 （１）・・・入出力回路単位、＋２１−ＰチャンネルＭ
Ｏ８型トランジスタ＃％＋３１−・ＮチャンネルＭＯＢ
型トランジスタ群、＋４１−・・ダイオード、１６ｉ＋
・・・抵抗、（ハ）・・・インバータ。 出願人 三洋電機株式会社 代理人弁理士佐野靜夫 第１図
Claims (1)
- １） 半導体チップ中に大量の基本素子果合体と複枚の
入出力回路とを備えた半導体集積回路装置に於いて、容
入出力ＬｇＩｗ１単位毎に、ＰチャンネＩしＭＯ８Ｑ）
ランジスタ群、ＮチャンネルＭＯ８型位使用して発振Ｌ
ｇｌ路全楕戚するに味して、上記ＰチャンネルＭＯ８型
トランジスタ群、及びＮチャｙネルＭＯ８ｉＭ）２ンジ
スタ秤からなるインバータに、対して、上記抵抗ｔｌ−
複奴個並列接続したものを入力抵抗群として結合すると
共に、上記ダイオード全１友欽１１１１並列接続したも
のを靜電破緘防止用ダイオード群として結合した事ｔ−
待倣とする牛専体果槓ｌ！１回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008888A JPS60153143A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008888A JPS60153143A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60153143A true JPS60153143A (ja) | 1985-08-12 |
| JPH0519825B2 JPH0519825B2 (ja) | 1993-03-17 |
Family
ID=11705211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59008888A Granted JPS60153143A (ja) | 1984-01-20 | 1984-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60153143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| JPH08172162A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760853A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Semiconductor device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
-
1984
- 1984-01-20 JP JP59008888A patent/JPS60153143A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760853A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Semiconductor device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5833852A (ja) * | 1981-08-21 | 1983-02-28 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250823A (en) * | 1989-10-24 | 1993-10-05 | U.S. Philips Corp. | Integrated CMOS gate-array circuit |
| JPH08172162A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519825B2 (ja) | 1993-03-17 |
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