JPH0817315B2 - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH0817315B2 JPH0817315B2 JP63183817A JP18381788A JPH0817315B2 JP H0817315 B2 JPH0817315 B2 JP H0817315B2 JP 63183817 A JP63183817 A JP 63183817A JP 18381788 A JP18381788 A JP 18381788A JP H0817315 B2 JPH0817315 B2 JP H0817315B2
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- JP
- Japan
- Prior art keywords
- pulse
- output
- signal
- input
- voltage
- Prior art date
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- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パルス信号を遅延させるためのパルス遅
延回路に関する。
延回路に関する。
［従来の技術］ 従来、パルス信号を遅延させる場合、抵抗及びコンデ
ンサによる一次遅れフィルタによって出力タイミングを
一定時間遅らせるハードロジック回路方式と、内部のク
ロックパルスに基づき任意の正確な時刻にパルスを遅延
出力するマイクロコンピュータ方式とがある。
ンサによる一次遅れフィルタによって出力タイミングを
一定時間遅らせるハードロジック回路方式と、内部のク
ロックパルスに基づき任意の正確な時刻にパルスを遅延
出力するマイクロコンピュータ方式とがある。
［発明が解決しようとする課題］ ところが、ハードロジック回路方式では、任意の遅延
時間を設定するのが難しく、又、パルス幅の忠実な再現
が困難であった。
時間を設定するのが難しく、又、パルス幅の忠実な再現
が困難であった。
一方、単にパルスの遅延の目的のためにマイクロコン
ピュータ方式を採用するのはシステムとして不経済であ
った。
ピュータ方式を採用するのはシステムとして不経済であ
った。
この発明は、上述した問題点をなくすためになされた
ものであり、簡単な回路構成でもって任意の遅延時間で
かつ再現性の優れたパルスを出力できるパルス遅延回路
を提供することを目的とする。
ものであり、簡単な回路構成でもって任意の遅延時間で
かつ再現性の優れたパルスを出力できるパルス遅延回路
を提供することを目的とする。
［課題を解決するための手段］ この発明は、時点t1にて入力されたパルス（Vi）を所
望の時点t4で遅延して出力するパルス遅延回路であっ
て、 時点t4で印加されるパルス出力指令信号（S2）をラッ
チしてラッチ信号（V3）を出力するラッチ回路と、 入力されたパルス（Vi）と、前記パルス（Vi）と逆極
性で、前記ラッチ信号（V3）に対応して得られる信号
（Vs）とを加算して反転入力端子に供給される積分器
と、 前記パルス（Vi）の入力により、積分器の出力が０か
ら負の方向にレベル低下して、所定のレベル（Vref）以
下に低下したことを判定して“1"を出力すると共に、時
点t4で前記反転入力端子に前記信号（Vs）が供給される
ことにより、積分器の出力レベルが上昇して、前記所定
のレベル（Vref）以上になった時に“0"を出力する比較
器と、 前記ラッチ信号（V3）と、比較器よりの比較信号V2と
のアンド和を取り、時点t4で所望の遅延パルスとして出
力するアンド回路とを備えたことを特徴とする。
望の時点t4で遅延して出力するパルス遅延回路であっ
て、 時点t4で印加されるパルス出力指令信号（S2）をラッ
チしてラッチ信号（V3）を出力するラッチ回路と、 入力されたパルス（Vi）と、前記パルス（Vi）と逆極
性で、前記ラッチ信号（V3）に対応して得られる信号
（Vs）とを加算して反転入力端子に供給される積分器
と、 前記パルス（Vi）の入力により、積分器の出力が０か
ら負の方向にレベル低下して、所定のレベル（Vref）以
下に低下したことを判定して“1"を出力すると共に、時
点t4で前記反転入力端子に前記信号（Vs）が供給される
ことにより、積分器の出力レベルが上昇して、前記所定
のレベル（Vref）以上になった時に“0"を出力する比較
器と、 前記ラッチ信号（V3）と、比較器よりの比較信号V2と
のアンド和を取り、時点t4で所望の遅延パルスとして出
力するアンド回路とを備えたことを特徴とする。
［作用］ 上記構成によれば、時点t1でパルス（Vi）が入力さ
れ、そして所望の時点t4でパルス出力指令信号（S2）が
印加されると、それがラッチ回路によってラッチされラ
ッチ信号（V3）が出力される。
れ、そして所望の時点t4でパルス出力指令信号（S2）が
印加されると、それがラッチ回路によってラッチされラ
ッチ信号（V3）が出力される。
前記パルス（Vi）と、このパルス（Vi）と逆極性で、
前記ラッチ信号（V3）に対応して得られる信号（Vs）と
が加算されて積分器の反転入力端子に供給される。これ
により、積分器の出力が０から負の方向にレベル低下す
るが、時点t2で所定のレベル（Vref）以下に低下した
時、比較器から“1"が出力される。そして時点t4で前記
反転入力端子に負の信号（Vs）も供給されることによ
り、積分器の出力レベルが上昇して、時点t5で前記所定
のレベル（Vref）以上になった時に前記比較器から“0"
が出力される。
前記ラッチ信号（V3）に対応して得られる信号（Vs）と
が加算されて積分器の反転入力端子に供給される。これ
により、積分器の出力が０から負の方向にレベル低下す
るが、時点t2で所定のレベル（Vref）以下に低下した
時、比較器から“1"が出力される。そして時点t4で前記
反転入力端子に負の信号（Vs）も供給されることによ
り、積分器の出力レベルが上昇して、時点t5で前記所定
のレベル（Vref）以上になった時に前記比較器から“0"
が出力される。
時点t4で“0"から“1"になる前記ラッチ信号（V3）
と、時点t5で“1"から“0"になる比較器よりの比較信号
V2とがアンド回路に入力されることで、アンド出力とし
て、時点t4から時点t5の間に、所望の遅延パルスが出力
される。
と、時点t5で“1"から“0"になる比較器よりの比較信号
V2とがアンド回路に入力されることで、アンド出力とし
て、時点t4から時点t5の間に、所望の遅延パルスが出力
される。
尚、パルス出力指令信号は、上記パルスの積分終了後
ではなく積分中に出力されても上述と同様に遅延パルス
が出力される。
ではなく積分中に出力されても上述と同様に遅延パルス
が出力される。
［実施例］ 第１図は、この発明のパルス遅延回路の１実施例を示
す回路図である。
す回路図である。
１は、積分器であり、この積分器１の反転入力端子に
は、入力端子Tiより入力された、電圧ViのパルスQ1が抵
抗R1を介して入力されるとともに、後述する可変入力電
圧Vsが抵抗R2を介して入力される。積分器１の非反転入
力端子は抵抗R3で接地される。又、積分器１の出力部と
反転入力端子との間には、積分用のコンデンサC1と、出
力ホールド信号▲▼によりオン／オフするスイッチ
２とが並列に接続される。
は、入力端子Tiより入力された、電圧ViのパルスQ1が抵
抗R1を介して入力されるとともに、後述する可変入力電
圧Vsが抵抗R2を介して入力される。積分器１の非反転入
力端子は抵抗R3で接地される。又、積分器１の出力部と
反転入力端子との間には、積分用のコンデンサC1と、出
力ホールド信号▲▼によりオン／オフするスイッチ
２とが並列に接続される。
３は、比較器であり、反転入力端子には、積分器１の
出力電圧V1が入力され、比較器３の非反転入力端子に
は、抵抗R4及びR5の分圧で得られた負の基準電圧Vrefが
入力される。４は、レベル変換器であり、比較器３の出
力電圧を、後段のアンド回路ANDの入力電圧に適したレ
ベル値に変換する。
出力電圧V1が入力され、比較器３の非反転入力端子に
は、抵抗R4及びR5の分圧で得られた負の基準電圧Vrefが
入力される。４は、レベル変換器であり、比較器３の出
力電圧を、後段のアンド回路ANDの入力電圧に適したレ
ベル値に変換する。
５は、パルス出力指令信号S2により、オン／オフする
スイッチであり、６は、スイッチ５を介した正の電位を
ラッチするラッチ回路であり、このラッチ回路６のラッ
チ電圧は、前記アンド回路ANDの他方の入力端子に入力
されるとともに、スイッチ７の制御信号として送出され
る。スイッチ７の一方の接点には、可変抵抗R6で分圧さ
れた負の電圧が印加されていて、このスイッチ７のオン
により、他方の接点に導かれた電圧が前述した可変入力
電圧Vsとして用いられる。アンド回路ANDの出力部は出
力端子Toとなっている。
スイッチであり、６は、スイッチ５を介した正の電位を
ラッチするラッチ回路であり、このラッチ回路６のラッ
チ電圧は、前記アンド回路ANDの他方の入力端子に入力
されるとともに、スイッチ７の制御信号として送出され
る。スイッチ７の一方の接点には、可変抵抗R6で分圧さ
れた負の電圧が印加されていて、このスイッチ７のオン
により、他方の接点に導かれた電圧が前述した可変入力
電圧Vsとして用いられる。アンド回路ANDの出力部は出
力端子Toとなっている。
次に上記回路の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
時点t1で出力ホールド信号▲▼が“L"から“H"に
切替わると、スイッチ２はオン状態からオフ状態とな
り、積分器１は、積分動作状態となる。又、時点t1での
出力ホールド信号▲▼のレベル変化に同期して入力
端子Tiに電圧Viで幅がτのパルスQ1が入力される。この
とき、スイッチ７はオフの状態にあり、可変入力電圧Vs
が入力されていないので、積分定数R1・C1で積分が行な
われ、積分器１の出力電圧である積分電圧V1は、直線的
に負の電位に増大する。この積分電圧V1が時点t2で基準
電圧Vrefを下回ったとき、比較器３より“H"が出力さ
れ、このＨレベルがレベル変換器４で所定のレベルの電
圧V2に変換され、アンド回路ANDの一方の入力端子に印
加される。
切替わると、スイッチ２はオン状態からオフ状態とな
り、積分器１は、積分動作状態となる。又、時点t1での
出力ホールド信号▲▼のレベル変化に同期して入力
端子Tiに電圧Viで幅がτのパルスQ1が入力される。この
とき、スイッチ７はオフの状態にあり、可変入力電圧Vs
が入力されていないので、積分定数R1・C1で積分が行な
われ、積分器１の出力電圧である積分電圧V1は、直線的
に負の電位に増大する。この積分電圧V1が時点t2で基準
電圧Vrefを下回ったとき、比較器３より“H"が出力さ
れ、このＨレベルがレベル変換器４で所定のレベルの電
圧V2に変換され、アンド回路ANDの一方の入力端子に印
加される。
さて、時点t3で入力パルスQ1がオフになると、積分器
１での積分は停止し、該積分器１はこのときの積分電圧
Vxを保持する。
１での積分は停止し、該積分器１はこのときの積分電圧
Vxを保持する。
その後、パルス出力指令信号S2が入力されると、スイ
ッチ５はオンになり、Ｈレベルがラッチ回路６でラッチ
され、電圧V3として出力される。この電圧V3がアンド回
路ANDの他方の入力端子に入力されることにより、該ア
ンド回路ANDはオンとなり、出力端子ToよりＨレベルが
出力される。このアンド回路ANDが上記のパルス出力手
段に相当する。又、電圧V3により、スイッチ７はオンと
なり、積分器１に前記入力パルスＱと逆極性である負の
可変入力電圧Vsが入力される。これにより、積分器１に
おいて、正の向きに積分が開始され、積分電圧V1は、保
持されていた電圧Vxより０電位に向けて直線的に増大す
る。時点t5になると、積分電圧V1が基準電圧Vrefを上回
るので、このとき、比較器３は、オフ状態となってＬレ
ベルが出力されるので、レベル変換器４の出力電圧V2も
０となる。これにより、アンド回路ANDもオフ状態とな
り、出力端子ToはＬレベルとなるとともに、このＬレベ
ルがラッチ回路６に送出されるので、ラッチ回路６はリ
セットされ、電圧V3は０となる。
ッチ５はオンになり、Ｈレベルがラッチ回路６でラッチ
され、電圧V3として出力される。この電圧V3がアンド回
路ANDの他方の入力端子に入力されることにより、該ア
ンド回路ANDはオンとなり、出力端子ToよりＨレベルが
出力される。このアンド回路ANDが上記のパルス出力手
段に相当する。又、電圧V3により、スイッチ７はオンと
なり、積分器１に前記入力パルスＱと逆極性である負の
可変入力電圧Vsが入力される。これにより、積分器１に
おいて、正の向きに積分が開始され、積分電圧V1は、保
持されていた電圧Vxより０電位に向けて直線的に増大す
る。時点t5になると、積分電圧V1が基準電圧Vrefを上回
るので、このとき、比較器３は、オフ状態となってＬレ
ベルが出力されるので、レベル変換器４の出力電圧V2も
０となる。これにより、アンド回路ANDもオフ状態とな
り、出力端子ToはＬレベルとなるとともに、このＬレベ
ルがラッチ回路６に送出されるので、ラッチ回路６はリ
セットされ、電圧V3は０となる。
このように、出力ホールド信号▲▼の出力後にパ
ルス出力指令信号S2を出力すれば、このパルス出力指令
信号S2を出力した時点t4より時点t5の期間τ′に出力パ
ルスQ1′が出力される。尚、パルスQ1の入力期間中にパ
ルス出力指令信号▲▼が入力されても上述と同一の
パルス幅τ1′の出力パルスが、出力指令信号▲▼
を与えた時点より出力される。
ルス出力指令信号S2を出力すれば、このパルス出力指令
信号S2を出力した時点t4より時点t5の期間τ′に出力パ
ルスQ1′が出力される。尚、パルスQ1の入力期間中にパ
ルス出力指令信号▲▼が入力されても上述と同一の
パルス幅τ1′の出力パルスが、出力指令信号▲▼
を与えた時点より出力される。
上記の実施例では、|Vi|＝|Vs|でR1＝R2として入力パ
ルスQ1のパルス幅τ1にほぼ等しいパルス幅τ1′のパル
スQ1′を出力したが、可変抵抗R6により可変入力電圧Vs
の大きさを変更すれば、入力パルス幅に一定の比率を乗
じた幅の出力パルスを出力できる。
ルスQ1のパルス幅τ1にほぼ等しいパルス幅τ1′のパル
スQ1′を出力したが、可変抵抗R6により可変入力電圧Vs
の大きさを変更すれば、入力パルス幅に一定の比率を乗
じた幅の出力パルスを出力できる。
尚、上記の実施例でτ1＝τ1′とならなかったのは、
比較器３での動作を確実とするためにわずかに負電位の
基準電圧Vrefを設定したためであって、積分器１の待機
電圧を０電位にとらず、正電圧側にすれば、積分器１の
振幅が拡大される分誤差は小さくなって改善される。
比較器３での動作を確実とするためにわずかに負電位の
基準電圧Vrefを設定したためであって、積分器１の待機
電圧を０電位にとらず、正電圧側にすれば、積分器１の
振幅が拡大される分誤差は小さくなって改善される。
第２図中、破線で示した波形は、パルス幅をτ2の入
力パルスQ2に対するものであり、その場合には、入力パ
ルスQ2のパルス幅に対応する、パルス幅τ2′の出力パ
ルスQ2′が出力される。
力パルスQ2に対するものであり、その場合には、入力パ
ルスQ2のパルス幅に対応する、パルス幅τ2′の出力パ
ルスQ2′が出力される。
［発明の効果］ 以上説明したように、この発明は、パルスの積分値
を、パルスと逆極性の信号の積分により、所定のレベル
に低下するまでの間をパルス幅とした遅延パルスを出力
するようにしたので、所望のタイミングに忠実なパルス
幅の遅延パルスを出力できる。
を、パルスと逆極性の信号の積分により、所定のレベル
に低下するまでの間をパルス幅とした遅延パルスを出力
するようにしたので、所望のタイミングに忠実なパルス
幅の遅延パルスを出力できる。
第１図はこの発明のパルス遅延回路の一実施例を示す回
路図、第２図は、第１図の回路における動作を示すタイ
ムチャートである。 １……積分器、2,5,7……スイッチ、３……比較器、４
……レベル変換器、６……ラッチ回路、ADN……アンド
回路、R6……可変抵抗。
路図、第２図は、第１図の回路における動作を示すタイ
ムチャートである。 １……積分器、2,5,7……スイッチ、３……比較器、４
……レベル変換器、６……ラッチ回路、ADN……アンド
回路、R6……可変抵抗。
Claims (1)
- 【請求項１】時点t1にて入力されたパルス（Vi）を所望
の時点t4で遅延して出力するパルス遅延回路であって、 時点t4で印加されるパルス出力指令信号（S2）をラッチ
してラッチ信号（V3）を出力するラッチ回路と、 入力されたパルス（Vi）と、前記パルス（Vi）と逆極性
で、前記ラッチ信号（V3）に対応して得られる信号（V
s）とを加算して反転入力端子に供給される積分器と、 前記パルス（Vi）の入力により、積分器の出力が０から
負の方向にレベル低下して、所定のレベル（Vref）以下
に低下したことを判定して“1"を出力すると共に、時点
t4で前記反転入力端子に前記信号（Vs）が供給されるこ
とにより、積分器の出力レベルが上昇して、前記所定の
レベル（Vref）以上になった時に“0"を出力する比較器
と、 前記ラッチ信号（V3）と、比較器よりの比較信号V2との
アンド和を取り、時点t4で所望の遅延パルスとして出力
するアンド回路とを備えたことを特徴とするパルス遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183817A JPH0817315B2 (ja) | 1988-07-22 | 1988-07-22 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63183817A JPH0817315B2 (ja) | 1988-07-22 | 1988-07-22 | パルス遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0233216A JPH0233216A (ja) | 1990-02-02 |
| JPH0817315B2 true JPH0817315B2 (ja) | 1996-02-21 |
Family
ID=16142380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63183817A Expired - Lifetime JPH0817315B2 (ja) | 1988-07-22 | 1988-07-22 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817315B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249094A (ja) * | 1986-04-21 | 1987-10-30 | Advantest Corp | 微少時間拡大装置 |
-
1988
- 1988-07-22 JP JP63183817A patent/JPH0817315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233216A (ja) | 1990-02-02 |
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