JPH0424659Y2

JPH0424659Y2 -

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Publication number: JPH0424659Y2
Application number: JP1983137817U
Authority: JP
Priority date: 1983-09-07
Filing date: 1983-09-07
Publication date: 1992-06-11
Also published as: JPS6045536U

Description

【考案の詳細な説明】（産業上の利用分野）本考案はDAコンバーター（デジタルアナログ
変換器）に関する。

（従来の技術）従来より、高分解能を有するDAコンバーター
としては積分型のものが一般的である。

第１図及び第２図は従来の積分型DAコンバー
ターとそのタイミング図を示し、２０は定電流
源、２１は該定電流源２０を入力とする積分器で
ある。２２は上記定電流源２０と積分器２１との
間に介挿されたスイツチ部、２３は積分器の後段
に設けられたサンプル・アンド・ホールド回路、
２４は減算器であつて、上記サンプル・アンド・
ホールド回路２３からの信号（電圧）から定電流
源２５に設定された電圧分だけ減算するようにな
つている。

上記積分器２１、スイツチ部２２、サンプル・
アンド・ホールド回路２３はタイミング回路２６
によりその動作が制御されるようになつている。
上記した回路の初期状態としては、スイツチ部２
２がスイツチパルスｂにより開状態にあり、積分
器２１はリセツトパルスｃによりリセツトされて
おり、サンプル・アンド・ホールド回路２３はホ
ールド状態で直前の変換出力を保持するよう夫々
設定されている。タイミング回路２６にはクロツ
ク信号３０とデジタル入力信号３１が夫々入力さ
れるようになつており、上記した所期状態におい
てデジタル入力信号３１が入力されると上記スイ
ツチパルスｂはハイレベルとなり、スイツチ部２
２は閉状態となる。また、積分器２１はリセツト
が解除され積分動作を開始する。タイミング回路
２６はデジタル入力信号に応じた時間t₁だけスイ
ツチパルスｂを出力する。この結果積分器２１の
出力は、定電流源２０の出力電流をＩとすると、 ∫^t1 ₀ｋ・Idt＝ｋ・Ｉ・t₁ （Ｋは積分器２１の定数）と記述することができる。

一方、スイツチ部２２が開かれると積分器２１
への入力は遮断され、その出力は上式に示す値に
保持される。t₁はデジタル入力信号の関数であ
り、デジタル入力信号３１のレベルに応じて変化
するため、タイミング回路２６は積分動作開始時
からt₁の最大値以上経過後にサンプルパルスｄを
出力する。

サンプル・アンド・ホールド回路２３において
は積分器２１の出力をサンプル・アンド・ホール
ド（標本化の後保持）して出力することにより変
換過程での積分信号が出力されてしまうことを防
止している。このようにして得られた変換出力は
前述のようにt₁（t₁はデジタル入力信号３１の関
数）に比例することとなるため入力信号に対して
DA変換されたものとなる。第２図中Ａ〜Ｅは第
１図中のａ〜ｅに対応した波形図である。サンプ
ル・アンド・ホールド回路２３からの信号をその
ままアナログ出力として利用することもできる
が、その場合には正又は負のいずれか一方の極性
の出力信号を得ることができるに過ぎないため、
減算器２４において出力ψ（入力が０であるとき
のアナログ出力電圧［Eof］に定電流源２５の電
圧Vofを対応させ、電圧Vof分だけ減じることに
より正負両極の出力が得られるようにして正負両
極のアナログ出力が得られるようになつている。

しかるに、上記した従来のDAコンバーターに
おいては、周囲温度や経年変化、或いは、定電流
源２０や定電圧源２５の出力変動、積分器２１の
感度（Ｋ）の変動、クロツク信号３０の周波数変
動等によつて出力電圧Eofと電圧Vofとが一致せ
ず、Eof−Vofがオフセツト（EoT）として出力
されてしまうという欠点があつた。上記オフセツ
トは本来、変換利得の変化であるが、正負両極性
の出力を得るため、上記ψに相当するアナログ出
力を一定値Vofに対応さたことに起因する現象で
あつてこのオフセツト分の変動を押さえることは
困難である。

（考案の目的）本考案の目的は、上記した従来のDAコンバー
ターの欠点を解消し、差動入力積分器等を用いる
ことによりオフセツトの発生を防止できるように
したDAコンバーターを提供することにある。

（考案の構成）本考案に係るDAコンバーターは、定電流源
と、＋側入力に対する感度と−側入力に対する感
度の等しい差動入力積分器と、上記定電流源と上
記差動入力積分器の＋側入力端及び−側入力端と
の間に夫々介装された第１及び第２のスイツチ部
と、上記差動入力積分器からの出力信号を入力と
するサンプル・アンド・ホールド回路と、デジタ
ル入力信号及びクロツク信号を入力とし、上記第
１のスイツチ部にデジタル入力信号値に応じた第
１のスイツチパルスを、上記第２のスイツチ部に
上記第１のスイツチパルスに引き続き発生する第
２のスイツチパルスを、上記サンプル・アンド・
ホールド回路にサンプルパルスを、上記差動入力
積分器にリセツトパルスを各々与えるためのタイ
ミング回路とを備え、該タイミング回路は、第１
のスイツチパルスによる第１のスイツチ部のオン
時間と第２のスイツチパルスによる第２のスイツ
チ部のオン時間との合計時間が一定時間になると
共に、デジタル入力が変換出力０に相当するデー
タのときは、上記第１のスイツチ部のオン時間
と、上記第２のスイツチ部のオン時間が等しくな
るように設定され、上記サンプル・アンド・ホー
ルド回路の出力に上記デジタル入力信号をデジタ
ルアナログ変換したアナログ信号を得るように構
成したことを特徴とする。

（実施例）本考案の実施例を第３図乃至第７図に基づいて
説明する。ここで、第４図のｇからｍのタイミン
グ図は第３図のｇからｍの各部分の動作タイミン
グを示している。

図中、１は定電流源、２は差動入力積分器であ
つて、＋側及び−側の入力端を有している。３，
４は上記定電流源１と差動入力積分器２の＋側及
び−側端子との間に夫々介挿された第１及び第２
のスイツチ部であつて、タイミング回路５からの
スイツチパルスによりその開閉が制御されるよう
になつている。６は上記差動入力積分器２からの
出力信号を入力とするサンプル・アンド・ホール
ド回路であつて、タイミング回路５からはサンプ
ルパルスが入力されるようになつている。

上記した構成において、その動作例を説明する
に、先ず、初期状態では第１及び第２のスイツチ
部３，４は開状態にあり、差動入力積分器２はタ
イミング回路５からのリセツトパルスによりリセ
ツト状態になつている。ここでデジタル信号７が
タイミング回路５に入力されると差動入力積分器
２はリセツトが解除され、第１のスイツチ部３は
閉状態となり積分動作が開始される。次にデジタ
ル入力に応じた時間t₂が経過すると第１スイツチ
部３は開状態となり、一方、第２スイツチ部４は
閉状態となる。この結果、積分動作は継続して行
なわれるが、差動入力積分器２の入力が切り換わ
るために積分動作は逆極性に行なわれる。さらに
時間t₃が経過すると第２のスイツチ部４は開状態
となり、その後サンプル・アンド・ホールドれて
変換信号が出力される。この場合、第１のスイツ
チ部３の開時間と第２のスイツチ部４の開時間と
の合計はデジタル信号７の値に拘らず一定時間で
あり、その差分が変化することとなる。

ここで、期間t₂と期間t₃による積分動作を図示
すると第７図のようになる。同図のイは変換出力
が正の場合、同ロは０の場合、同ハは負の場合を
それぞれ示している。

この結果期間t₂及びt₃経過後の積分出力は ∫^t2 _pK₁・Ｉ・dt−∫^t3 _pK₂・Ｉ・dt＝K₁・Ｉ・t₂−K₂・Ｉ・t₃＝K₁・Ｉ・（t₂−K₂／K₁・t₃）で与えられる。ここでk₁は差動積分器２の＋側入
力に対する感度であり、k₂はその−側入力に対す
る感度である。タイミング回路５はデジタル入力
７により期間t₂とt₃との差を変化させるがデジタ
ル入力７が変換出力ψに相当するデータである場
合、期間t₂とt₃とは等しくなる。このときの変換
出力は K₁・Ｉ・（t₂−K₂／K₁t₃）＝K₁・Ｉ・t₂（１−K₁／K₂）となるが、k₁とk₂とは予め等しく設定されている
ため出力はψとなる。

ここで上式の右辺はK₂とK₁が等しい限り、１
−K₂／K₁の項が常に０になり、この項の係数である K₁，Ｉ，K₂が変動してもオフセツトは生じない
ことを表わしている。更に、K₁とK₂は同様の感
度変動を起こすが、上記項では、K₂／K₁という
割り算の形になつているので、K₁，K₂が同様に
変動してもK₂／K₁は１を保ち、上記項は常に０
になる。

したがつて、k₁，k₂の絶対的な変動及びＩやt₂
とt₃との和の変動には影響されないこととなり、
オフセツトは生じない。

更に上記したタイミング回路５を第５図に基づ
いて詳説する。

第５図に示す回路は最初リセツト状態にあり、
状態差動入力積分器２へリセツト信号ｋが出力さ
れていると共に、カウンターｃ、第２フリツプフ
ロツプFF₂、及びフリツプフロツプFF₃もリセツ
トされている。今、この状態の下で、上記デジタ
ル信号７とクロツクCKよりデータが入力される
と、スイツチパルス発生回路SPから短かいパル
スが出力され、リセツト信号ｋを解除すると共に
上記第２フリツプフロツプFF₂及び第３フリツプ
フロツプFF₃をセツトする。これにより、一方の
スイツチパルスｈは「Ｈ」になるが、他方のスイ
ツチパルスｊは「Ｌ」のままとなり、また、上記
カウンターｃがクロツクCKをカウントし始める。

一方、上記デジタル信号７はデコーダＤに入力
され、入力データに対応したカウント値に変換さ
れる。上記デコーダＤはデジタル信号７の入力の
形式により異なるが、２の補数形式を用いた場合
には、プラス側にフルスケール値を加算してマイ
ナスに相当するデータをプラス側にシフトしてや
ればよい。

今、上記カウンタＣのカウンタが進み、カウン
タ出力信号ｏとデコーダ出力信号ｐとが一致する
と、第４比較器H₄がパルスを出力すると共に、
第２フリツプフロツプFF₂がリセツトされて、第
１のスイツチパルスｈは「Ｌ」に、また、他方の
スイツチパルスｊは「Ｈ」となる。すなわち、上
記差動入力積分器２の入力がプラス側からマイナ
ス側に切り換えられる。

更に、上記カウンタＣのカウントが進み、上記
デジタル信号７に応じたデコーダ出力信号ｑの最
大値と等しく設定された第１設定器S₁の出力信号
r1と上記カウンタ出力信号ｏが一致すると、第１
比較器H₁がパルス信号μ₁を出力し、第３フリツ
プフロツプFF₃はリセツトされ、出力ｊは「Ｌ」
となり、積分動作を終了する。

更に、第１設定器S₁よりも１クロツク程度大き
く設定された第２設定器S₂の出力信号μ₂と上記カ
ウンター出力信号ｏが一致すると、第２比較器
H₂がパルス信号μ₂を出力する。このパルス信号
μ₂は微分器Ｂで微分されて、その出力信号ｌが上
記サンプル・アンド・ホールド回路６へ入力され
る。

更に、第２設定器S₂よりも１クロツク程度大き
く設定された第３設定器S₃の出力信号r₃と上記カ
ウンタ出力信号ｏとが一致すると、第３比較器
H₃がパルス信号μ₃を発生して上記第１フリツプ
フロツプFF₁をセツトする。これにより、上記カ
ウンタＣ及び差動入力積分器２がリセツト状態と
なり、一連の動作が終了する。

以上のように、まず、一方のスイツチパルスｈ
が出力され、デジタル信号７に応じたある時間持
続した後、一方のスイツチパルスｈがリセツトさ
れると共に他方のスイツチパルスｊが出力されて
一方のスイツチパルスｈの出力開始後に第１設定
器S₁で設定される一定時間経過後まで持続され
る。すなわち、一方のスイツチパルスｈと他方の
スイツチパルスｊは同時に出力されることはな
く、また、各々が出力される時間の和は第１設定
器S₁により一定に保たれる。その後、上記サンプ
ル・アンド・ホールド回路６から出力信号ｇが出
力され、さらに、リセツトパルスが出力されるこ
とにより一連の動作が終了する。

第６図は上記差動入力積分器の一実施例を示
し、カレントミラー回路CMにより＋入力の電流
の向きが反転される。

なお、上記した動作例では第１のスイツチ部３
が先に閉じられる場合について説明したが、第２
のスイツチ部４が先に閉じられるように構成して
も同様に作動することは勿論である。

以上述べたように従来例においてオフセツト発
生の要因となつていた定電流源の出力変動、積分
器の感度変動クロツク周波数の変動及びオフセツ
ト打消電圧Vofの変動等に伴うオフセツトの発生
は一切無く、差動入力積分器２の＋側及び−側の
感度差だけがオフセツト要因となるため、実際上
オフセツト（EoT）は無視できる程に小さくす
ることができる。

（考案の効果）本考案に係るDAコンバーターによれば、オフ
セツトを極めて小さくすることができると共に、
経年変化や電源電圧の変化等に伴うオフセツト量
の変動もなく、極めて信頼性の高いDA変換を行
なわせることができる。

【図面の簡単な説明】

第１図及び第２図は従来のDAコンバーターを
示し、第１図はブロツク図、第２図は各ブロツク
における波形とタイミングを示すグラフ、第３図
乃至第７図は本考案に係るDAコンバーターの実
施例を示し、第３図はブロツク図、第４図は各ブ
ロツクにおける波形とそのタイミングを示すグラ
フ、第５図はタイミング回路の実施例を示すブロ
ツクダイヤグラム、第６図は差動入力積分器の実
施例を示す回路図であり、第７図は差動入力積分
器の動作を示した図である。１……定電流源、２……差動入力積分器、３…
…第１のスイツチ部、４……第２のスイツチ部、
５……タイミング回路、６……サンプル・アン
ド・ホールド回路。

Claims

【実用新案登録請求の範囲】

定電流源と、＋側入力に対する感度と−側入力
に対する感度の等しい差動入力積分器と、上記定
電流源と上記差動入力積分器の＋側入力端及び−
側入力端との間に夫々介装された第１及び第２の
スイツチ部と、上記差動入力積分器からの出力信
号を入力とするサンプル・アンド・ホールド回路
と、デジタル入力信号及びクロツク信号を入力と
し、上記第１のスイツチ部にデジタル入力信号値
に応じた第１のスイツチパルスを、上記第２のス
イツチ部に上記第１のスイツチパルスに引き続き
発生する第２のスイツチパルスを、上記サンプ
ル・アンド・ホールド回路にサンプルパルスを、
上記差動入力積分器にリセツトパルスを各々与え
るためのタイミング回路とを備え、該タイミング
回路は、第１のスイツチパルスによる第１のスイ
ツチ部のオン時間と第２のスイツチパルスによる
第２のスイツチ部のオン時間との合計時間が一定
時間になると共に、デジタル入力が変換出力０に
相当するデータのときは、上記第１のスイツチ部
のオン時間と、上記第２のスイツチ部のオン時間
が等しくなるように設定され、上記サンプル・ア
ンド・ホールド回路の出力に上記デジタル入力信
号をデジタルアナログ変換したアナログ信号を得
るように構成したことを特徴とするDAコンバー
ター。