JPH0817930A - エッチング・ストップ層を利用する半導体装置構造とその方法 - Google Patents

エッチング・ストップ層を利用する半導体装置構造とその方法

Info

Publication number
JPH0817930A
JPH0817930A JP7173897A JP17389795A JPH0817930A JP H0817930 A JPH0817930 A JP H0817930A JP 7173897 A JP7173897 A JP 7173897A JP 17389795 A JP17389795 A JP 17389795A JP H0817930 A JPH0817930 A JP H0817930A
Authority
JP
Japan
Prior art keywords
layer
dielectric layer
aluminum
forming
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7173897A
Other languages
English (en)
Other versions
JP4417439B2 (ja
Inventor
Jaeshin Cho
ジャエシン・チョー
Naresh Saha
ナレシュ・サハ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0817930A publication Critical patent/JPH0817930A/ja
Application granted granted Critical
Publication of JP4417439B2 publication Critical patent/JP4417439B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 エッチング抑止層上の絶縁層のエッチング中
に、下方の半導体材料や金属被覆層の損傷がなく、信頼
性の高い半導体装置の製造方法を提供する。 【構成】 半導体１０上にフィールド酸化層１２をマス
クとしてチャネル領域１５を形成し、またＳｉＯ２のゲ
ート絶縁層１６を形成する。その上にポリＳｉのゲート
層１８さらにソース・ドレイン（Ｓ・Ｄ）領域２０を形
成する。ゲート絶縁層の露出部を除去し、窒化Ａｌまた
は酸化Ａｌからなる絶縁層２５を反応性スパッタ法で形
成する。絶縁層２５上にＳｉＯ２層２６を形成し過フッ
化ＣＨプラズマエッチングして、ゲート層の隣にＳｉＯ
２がＳｉＮのスペーサ２６を形成する。絶縁層２５はエ
ッチング抑止材としてＳ・Ｄ領域２０を前記プラズマへ
の被爆から保護し、該領域の損傷は防止される。またバ
イア孔内の金属被覆層３７上にＴｉ・ＷかＴｉＮのキャ
ッピング層３８を形成し、その上に形成された絶縁層３
９をエッチする際層３８はエッチされない。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体装置に関
し、さらに詳しくは、アルミニウムによって構成される
絶縁層を用いる半導体装置とその製造方法などに関す
る。
【０００２】
【従来の技術および発明が解決しようとする課題】二酸
化シリコンは、通常、半導体材料の上方に用いられる。
小型の幾何学形状を形成する際には、反応性イオン・エ
ッチングを用いて二酸化シリコン層の部分を除去する。
装置の形状が小さくなるにつれ、下にある半導体材料を
エッチングせずに、ウェーハを挟んで二酸化シリコン層
に均一なエッチングを維持することが困難になる。この
ために、半導体材料の表面に反応性イオン・エッチング
に誘導された損傷が起こる。半導体材料表面に対するこ
の損傷によって、装置の歩どまりが悪くなり、半導体装
置の電気特性と性能が悪くなる。
【０００３】高出力ＲＩＥを用いて二酸化シリコンをエ
ッチングする際の別の問題点は、金属被覆層を形成する
際に起こる。通常、信頼性を高めるために、キャッピン
グ層が金属被膜層の上に形成される。しかし、キャッピ
ング層の上にある二酸化シリコン層内にビアを形成する
間に、キャッピング層も高出力ＲＩＥによりエッチング
を受けた。そのため、キャッピング層が半導体装置の所
望の位置から除去されて、信頼性に劣る装置が作成され
ることになった。
【０００４】それゆえ、所望の層をエッチングせずに、
反応性イオン・エッチングにより誘導される損傷を受け
ないで、信頼性を改善する半導体装置を作成することの
できる製造工程を有することが望ましい。
【０００５】
【実施例】図１は、本発明の実施例の作成の初期段階の
拡大断面図である。好ましくはシリコンによって構成さ
れる半導体材料１０が設けられる。半導体材料１０内の
ＭＯＳ装置の形成が説明されるが、以下の発明の処理段
階をいくつか利用してバイポーラ装置を作成することも
できる。一般に、ＭＯＳ装置の形成は当技術では周知で
あるので簡単に説明する。
【０００６】まず、電界酸化層１２が半導体材料１０上
に形成される。次に、チャネル領域１５が、電界酸化層
１２をマスクとして用いて能動領域内に形成される。ゲ
ート誘電層１６が、半導体材料１０の一部の上に形成さ
れる。次に、通常は多結晶シリコンにより構成されるゲ
ート層１８が、ゲート誘電層１６上に形成され、パター
ニングされる。ソースおよびドレイン領域２０が、ゲー
ト層１８と電界酸化層１２とをマスクとして利用して形
成される。
【０００７】図２は、さらに処理が進んだ図１の構造を
示す。まず、ゲート誘電層１６の被露出部分が除去され
る。次に、アルミニウムで構成される誘電層２５が図２
の構造上に形成される。本発明では、アルミニウムによ
り構成される誘電層（上記および以下に言及される）
は、窒化アルミニウムまたは酸化アルミニウムにより構
成される。アルミニウムからなる誘電層２５は、好まし
くは、アルゴンおよび窒素ガスまたは酸素ガスを用いる
アルミニウムの反応性スパタリングにより形成される。
金属有機化学蒸着などのその他の工程を用いてもよい。
好適な実施例においては、アルミニウムからなる誘電層
２５は、１００ないし１０００オングストロームの厚み
をもつ。この下限は、層をもっと薄くした場合に起こる
ピンホールの形成を避けようとするために設定される。
ピンホールが起こると、誘電層２５がそのエッチング・
ストップ性を失ってしまう。また、上限は、スペーサ２
６（下記に説明）を形成中のアンダーカットにより寸法
の制御を失わないように設定される。誘電層２５の厚み
は、約３００ないし５００オングストロームの範囲と
し、エッチング・ストップ性とエッチングの容易性を両
方とも最適にすることが最も好ましい。誘電層２５は、
犠牲エッチング・ストップ層として動作する。これにつ
いては、下記にさらに詳しく説明する。
【０００８】次に、シリコンからなる誘電層が、アルミ
ニウムからなる誘電層２５の上に形成され、過フッ化炭
化水素プラズマを用いて異方性エッチングが行われ、誘
電層をエッチングしてゲート層１８に隣接してスペーサ
２６が形成される。スペーサ２６は、二酸化シリコンま
たは窒化シリコンによって構成される。アルミニウムか
らなる誘電層２５は、エッチング・ストップとして機能
して、ソースおよびドレイン領域２０を過フッ化炭化水
素プラズマへの被爆から保護する。誘電層の厚みは、ス
ペーサ２６の所望の幅により決まる。
【０００９】ソースおよびドレイン領域２０に対する損
傷は、アルミニウムからなる誘電層２５をエッチング・
ストップ層として利用することにより防止される。アル
ミニウムからなる誘電層２５は、過フッ化炭化水素をベ
ースにしたプラズマ・エッチングにより実質的なエッチ
ングを受けない。窒化アルミニウム層２５がないと、ス
ペーサ２６を形成するために行われるオーバーエッチン
グにより、ソースおよびドレイン領域２０内の半導体材
料１０の表面が損傷を受けた。この損傷により、ＭＯＳ
装置の電気特性が悪くなった。
【００１０】図３は、さらに処理が進んだ図２の構造を
示す。アルミニウムからなる誘電層２５の被露出部分を
除去するために、水酸化アンモニウム溶液が用いられ
る。これにより、アルミニウムからなる誘電層２５とス
ペーサ２６の誘電層とからなる複合スペーサが、ゲート
層１８に隣接して形成される。窒化アルミニウム層２５
の被露出部分が除去されると、スペーサ２６がマスクと
して機能する。水酸化アンモニウム溶液は、ソースおよ
びドレイン領域２０内の半導体材料の表面を損傷しない
ので、電気特性の優れた装置が形成される。
【００１１】図４は、さらに処理が進んだ図３の構造を
示す。まず、ケイ化物過程を用いて、ゲート層１８上に
ケイ化物領域３０が、ソースおよびドレイン領域２０内
にケイ化物領域３１が形成される。ケイ化物過程は、当
技術では周知のものである。アルミニウムからなる誘電
層３４が、図４の構造の表面上に形成される。アルミニ
ウムからなる誘電層３４は、好ましくは、アルミニウム
からなる誘電層２５に関して開示されたのと同様に形成
される。次に、誘電層３５がアルミニウムからなる誘電
層３４の表面上に形成される。誘電層３５は、好ましく
は、ドーピングされた二酸化シリコンからなる。アルミ
ニウムからなる誘電層２５をエッチングしてスペーサ２
６を形成するために上記に開示されたのと同じエッチン
グ過程を用いて、ビア３６が誘電層３５およびアルミニ
ウムからなる誘電層３４内に形成される。アルミニウム
からなる誘電層３４もまた、本発明のこの部分内でエッ
チング・ストップとして機能し、下部の半導体材料１０
に対する損傷を防ぐ。
【００１２】図５は、さらに処理が進んだ図４の構造を
示す。誘電層３５上およびビア３６内に金属相互接続層
または金属被覆層３７が形成されて、ソースおよびドレ
イン領域２０と接触する。金属被覆層３７は、通常は、
半導体材料１０とその上に形成されたアルミニウムから
なる金属とに接触する境界金属層（別に図示せず）によ
って構成される。金属からなるキャッピング層３８が、
金属被覆層３７上に形成されて、金属被覆層３７の信頼
性を高める。キャッピング層３８は、電気泳動抵抗を高
め、金属相互接続層の応力誘導による空隙形成を防ぐた
めに用いられる。本実施例においては、キャッピング層
３８は、チタン・タングステンまたは窒化チタンから構
成され、約１２５オングストロームの厚みを有する。
【００１３】多層金属被覆が形成される場合には、金属
被覆層３７とキャッピング層３８の一部を従来のエッチ
ングを用いて除去し、金属被覆層３７とキャッピング層
３８の一部分だけが誘電層３５上とビア３６内とに残っ
て、ソースおよびドレイン領域２０に対する電気接触部
を形成するようにしてもよい。
【００１４】次に、アルミニウムからなる誘電層３９が
キャッピング層３８および誘電層３５の表面上に形成さ
れる。アルミニウムからなる誘電層３９は、好ましく
は、アルミニウムからなる誘電層２５に関して上記に開
示されたのと同様に形成される。次に、誘電層４０が形
成およびパターニングされて、アルミニウムからなる誘
電層３９を露出させ、ビア４２を形成する。誘電層４０
は、好ましくは、二酸化シリコンまたはスピン・オン・
ガラスで構成される。アルミニウムからなる誘電層３９
は、誘電層４０のエッチング中は、エッチング・ストッ
プとして機能する。
【００１５】その後、アルミニウムからなる誘電層３９
は、上記に開示されたように水酸化アンモニウム・エッ
チングを用いて除去される。水酸化アンモニウム・エッ
チングは、アルミニウムからなる誘電層３９に対して選
択的に機能し、キャッピング層３８をエッチングするこ
とはない。
【００１６】従来は、アルミニウムからなる誘電層３９
を用いないと、誘電層４０のパターニング中にキャッピ
ング層３８がエッチングされて、ビア４２が形成され
た。これは、キャッピング層３８が薄くて、誘電層４０
とほぼ同じ速度でエッチングされたためである。誘電層
４０のオーバーエッチングが必要とされるので、キャッ
ピング層３８が全体的に同時にエッチングされることが
多かった。
【００１７】そのため、信頼性を改善するためにキャッ
ピング層３８が形成されても、従来はこの目的が達成さ
れなかった。アルミニウムからなる誘電層３９を用いる
ことで、このように、キャッピング層３８の除去を防ぐ
ことができ、高い信頼性をもって製造される装置が得ら
れる。第２金属被覆層４５が、誘電層４０の表面上に形
成され、ビア４２を通じてキャッピング層３８と接触す
る。
【００１８】容易に理解されるように、種々の処理段階
の間に窒化アルミニウムを利用する装置により、ソース
およびドレイン領域に対する損傷を起こさず、信頼性強
化層を除去せずに装置を製造することができる。特に、
上部の誘電層のエッチング中に、金属相互接続層を覆う
チタン・タングステンまたは窒化チタン層を除去するこ
とが、窒化アルミニウム層をエッチング・ストップとし
て用いることにより阻止される。工程全体を通じて、ア
ルミニウムからなる誘電層が犠牲エッチング・ストップ
層として用いられること、またアルミニウムからなる誘
電層の除去しなければならない部分が高温段階に構造を
さらす前に除去されることに注目することも重要であ
る。アルミニウムからなる誘電層が過フッ化炭化水素を
ベースにしたエッチング剤にさらされた後であって除去
される前に高温段階が実行されると、既知の従来のエッ
チング剤を用いては除去することが不可能になることが
わかっている。
【図面の簡単な説明】
【図１】本発明の実施例の作成の初期段階の拡大断面図
である。
【図２】本発明の実施例の作成の中間段階の拡大断面図
である。
【図３】本発明の実施例の作成の中間段階の拡大断面図
である。
【図４】本発明の実施例の作成の中間段階の拡大断面図
である。
【図５】本発明の実施例の作成の最終段階の拡大断面図
である。
【符号の説明】
１０ 半導体材料 １２ 電界酸化層 １５ チャネル領域 １６ ゲート誘電層 １８ ゲート層 ２０ ソースおよびドレイン領域 ２５，３４，３９ アルミニウム誘電層 ２６ スペーサ ３０，３１ ケイ化物領域 ３５，４０ 誘電層 ３７，４５ 金属被覆層 ３８ キャッピング層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 21/3213

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体構造を形成する方法であって：半
    導体材料（１０）を設ける段階；前記半導体材料上に第
    １金属被覆層（３７）を形成する段階；前記第１金属被
    覆層上にチタンからなる層（３８）を形成する段階；チ
    タンからなる前記層上にアルミニウムからなる誘電層
    （３９）を形成する段階；アルミニウムからなる前記誘
    電層（３９）上にシリコンからなる誘電層（４０）を形
    成する段階；チタンからなる前記層（３８）上のシリコ
    ンからなる前記誘電層（４０）の一部を除去する段階；
    チタンからなる前記層上のアルミニウムからなる前記誘
    電層（３９）の一部を除去する段階；およびチタンから
    なる前記層（３９）上に第２金属被覆層（４５）を形成
    する段階；によって構成されることを特徴とする方法。
  2. 【請求項２】 アルミニウムからなる前記誘電層（３
    ９）を形成する前記段階が、アルミニウムからなる前記
    誘電層（３９）を形成して窒化アルミニウムからなるよ
    うにする段階によって構成される請求項１記載の方法。
  3. 【請求項３】 半導体構造を形成する方法であって：半
    導体材料（１０）を設ける段階；前記半導体材料（１
    ０）の部分の上にゲート層（１８）を形成する段階；前
    記ゲート層（１８）の下の前記半導体材料（１０）の部
    分内にチャネル領域（１５）を形成する段階；前記チャ
    ネル領域（１５）に隣接する前記半導体材料（１０）の
    部分内にソース領域（２０）およびドレイン領域（２
    ０）を形成する段階；前記半導体材料（１０）と前記ゲ
    ート層（１８）との上にアルミニウムからなる第１誘電
    層（３５）を形成する段階；アルミニウムからなる前記
    第１誘電層（２５）上にシリコンからなる第１誘電層
    （２６）を形成する段階；およびシリコンからなる前記
    第１誘電層（２６）の部分と、アルミニウムからなる前
    記第１誘電層（２５）の部分とを除去して、前記ゲート
    層（１８）に隣接するスペーサ（２５，２６）を形成す
    る段階；によって構成されることを特徴とする方法。
  4. 【請求項４】 半導体構造を形成する方法であって：半
    導体材料（１０）を設ける段階；前記半導体材料（１
    ０）の部分の上にゲート層（１８）を形成する段階；前
    記ゲート層（１８）の下の前記半導体材料（１０）の部
    分内にチャネル領域（１５）を形成する段階；前記チャ
    ネル領域（１５）に隣接する前記半導体材料（１０）の
    部分内にソース領域（２０）およびドレイン領域（２
    ０）を形成する段階；前記半導体材料（１０）上の前記
    ゲート層（１８）に隣接してスペーサ（２８）を形成す
    る段階であって、前記スペーサ（２５，２６）がアルミ
    ニウムからなる第１誘電層（２５）と第１二酸化シリコ
    ン層（２６）とからなる段階；前記ソース領域（２０）
    および前記ドレイン領域（２０）上と、前記スペーサ
    （２５，２６）および前記ゲート層（１８）上との前記
    半導体材料（１０）の部分上に、アルミニウムからなる
    第２誘電層（３４）を形成する段階；アルミニウムから
    なる前記第２誘電層（３４）上に第２二酸化シリコン層
    （３５）を形成する段階；前記ソース領域（２０）の一
    部と前記ドレイン領域（２０）の一部との上の前記第２
    二酸化シリコン層（３５）の部分を除去する段階；前記
    ソース領域（２０）の一部と前記ドレイン領域（２０）
    の一部との上のアルミニウムからなる前記第２誘電層
    （３４）の部分を除去する段階；第１金属被覆層（３
    ７）を形成して、前記ソース領域（２０）および前記ド
    レイン領域（２０）との電気接触を行う段階；前記第１
    金属被覆層上にチタンからなる層（３８）を形成する段
    階；チタンからなる前記層（３８）上にアルミニウムか
    らなる第３誘電層（３９）を形成する段階；アルミニウ
    ムからなる前記第３誘電層（３９）上に、第３二酸化シ
    リコン層（４０）を形成する段階；アルミニウムからな
    る前記第３誘電層（３９）をエッチング・ストップとし
    て用いて、チタンからなる前記層（３８）上の前記第３
    二酸化シリコン層（４０）の部分を除去する段階；チタ
    ンからなる前記層（３８）上の、アルミニウムからなる
    前記第３誘電層（３９）の部分を除去する段階；および
    チタンからなる前記層（３８）上に第２金属被覆層（４
    ５）を形成する段階；によって構成されることを特徴と
    する方法。
  5. 【請求項５】 半導体材料（１０）；前記半導体材料
    （１０）の部分上に付着された第１金属被覆層（３
    ７）；前記第１金属被覆層（３７）上に付着されたチタ
    ンからなる層（３８）；チタンからなる前記層（３８）
    の部分上に付着されたアルミニウムからなる誘電層（３
    ９）；アルミニウムからなる前記誘電層（３９）上に付
    着されたシリコンからなる誘電層（４０）；およびチタ
    ンからなる前記層（３０）の部分上に付着された第２金
    属被覆層（４５）；によって構成されることを特徴とす
    る半導体構造。
JP17389795A 1994-06-29 1995-06-19 エッチング・ストップ層を利用する半導体装置構造とその方法 Expired - Fee Related JP4417439B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US26834594A 1994-06-29 1994-06-29
US268345 1994-06-29

Publications (2)

Publication Number Publication Date
JPH0817930A true JPH0817930A (ja) 1996-01-19
JP4417439B2 JP4417439B2 (ja) 2010-02-17

Family

ID=23022559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17389795A Expired - Fee Related JP4417439B2 (ja) 1994-06-29 1995-06-19 エッチング・ストップ層を利用する半導体装置構造とその方法

Country Status (2)

Country Link
US (1) US5707901A (ja)
JP (1) JP4417439B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077763A (en) * 1996-11-19 2000-06-20 United Microelectronics Corp. Process for fabricating a self-aligned contact
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
TW399266B (en) * 1997-02-04 2000-07-21 Winbond Electronics Corp Method for etching contact windows
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
US5955380A (en) * 1997-09-30 1999-09-21 Siemens Aktiengesellschaft Endpoint detection method and apparatus
US6133139A (en) 1997-10-08 2000-10-17 International Business Machines Corporation Self-aligned composite insulator with sub-half-micron multilevel high density electrical interconnections and process thereof
US6846739B1 (en) * 1998-02-27 2005-01-25 Micron Technology, Inc. MOCVD process using ozone as a reactant to deposit a metal oxide barrier layer
US6162722A (en) * 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
KR100540246B1 (ko) * 1999-12-22 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6537902B1 (en) * 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
US6306313B1 (en) 2000-02-04 2001-10-23 Agere Systems Guardian Corp. Selective etching of thin films
US6251796B1 (en) * 2000-02-24 2001-06-26 Conexant Systems, Inc. Method for fabrication of ceramic tantalum nitride and improved structures based thereon
US6734071B1 (en) * 2000-08-30 2004-05-11 Micron Technology, Inc. Methods of forming insulative material against conductive structures
KR100400035B1 (ko) * 2001-02-21 2003-09-29 삼성전자주식회사 균일한 접촉 저항을 갖는 콘택을 구비한 반도체 소자 및그의 제조방법
US6949481B1 (en) 2003-12-09 2005-09-27 Fasl, Llc Process for fabrication of spacer layer with reduced hydrogen content in semiconductor device
US6955965B1 (en) 2003-12-09 2005-10-18 Fasl, Llc Process for fabrication of nitride layer with reduced hydrogen content in ONO structure in semiconductor device
KR100540341B1 (ko) * 2003-12-31 2006-01-11 동부아남반도체 주식회사 반도체 소자 제조방법
US7196008B1 (en) * 2005-03-23 2007-03-27 Spansion Llc Aluminum oxide as liner or cover layer to spacers in memory device
JP2009016754A (ja) * 2007-07-09 2009-01-22 Toshiba Corp 半導体装置及びその製造方法
JP5816570B2 (ja) 2011-05-27 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6670672B2 (ja) * 2016-05-10 2020-03-25 東京エレクトロン株式会社 エッチング方法
US10355131B2 (en) * 2016-05-17 2019-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10755972B2 (en) * 2016-11-29 2020-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9991363B1 (en) * 2017-07-24 2018-06-05 Globalfoundries Inc. Contact etch stop layer with sacrificial polysilicon layer

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136267A (ja) * 1983-12-23 1985-07-19 Fujitsu Ltd 半導体装置の製造方法
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPS62272571A (ja) * 1986-05-21 1987-11-26 Hitachi Ltd 半導体装置
JPS62276832A (ja) * 1986-05-26 1987-12-01 Hitachi Ltd 被膜形成方法およびそれを用いた半導体装置の製造方法
US4824803A (en) * 1987-06-22 1989-04-25 Standard Microsystems Corporation Multilayer metallization method for integrated circuits
JPH0626201B2 (ja) * 1987-10-15 1994-04-06 富士通株式会社 半導体装置の製造方法
US5001076A (en) * 1987-10-23 1991-03-19 Vitesse Semiconductor Corporation Process for fabricating III-V devices using a composite dielectric layer
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
JPH01244666A (ja) * 1988-03-25 1989-09-29 Nec Corp 半導体装置の製造方法
JPH0475351A (ja) * 1990-07-17 1992-03-10 Mitsubishi Electric Corp 化合物半導体装置の製造方法
EP0469214A1 (en) * 1990-07-31 1992-02-05 International Business Machines Corporation Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5270263A (en) * 1991-12-20 1993-12-14 Micron Technology, Inc. Process for depositing aluminum nitride (AlN) using nitrogen plasma sputtering
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same

Also Published As

Publication number Publication date
US5707901A (en) 1998-01-13
JP4417439B2 (ja) 2010-02-17

Similar Documents

Publication Publication Date Title
JP4417439B2 (ja) エッチング・ストップ層を利用する半導体装置構造とその方法
KR100376628B1 (ko) 집적회로내의전도성상호접속구조및전도성상호접속형성방법
JPH07335674A (ja) Ｉｉｉ−ｖ族半導体ゲート構造およびその製造方法
US5872063A (en) Self-aligned contact structures using high selectivity etching
JPH0621018A (ja) ドライエッチング方法
US6268287B1 (en) Polymerless metal hard mask etching
US5895975A (en) Optimized process for creating and passivating a metal pillar via structure located between two metal interconnect structures
JP3312604B2 (ja) 半導体装置の製造方法
US5915198A (en) Contact process using taper contact etching and polycide step
KR100299386B1 (ko) 반도체 소자의 게이트 전극 형성방법
US5512518A (en) Method of manufacture of multilayer dielectric on a III-V substrate
CN1266747C (zh) 有助于残留物去除的各向同性电阻器保护蚀刻
KR100505407B1 (ko) 반도체 소자의 하드 마스크막 식각방법
US6579792B2 (en) Method of manufacturing a semiconductor device
US6716760B2 (en) Method for forming a gate of a high integration semiconductor device including forming an etching prevention or etch stop layer and anti-reflection layer
US6451678B1 (en) Method of reducing overetch during the formation of a semiconductor device
KR100286773B1 (ko) 반도체 소자의 제조방법
JPH05226333A (ja) 半導体装置の製造方法
KR100364810B1 (ko) 반도체소자의 제조방법
KR100447989B1 (ko) 반도체소자의게이트전극형성방법
KR100353527B1 (ko) 반도체 소자의 게이트 전극 및 그 형성방법
KR20000040110A (ko) 반도체 소자의 제조방법
JPS6223134A (ja) 半導体集積回路装置の製造方法
JP2005517285A (ja) 薄い酸化物ライナーを含む半導体デバイスおよびその製造方法
JPH04317357A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050304

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070111

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070112

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070711

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070813

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071212

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071220

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080307

RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20090422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090422

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090904

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees